JPH07169292A - Ｃｍｏｓサンプルホールド回路 - Google Patents
Ｃｍｏｓサンプルホールド回路Info
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- JPH07169292A JPH07169292A JP5312071A JP31207193A JPH07169292A JP H07169292 A JPH07169292 A JP H07169292A JP 5312071 A JP5312071 A JP 5312071A JP 31207193 A JP31207193 A JP 31207193A JP H07169292 A JPH07169292 A JP H07169292A
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- Japan
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- gate
- type mosfet
- source
- gsp
- gsn
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- 229920006395 saturated elastomer Polymers 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 3
- 238000005070 sampling Methods 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 239000000758 substrate Substances 0.000 description 1
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- Filters That Use Time-Delay Elements (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】
【目的】 クロックリークを除去し、高Ｓ／Ｎを実現す
る。 【構成】 Ｎ型ＭＯＳＦＥＴ１の非飽和領域のゲート・
ソース間容量ＣGSN とホールド容量ＣH の和に対するＮ
型ＭＯＳＦＥＴ１の非飽和領域のゲート・ソース間容量
ＣGSN の比ＣGSN ／（ＣGSN ＋ＣH ）とＮ型ＭＯＳＦＥ
Ｔ１のゲート・ソース間電圧ＶGSN とＮ型ＭＯＳＦＥＴ
１のしきい値電圧ＶTNの差（ＶGSN −ＶTN）との積〔Ｃ
GSN ／（ＣGSN ＋ＣH ）〕×（ＶGSN −ＶTN）と、Ｐ型
ＭＯＳＦＥＴ２の非飽和領域のゲート・ソース間容量Ｃ
GSP とホールド容量ＣH の和に対するＰ型ＭＯＳＦＥＴ
２の非飽和領域のゲート・ソース間容量ＣGSP の比Ｃ
GSP ／（ＣGSP ＋ＣH ）とＰ型ＭＯＳＦＥＴ２のゲート
・ソース間電圧ＶGSP とＰ型ＭＯＳＦＥＴ２のしきい値
電圧ＶTPの差（ＶGSP −ＶTP）との積〔ＣGSP ／（ＣGS
P ＋ＣH ）〕×（ＶGSP −ＶTP）とを等しく設定する。
る。 【構成】 Ｎ型ＭＯＳＦＥＴ１の非飽和領域のゲート・
ソース間容量ＣGSN とホールド容量ＣH の和に対するＮ
型ＭＯＳＦＥＴ１の非飽和領域のゲート・ソース間容量
ＣGSN の比ＣGSN ／（ＣGSN ＋ＣH ）とＮ型ＭＯＳＦＥ
Ｔ１のゲート・ソース間電圧ＶGSN とＮ型ＭＯＳＦＥＴ
１のしきい値電圧ＶTNの差（ＶGSN −ＶTN）との積〔Ｃ
GSN ／（ＣGSN ＋ＣH ）〕×（ＶGSN −ＶTN）と、Ｐ型
ＭＯＳＦＥＴ２の非飽和領域のゲート・ソース間容量Ｃ
GSP とホールド容量ＣH の和に対するＰ型ＭＯＳＦＥＴ
２の非飽和領域のゲート・ソース間容量ＣGSP の比Ｃ
GSP ／（ＣGSP ＋ＣH ）とＰ型ＭＯＳＦＥＴ２のゲート
・ソース間電圧ＶGSP とＰ型ＭＯＳＦＥＴ２のしきい値
電圧ＶTPの差（ＶGSP −ＶTP）との積〔ＣGSP ／（ＣGS
P ＋ＣH ）〕×（ＶGSP −ＶTP）とを等しく設定する。
Description
【０００１】
【産業上の利用分野】この発明は、アナログ信号のサン
プルホールドに用いることができるＣＭＯＳサンプルホ
ールド回路に関するものである。
プルホールドに用いることができるＣＭＯＳサンプルホ
ールド回路に関するものである。
【０００２】
【従来の技術】映像信号などのアナログ信号をサンプル
ホールドするサンプルホールド回路は、デジタル信号処
理の重要性が増す中、より高精度、高速、高Ｓ／Ｎのも
のが要求されている。高Ｓ／Ｎを達成するには、サンプ
ルホールドされた信号にリークするサンプリングパルス
すなわちクロックパルスを最小限にする必要がある。
ホールドするサンプルホールド回路は、デジタル信号処
理の重要性が増す中、より高精度、高速、高Ｓ／Ｎのも
のが要求されている。高Ｓ／Ｎを達成するには、サンプ
ルホールドされた信号にリークするサンプリングパルス
すなわちクロックパルスを最小限にする必要がある。
【０００３】以下、従来のＣＭＯＳサンプルホールド回
路について図２および図３を参照しながら説明する。図
２は従来のＣＭＯＳサンプルホールド回路の構成を示す
ものであり、図３はＭＯＳＦＥＴのゲート容量の動作点
依存性を示すものである。図２において、３はＮ型ＭＯ
ＳＦＥＴで、ＣGNはＮ型ＭＯＳＦＥＴ３のゲート容量で
ある。４はＰ型ＭＯＳＦＥＴで、ＣGPはＰ型ＭＯＳＦＥ
Ｔ４のゲート容量であり、それぞれドレインどうし、ソ
ースどうしが共通接続されている。ＣH はＮ型ＭＯＳＦ
ＥＴ３およびＰ型ＭＯＳＦＥＴ４の共通ソースに接続し
たホールド容量である。
路について図２および図３を参照しながら説明する。図
２は従来のＣＭＯＳサンプルホールド回路の構成を示す
ものであり、図３はＭＯＳＦＥＴのゲート容量の動作点
依存性を示すものである。図２において、３はＮ型ＭＯ
ＳＦＥＴで、ＣGNはＮ型ＭＯＳＦＥＴ３のゲート容量で
ある。４はＰ型ＭＯＳＦＥＴで、ＣGPはＰ型ＭＯＳＦＥ
Ｔ４のゲート容量であり、それぞれドレインどうし、ソ
ースどうしが共通接続されている。ＣH はＮ型ＭＯＳＦ
ＥＴ３およびＰ型ＭＯＳＦＥＴ４の共通ソースに接続し
たホールド容量である。
【０００４】φはＮ型ＭＯＳＦＥＴ３のゲート入力パル
ス、／φ（／φはφの反転信号を表す）はＰ型ＭＯＳＦ
ＥＴ４のゲート入力パルスであり、これらは同振幅逆位
相のパルスである。さらに、ＣＭＯＳアナログスイッチ
を構成するＮ型ＭＯＳＦＥＴ３とＰ型ＭＯＳＦＥＴ４の
各ゲート面積は等しく構成されている。
ス、／φ（／φはφの反転信号を表す）はＰ型ＭＯＳＦ
ＥＴ４のゲート入力パルスであり、これらは同振幅逆位
相のパルスである。さらに、ＣＭＯＳアナログスイッチ
を構成するＮ型ＭＯＳＦＥＴ３とＰ型ＭＯＳＦＥＴ４の
各ゲート面積は等しく構成されている。
【０００５】図３において、ＣOXはゲート面積およびゲ
ート酸化膜厚で決定される容量、すなわち（ゲート酸化
膜の誘電率）×（ゲート面積）÷（ゲート酸化膜厚）で
ある。ＣOLはソースまたはドレインを形成する拡散層と
ゲートのオーバーラップ面積およびゲート酸化膜厚で決
定される容量、すなわち（ゲート酸化膜の誘電率）×
（ソースまたはドレインを形成する拡散層とゲートのオ
ーバーラップ面積）÷ゲート酸化膜厚である。ＣGB，Ｃ
GS，ＣGDは、各々ゲート・基板間容量、ゲート・ソース
間容量、ゲート・ドレイン間容量である。
ート酸化膜厚で決定される容量、すなわち（ゲート酸化
膜の誘電率）×（ゲート面積）÷（ゲート酸化膜厚）で
ある。ＣOLはソースまたはドレインを形成する拡散層と
ゲートのオーバーラップ面積およびゲート酸化膜厚で決
定される容量、すなわち（ゲート酸化膜の誘電率）×
（ソースまたはドレインを形成する拡散層とゲートのオ
ーバーラップ面積）÷ゲート酸化膜厚である。ＣGB，Ｃ
GS，ＣGDは、各々ゲート・基板間容量、ゲート・ソース
間容量、ゲート・ドレイン間容量である。
【０００６】以上のように構成された従来のＣＭＯＳサ
ンプルホールド回路について、以下その動作を説明す
る。まず、従来のクロックパルスリークについての考え
方を説明する。クロックパルスリークは、〔数１〕に示
すように、ゲートに印加されるサンプリングパルス（ゲ
ート入力パルス）φと、アナログスイッチに用いるＭＯ
ＳＦＥＴのゲート容量ＣG とホールド容量ＣH の容量比
で決定されると考えている。さらに、ＭＯＳＦＥＴのゲ
ート容量ＣG はゲート面積とゲート酸化膜厚で決定され
る、すなわち図３のＣOXであると考えている。
ンプルホールド回路について、以下その動作を説明す
る。まず、従来のクロックパルスリークについての考え
方を説明する。クロックパルスリークは、〔数１〕に示
すように、ゲートに印加されるサンプリングパルス（ゲ
ート入力パルス）φと、アナログスイッチに用いるＭＯ
ＳＦＥＴのゲート容量ＣG とホールド容量ＣH の容量比
で決定されると考えている。さらに、ＭＯＳＦＥＴのゲ
ート容量ＣG はゲート面積とゲート酸化膜厚で決定され
る、すなわち図３のＣOXであると考えている。
【０００７】
【数１】
【０００８】したがって、ＣＭＯＳアナログスイッチを
構成するとき、Ｎ型ＭＯＳＦＥＴ３での〔数１〕で表さ
れるクロックパルスリークとＰ型ＭＯＳＦＥＴ４での
〔数１〕で表されるクロックパルスリークが同振幅逆位
相、すなわち〔数２〕の関係を満たせば、クロックパル
スリークが相殺されると考え、ＣＭＯＳアナログスイッ
チを構成するＮ型ＭＯＳＦＥＴ３とＰ型ＭＯＳＦＥＴ４
の各ゲート面積を等しくしている。
構成するとき、Ｎ型ＭＯＳＦＥＴ３での〔数１〕で表さ
れるクロックパルスリークとＰ型ＭＯＳＦＥＴ４での
〔数１〕で表されるクロックパルスリークが同振幅逆位
相、すなわち〔数２〕の関係を満たせば、クロックパル
スリークが相殺されると考え、ＣＭＯＳアナログスイッ
チを構成するＮ型ＭＯＳＦＥＴ３とＰ型ＭＯＳＦＥＴ４
の各ゲート面積を等しくしている。
【０００９】
【数２】
【００１０】
【発明が解決しようとする課題】このような従来のＣＭ
ＯＳサンプルホールド回路では、ＭＯＳＦＥＴのゲート
容量ＣG がゲート酸化膜厚やＭＯＳＦＥＴの寸法のみで
決定されると考えており、図３に示すようなＭＯＳＦＥ
Ｔのゲート容量ＣG の動作点依存性を考慮していなかっ
たのでクロックパルスリークの除去が不十分であり、高
Ｓ／Ｎを達成するには、クロック成分を除去することが
必要で、このためにフィルタや、ダミーのサンプルホー
ルド回路と差動アンプも必要であるという問題があっ
た。
ＯＳサンプルホールド回路では、ＭＯＳＦＥＴのゲート
容量ＣG がゲート酸化膜厚やＭＯＳＦＥＴの寸法のみで
決定されると考えており、図３に示すようなＭＯＳＦＥ
Ｔのゲート容量ＣG の動作点依存性を考慮していなかっ
たのでクロックパルスリークの除去が不十分であり、高
Ｓ／Ｎを達成するには、クロック成分を除去することが
必要で、このためにフィルタや、ダミーのサンプルホー
ルド回路と差動アンプも必要であるという問題があっ
た。
【００１１】この発明は上記課題を解決するもので、ク
ロックパルスリークを十分に除去でき高Ｓ／Ｎを達成で
きるＣＭＯＳサンプルホールド回路提供することを目的
としている。
ロックパルスリークを十分に除去でき高Ｓ／Ｎを達成で
きるＣＭＯＳサンプルホールド回路提供することを目的
としている。
【００１２】
【課題を解決するための手段】この発明のＣＭＯＳサン
プルホールド回路は、ドレインどうしおよびソースどう
しをそれぞれ共通接続したＮ型ＭＯＳＦＥＴおよびＰ型
ＭＯＳＦＥＴからなるアナログスイッチと、Ｎ型ＭＯＳ
ＦＥＴおよびＰ型ＭＯＳＦＥＴの共通ソースに接続した
ホールド容量とからなる。
プルホールド回路は、ドレインどうしおよびソースどう
しをそれぞれ共通接続したＮ型ＭＯＳＦＥＴおよびＰ型
ＭＯＳＦＥＴからなるアナログスイッチと、Ｎ型ＭＯＳ
ＦＥＴおよびＰ型ＭＯＳＦＥＴの共通ソースに接続した
ホールド容量とからなる。
【００１３】そして、Ｎ型ＭＯＳＦＥＴの非飽和領域の
ゲート・ソース間容量ＣGSN とホールド容量ＣH の和
（ＣGSN ＋ＣH ）に対するＮ型ＭＯＳＦＥＴの非飽和領
域のゲート・ソース間容量ＣGSN の比ＣGSN ／（ＣGSN
＋ＣH ）とＮ型ＭＯＳＦＥＴのゲート・ソース間電圧Ｖ
GSN とＮ型ＭＯＳＦＥＴのしきい値電圧ＶTNの差（ＶGS
N −ＶTN）との積〔ＣGSN ／（ＣGSN ＋ＣH ）〕×（Ｖ
GSN −ＶTN）と、Ｐ型ＭＯＳＦＥＴの非飽和領域のゲー
ト・ソース間容量ＣGSP とホールド容量ＣH の和（Ｃ
GSP ＋ＣH ）に対するＰ型ＭＯＳＦＥＴの非飽和領域の
ゲート・ソース間容量ＣGSP の比ＣGSP ／（ＣGSP ＋Ｃ
H ）とＰ型ＭＯＳＦＥＴのゲート・ソース間電圧ＶGSP
とＰ型ＭＯＳＦＥＴのしきい値電圧ＶTPの差（ＶGSP −
ＶTP）との積〔ＣGSP ／（ＣGSP ＋ＣH ）〕×（ＶGSP
−ＶTP）とを等しく設定している。
ゲート・ソース間容量ＣGSN とホールド容量ＣH の和
（ＣGSN ＋ＣH ）に対するＮ型ＭＯＳＦＥＴの非飽和領
域のゲート・ソース間容量ＣGSN の比ＣGSN ／（ＣGSN
＋ＣH ）とＮ型ＭＯＳＦＥＴのゲート・ソース間電圧Ｖ
GSN とＮ型ＭＯＳＦＥＴのしきい値電圧ＶTNの差（ＶGS
N −ＶTN）との積〔ＣGSN ／（ＣGSN ＋ＣH ）〕×（Ｖ
GSN −ＶTN）と、Ｐ型ＭＯＳＦＥＴの非飽和領域のゲー
ト・ソース間容量ＣGSP とホールド容量ＣH の和（Ｃ
GSP ＋ＣH ）に対するＰ型ＭＯＳＦＥＴの非飽和領域の
ゲート・ソース間容量ＣGSP の比ＣGSP ／（ＣGSP ＋Ｃ
H ）とＰ型ＭＯＳＦＥＴのゲート・ソース間電圧ＶGSP
とＰ型ＭＯＳＦＥＴのしきい値電圧ＶTPの差（ＶGSP −
ＶTP）との積〔ＣGSP ／（ＣGSP ＋ＣH ）〕×（ＶGSP
−ＶTP）とを等しく設定している。
【００１４】
【作用】この発明の構成によれば、ＭＯＳＦＥＴのゲー
ト・ソース間容量の動作点依存性を考慮することによ
り、Ｎ型ＭＯＳＦＥＴのクロック成分のリークとＰ型Ｍ
ＯＳＦＥＴのクロック成分のリークとをちょうどキャン
セルすることができて、クロック成分の除去を十分に行
うことができる。したがって、フィルタや、ダミーのサ
ンプルホールド回路と差動アンプも必要とせずにサンプ
ルホールドされた信号へのクロックパルスリークを除去
でき、ＩＣ化に最適化である。
ト・ソース間容量の動作点依存性を考慮することによ
り、Ｎ型ＭＯＳＦＥＴのクロック成分のリークとＰ型Ｍ
ＯＳＦＥＴのクロック成分のリークとをちょうどキャン
セルすることができて、クロック成分の除去を十分に行
うことができる。したがって、フィルタや、ダミーのサ
ンプルホールド回路と差動アンプも必要とせずにサンプ
ルホールドされた信号へのクロックパルスリークを除去
でき、ＩＣ化に最適化である。
【００１５】
【実施例】以下、この発明の一実施例について図１を参
照しながら説明する。図１は、この発明の一実施例のＣ
ＭＯＳサンプルホールド回路の構成を示すものである。
図１において、１はゲート幅またはゲート長が〔数３〕
を満足する、しきい値電圧ＶTNのＮ型ＭＯＳＦＥＴであ
り、ＣGSN はＮ型ＭＯＳＦＥＴ１の非飽和動作領域にお
けるゲート・ソース間容量である。２はゲート幅または
ゲート長が〔数３〕を満足する、しきい値電圧ＶTPのＰ
型ＭＯＳＦＥＴで、ＣGSP はＰ型ＭＯＳＦＥＴ２の非飽
和動作領域におけるゲート・ソース間容量である。ＣH
はホールド容量である。Ｖ3 はホールド電位であり、Ｎ
型ＭＯＳＦＥＴ１およびＰ型ＭＯＳＦＥＴ２のソース電
位となる。φは振幅がＶ4 であるＮ型ＭＯＳＦＥＴ１の
ゲート入力パルスであり、／φは振幅がＶ5 であり位相
がゲート入力パルスφと反転したＰ型ＭＯＳＦＥＴ２の
ゲート入力パルスである。
照しながら説明する。図１は、この発明の一実施例のＣ
ＭＯＳサンプルホールド回路の構成を示すものである。
図１において、１はゲート幅またはゲート長が〔数３〕
を満足する、しきい値電圧ＶTNのＮ型ＭＯＳＦＥＴであ
り、ＣGSN はＮ型ＭＯＳＦＥＴ１の非飽和動作領域にお
けるゲート・ソース間容量である。２はゲート幅または
ゲート長が〔数３〕を満足する、しきい値電圧ＶTPのＰ
型ＭＯＳＦＥＴで、ＣGSP はＰ型ＭＯＳＦＥＴ２の非飽
和動作領域におけるゲート・ソース間容量である。ＣH
はホールド容量である。Ｖ3 はホールド電位であり、Ｎ
型ＭＯＳＦＥＴ１およびＰ型ＭＯＳＦＥＴ２のソース電
位となる。φは振幅がＶ4 であるＮ型ＭＯＳＦＥＴ１の
ゲート入力パルスであり、／φは振幅がＶ5 であり位相
がゲート入力パルスφと反転したＰ型ＭＯＳＦＥＴ２の
ゲート入力パルスである。
【００１６】
【数３】
【００１７】以上のように構成されたこの実施例のＣＭ
ＯＳサンプルホールド回路について、以下その動作を説
明する。まず、この発明の原理となるクロックパルスリ
ークについての考え方を説明する。ＣＭＯＳサンプルホ
ールド回路のアナログスイッチに用いるＭＯＳＦＥＴ
は、ゲートにパルスが印加されてオン状態にあるとき
は、非飽和動作領域で作用している。
ＯＳサンプルホールド回路について、以下その動作を説
明する。まず、この発明の原理となるクロックパルスリ
ークについての考え方を説明する。ＣＭＯＳサンプルホ
ールド回路のアナログスイッチに用いるＭＯＳＦＥＴ
は、ゲートにパルスが印加されてオン状態にあるとき
は、非飽和動作領域で作用している。
【００１８】したがって、ＭＯＳＦＥＴの非飽和動作領
域におけるゲート・ソース間容量をＣGS、ゲート・ソー
ス間電圧をＶGS、しきい値電圧をＶT 、またホールド容
量をＣH とすると、クロックパルスリークは〔数４〕と
なる。
域におけるゲート・ソース間容量をＣGS、ゲート・ソー
ス間電圧をＶGS、しきい値電圧をＶT 、またホールド容
量をＣH とすると、クロックパルスリークは〔数４〕と
なる。
【００１９】
【数４】
【００２０】したがって、ＣＭＯＳアナログスイッチを
構成するとき、Ｎ型ＭＯＳＦＥＴ１での〔数４〕で表さ
れるクロックパルスリークとＰ型ＭＯＳＦＥＴ２での
〔数４〕で表されるクロックパルスリークが同振幅逆位
相、すなわち〔数５〕の関係を満たせば、クロックパル
スリークが相殺される。
構成するとき、Ｎ型ＭＯＳＦＥＴ１での〔数４〕で表さ
れるクロックパルスリークとＰ型ＭＯＳＦＥＴ２での
〔数４〕で表されるクロックパルスリークが同振幅逆位
相、すなわち〔数５〕の関係を満たせば、クロックパル
スリークが相殺される。
【００２１】
【数５】
【００２２】なお、〔数５〕において、ＶGSN はＮ型Ｍ
ＯＳＦＥＴ１のゲート・ソース間電圧で（Ｖ4 −Ｖ3 ）
に等しい。ＶGSP はＰ型ＭＯＳＦＥＴ２のゲート・ソー
ス間電圧で、（Ｖ5 −Ｖ3 ）に等しい。この実施例のＣ
ＭＯＳサンプルホールド回路においては、ＣＭＯＳアナ
ログスイッチを構成するＮ型ＭＯＳＦＥＴ１およびＰ型
ＭＯＳＦＥＴ２の各々ゲート幅またはゲート長が〔数
３〕すなわち〔数５〕を満たすので、クロックパルスリ
ークはちょうど相殺される。
ＯＳＦＥＴ１のゲート・ソース間電圧で（Ｖ4 −Ｖ3 ）
に等しい。ＶGSP はＰ型ＭＯＳＦＥＴ２のゲート・ソー
ス間電圧で、（Ｖ5 −Ｖ3 ）に等しい。この実施例のＣ
ＭＯＳサンプルホールド回路においては、ＣＭＯＳアナ
ログスイッチを構成するＮ型ＭＯＳＦＥＴ１およびＰ型
ＭＯＳＦＥＴ２の各々ゲート幅またはゲート長が〔数
３〕すなわち〔数５〕を満たすので、クロックパルスリ
ークはちょうど相殺される。
【００２３】
【発明の効果】この発明のＣＭＯＳサンプルホールド回
路によれば、Ｎ型ＭＯＳＦＥＴの非飽和領域のゲート・
ソース間容量ＣGSN とホールド容量ＣH の和（ＣGSN ＋
ＣH ）に対するＮ型ＭＯＳＦＥＴの非飽和領域のゲート
・ソース間容量ＣGSN の比ＣGS N ／（ＣGSN ＋ＣH ）と
Ｎ型ＭＯＳＦＥＴのゲート・ソース間電圧ＶGSN とＮ型
ＭＯＳＦＥＴのしきい値電圧ＶTNの差（ＶGSN −ＶTN）
との積〔ＣGSN ／（ＣGS N ＋ＣH ）〕×（ＶGSN −
ＶTN）と、Ｐ型ＭＯＳＦＥＴの非飽和領域のゲート・ソ
ース間容量ＣGSP とホールド容量ＣH の和（ＣGSP ＋Ｃ
H ）に対するＰ型ＭＯＳＦＥＴの非飽和領域のゲート・
ソース間容量ＣGSP の比ＣGSP ／（ＣGSP ＋ＣH ）とＰ
型ＭＯＳＦＥＴのゲート・ソース間電圧ＶGSP とＰ型Ｍ
ＯＳＦＥＴのしきい値電圧ＶTPの差（ＶGSP −ＶTP）と
の積〔ＣGSP ／（ＣGSP ＋ＣH ）〕×（ＶGSP −ＶTP）
とを等しく設定しているので、クロック成分を除去する
ために、フィルタや、ダミーのサンプルホールド回路と
差動アンプも必要とせずにサンプルホールドされた信号
へのクロックパルスリークを十分に除去でき、高Ｓ／Ｎ
を実現でき、ＩＣ化に最適化である。
路によれば、Ｎ型ＭＯＳＦＥＴの非飽和領域のゲート・
ソース間容量ＣGSN とホールド容量ＣH の和（ＣGSN ＋
ＣH ）に対するＮ型ＭＯＳＦＥＴの非飽和領域のゲート
・ソース間容量ＣGSN の比ＣGS N ／（ＣGSN ＋ＣH ）と
Ｎ型ＭＯＳＦＥＴのゲート・ソース間電圧ＶGSN とＮ型
ＭＯＳＦＥＴのしきい値電圧ＶTNの差（ＶGSN −ＶTN）
との積〔ＣGSN ／（ＣGS N ＋ＣH ）〕×（ＶGSN −
ＶTN）と、Ｐ型ＭＯＳＦＥＴの非飽和領域のゲート・ソ
ース間容量ＣGSP とホールド容量ＣH の和（ＣGSP ＋Ｃ
H ）に対するＰ型ＭＯＳＦＥＴの非飽和領域のゲート・
ソース間容量ＣGSP の比ＣGSP ／（ＣGSP ＋ＣH ）とＰ
型ＭＯＳＦＥＴのゲート・ソース間電圧ＶGSP とＰ型Ｍ
ＯＳＦＥＴのしきい値電圧ＶTPの差（ＶGSP −ＶTP）と
の積〔ＣGSP ／（ＣGSP ＋ＣH ）〕×（ＶGSP −ＶTP）
とを等しく設定しているので、クロック成分を除去する
ために、フィルタや、ダミーのサンプルホールド回路と
差動アンプも必要とせずにサンプルホールドされた信号
へのクロックパルスリークを十分に除去でき、高Ｓ／Ｎ
を実現でき、ＩＣ化に最適化である。
【図１】この発明の一実施例のＣＭＯＳサンプルホール
ド回路の回路図である。
ド回路の回路図である。
【図２】従来のＣＭＯＳサンプルホールド回路の回路図
である。
である。
【図３】ＭＯＳＦＥＴのゲート容量の動作点依存性を示
す特性図である。
す特性図である。
１ Ｎ型ＭＯＳＦＥＴ ２ Ｐ型ＭＯＳＦＥＴ ＣGSN ゲート・ソース間容量 ＣGSP ゲート・ソース間容量 ＣH ホールド容量
Claims (1)
- 【請求項１】 ドレインどうしおよびソースどうしをそ
れぞれ共通接続したＮ型ＭＯＳＦＥＴおよびＰ型ＭＯＳ
ＦＥＴからなるアナログスイッチと、前記Ｎ型ＭＯＳＦ
ＥＴおよびＰ型ＭＯＳＦＥＴの共通ソースに接続したホ
ールド容量とからなるＣＭＯＳサンプルホールド回路で
あって、 前記Ｎ型ＭＯＳＦＥＴの非飽和領域のゲート・ソース間
容量ＣGSN と前記ホールド容量ＣH の和（ＣGSN ＋
ＣH ）に対する前記Ｎ型ＭＯＳＦＥＴの非飽和領域のゲ
ート・ソース間容量ＣGSN の比ＣGSN ／（ＣGSN ＋
ＣH ）と前記Ｎ型ＭＯＳＦＥＴのゲート・ソース間電圧
ＶGSN と前記Ｎ型ＭＯＳＦＥＴのしきい値電圧Ｖ TNの差
（ＶGSN −ＶTN）との積〔ＣGSN ／（ＣGSN ＋ＣH ）〕
×（ＶGSN −ＶTN）と、 前記Ｐ型ＭＯＳＦＥＴの非飽和領域のゲート・ソース間
容量ＣGSP と前記ホールド容量ＣH の和（ＣGSP ＋
ＣH ）に対する前記Ｐ型ＭＯＳＦＥＴの非飽和領域のゲ
ート・ソース間容量ＣGSP の比ＣGSP ／（ＣGSP ＋
ＣH ）と前記Ｐ型ＭＯＳＦＥＴのゲート・ソース間電圧
ＶGSP と前記Ｐ型ＭＯＳＦＥＴのしきい値電圧Ｖ TPの差
（ＶGSP −ＶTP）との積〔ＣGSP ／（ＣGSP ＋ＣH ）〕
×（ＶGSP −ＶTP）とを等しく設定したことを特徴とす
るＣＭＯＳサンプルホールド回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5312071A JPH07169292A (ja) | 1993-12-13 | 1993-12-13 | Ｃｍｏｓサンプルホールド回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5312071A JPH07169292A (ja) | 1993-12-13 | 1993-12-13 | Ｃｍｏｓサンプルホールド回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07169292A true JPH07169292A (ja) | 1995-07-04 |
Family
ID=18024886
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5312071A Pending JPH07169292A (ja) | 1993-12-13 | 1993-12-13 | Ｃｍｏｓサンプルホールド回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07169292A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002319826A (ja) * | 1998-10-21 | 2002-10-31 | Parkervision Inc | ダイナミックレンジを改良した相補的ｆｅｔを使用して信号をダウン−コンバートする方法および回路 |
| US7620378B2 (en) | 1998-10-21 | 2009-11-17 | Parkervision, Inc. | Method and system for frequency up-conversion with modulation embodiments |
| US8354873B2 (en) | 2010-02-09 | 2013-01-15 | Seiko Instruments Inc. | Transmission gate and semiconductor device |
-
1993
- 1993-12-13 JP JP5312071A patent/JPH07169292A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002319826A (ja) * | 1998-10-21 | 2002-10-31 | Parkervision Inc | ダイナミックレンジを改良した相補的ｆｅｔを使用して信号をダウン−コンバートする方法および回路 |
| US7620378B2 (en) | 1998-10-21 | 2009-11-17 | Parkervision, Inc. | Method and system for frequency up-conversion with modulation embodiments |
| US8354873B2 (en) | 2010-02-09 | 2013-01-15 | Seiko Instruments Inc. | Transmission gate and semiconductor device |
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