JPH02302999A - サンプルホールド回路 - Google Patents
サンプルホールド回路Info
- Publication number
- JPH02302999A JPH02302999A JP1123127A JP12312789A JPH02302999A JP H02302999 A JPH02302999 A JP H02302999A JP 1123127 A JP1123127 A JP 1123127A JP 12312789 A JP12312789 A JP 12312789A JP H02302999 A JPH02302999 A JP H02302999A
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- JP
- Japan
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- transistor
- signal
- sampling pulse
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、トランスミッションゲートを用いたサンプ
ルホールド回路の改良に関するものである。
ルホールド回路の改良に関するものである。
第３図は、従来のトランスミッションゲート（以下ＴＧ
ゲートと略す。）を用いたサンプルホールド回路の一例
の回路図である。
ゲートと略す。）を用いたサンプルホールド回路の一例
の回路図である。
図において、（１）はサンプルホールドする信号が入力
される入力端子、（２）は入力端子（１）にソース端子
が接続されるＮ−ｃｈＭＯＳトランジスタ、（３）は入
力端子（１）にソース端子が接続され、Ｎ−ｃｈＭＯｓ
トランジスタ（２）のドレイン端子にドレイン端子が接
続されるＰ−ｃｈＭＯＳトランジスタ、（４）はへ−ｃ
ｈＭＯ５）ランジスタ（２）ノゲートに入力が、Ｐ−ｃ
ｈＭＯ３Ｉ−ランジスタ（３）のゲートに出力が接続さ
れるインバータ、（５）はインパーク（４）の人力とＮ
−Ｃ１ｌＭＯＳトランジスタ（２ンのゲート（こ接続さ
れるサンプリングパルス入力端子、（１３）はＮ−ｃｈ
ｌｖｉＯ３）ランジスタ（２）のドレイン端子とＰ−ｃ
ｈ ＭＵ Ｓ トランジスタ（３）のドレイン端子
の接続点に十入力端子が接続され、出力と一入力端子が
接続された演算増幅器、（７）は演算増幅器（６ンの十
人力と接地間に接続されたホールドコンデンサ、（８）
は演算増幅器（６）の出力端子、（９）はＮ−ｃｈｌＶ
ｌｏｓ ）ランジスタ（２）のゲート、ドレイン間の寄
生容量、Ｑ”）はＰ−ｃｈＭＯＳトランジスタ（３）の
ゲート、ドレイン間の寄生容量である。
される入力端子、（２）は入力端子（１）にソース端子
が接続されるＮ−ｃｈＭＯＳトランジスタ、（３）は入
力端子（１）にソース端子が接続され、Ｎ−ｃｈＭＯｓ
トランジスタ（２）のドレイン端子にドレイン端子が接
続されるＰ−ｃｈＭＯＳトランジスタ、（４）はへ−ｃ
ｈＭＯ５）ランジスタ（２）ノゲートに入力が、Ｐ−ｃ
ｈＭＯ３Ｉ−ランジスタ（３）のゲートに出力が接続さ
れるインバータ、（５）はインパーク（４）の人力とＮ
−Ｃ１ｌＭＯＳトランジスタ（２ンのゲート（こ接続さ
れるサンプリングパルス入力端子、（１３）はＮ−ｃｈ
ｌｖｉＯ３）ランジスタ（２）のドレイン端子とＰ−ｃ
ｈ ＭＵ Ｓ トランジスタ（３）のドレイン端子
の接続点に十入力端子が接続され、出力と一入力端子が
接続された演算増幅器、（７）は演算増幅器（６ンの十
人力と接地間に接続されたホールドコンデンサ、（８）
は演算増幅器（６）の出力端子、（９）はＮ−ｃｈｌＶ
ｌｏｓ ）ランジスタ（２）のゲート、ドレイン間の寄
生容量、Ｑ”）はＰ−ｃｈＭＯＳトランジスタ（３）の
ゲート、ドレイン間の寄生容量である。
次に動作について説明する。サンプリングパルス入力端
子（５）がインバータ（４）とＮ−ｃｈＭＯＳトランジ
スタ（２）のしきい値電圧より高い電圧（以下Ｈ電圧と
略す。）のときは、Ｎ−ｃｈＭＯ３トランジスタ（２）
とＰ−ｃｈＭＯ５）ランジスタ（３）がオン状態となり
入力端子（１）の信号が演銹増幅器（６）の十人力に印
加され、出力端子（８）に入力端子（１）の信号が出力
される。サンプリングパルス入力端子（５）かインバー
タ（４）とＮ−ｃｈＭＯ５）ランジスタ（２）のしきい
（ｌ？ｉ電圧より低い電圧（以Ｉ下Ｌ［圧と略す。）の
ときは、Ｎ−ｃｈＭＯＳトランジスタ（２）とＰ−ｃｈ
ｉＶｌｏｓ ）ランジスタ（３）がオフ状態となり、サ
ンプリングパルス信号がＨ電圧からし電圧になる直前の
入力信号がホールドコンデンサ（７）に保持され、出力
端子（８）に出力される。第４図は第３図の回路の動作
の信号例を示すタイミング図であり、次のサンプリング
パルスが人力されるまで、前のサンプリングパルスの入
力されたときの入力信号を保持して出力する。
子（５）がインバータ（４）とＮ−ｃｈＭＯＳトランジ
スタ（２）のしきい値電圧より高い電圧（以下Ｈ電圧と
略す。）のときは、Ｎ−ｃｈＭＯ３トランジスタ（２）
とＰ−ｃｈＭＯ５）ランジスタ（３）がオン状態となり
入力端子（１）の信号が演銹増幅器（６）の十人力に印
加され、出力端子（８）に入力端子（１）の信号が出力
される。サンプリングパルス入力端子（５）かインバー
タ（４）とＮ−ｃｈＭＯ５）ランジスタ（２）のしきい
（ｌ？ｉ電圧より低い電圧（以Ｉ下Ｌ［圧と略す。）の
ときは、Ｎ−ｃｈＭＯＳトランジスタ（２）とＰ−ｃｈ
ｉＶｌｏｓ ）ランジスタ（３）がオフ状態となり、サ
ンプリングパルス信号がＨ電圧からし電圧になる直前の
入力信号がホールドコンデンサ（７）に保持され、出力
端子（８）に出力される。第４図は第３図の回路の動作
の信号例を示すタイミング図であり、次のサンプリング
パルスが人力されるまで、前のサンプリングパルスの入
力されたときの入力信号を保持して出力する。
従来のＴＧアゲート用いたサンプルホールド回路でサン
プリング周波数を高くするには、ホールドコンデンサを
小さくし、ＴＧアゲート構成するＮ−ｃｈＭＯＳトラン
ジスタとＰ−ｃｈＭＯ５ｔ−ランジスタのゲート幅を大
きくし、オン抵抗を小さくしなければならず、このＮ−
ｃｈｌＶｌｏｓ ）ランジスタとＰ−ｃｈＭＯ５）ラン
ジスタのゲート−トレイン間容量によりサンプリングパ
ルス信号とホールド出力信号がクロストークするという
問題点があった。
プリング周波数を高くするには、ホールドコンデンサを
小さくし、ＴＧアゲート構成するＮ−ｃｈＭＯＳトラン
ジスタとＰ−ｃｈＭＯ５ｔ−ランジスタのゲート幅を大
きくし、オン抵抗を小さくしなければならず、このＮ−
ｃｈｌＶｌｏｓ ）ランジスタとＰ−ｃｈＭＯ５）ラン
ジスタのゲート−トレイン間容量によりサンプリングパ
ルス信号とホールド出力信号がクロストークするという
問題点があった。
第５図は、第３図の回路においてクロストークが生じた
場合の信号例を示す波形図である。
場合の信号例を示す波形図である。
この発明は上記のような問題点を解消するためになされ
たもので、サンプリングパルス信号とホールド出力信号
のクロストークの小さいサンプルホールド回路を得るこ
とを目的とする。
たもので、サンプリングパルス信号とホールド出力信号
のクロストークの小さいサンプルホールド回路を得るこ
とを目的とする。
この発明におけるサンプルホールド回路は、従来回路の
ＴＧアゲート並列にゲート幅の小さいＭＯＳトランジス
タで構成したＴＧアゲート接続し、このＴＧアゲートサ
ンプリングパルス信号を遅延回線で遅延させた信号で制
御するように構成したものである。
ＴＧアゲート並列にゲート幅の小さいＭＯＳトランジス
タで構成したＴＧアゲート接続し、このＴＧアゲートサ
ンプリングパルス信号を遅延回線で遅延させた信号で制
御するように構成したものである。
この発明における遅延したサンプリングパルス信号で制
御されるゲート幅の小さいＭＯＳ）ランジスタで構成さ
れたＴＧアゲート、ゲート幅の大きいＭＯＳトランジス
タで構成されたＴＧアゲートオフする瞬間はオンしてお
り、ホールドコンデンサ端子のインピーダンスを下げ、
サンプリングパルス信号のクロストークを小さくする効
果がある。
御されるゲート幅の小さいＭＯＳ）ランジスタで構成さ
れたＴＧアゲート、ゲート幅の大きいＭＯＳトランジス
タで構成されたＴＧアゲートオフする瞬間はオンしてお
り、ホールドコンデンサ端子のインピーダンスを下げ、
サンプリングパルス信号のクロストークを小さくする効
果がある。
以下、この発明の一実施例を図について説明する。第１
図はサンプルホールド回路の回路図である。図において
、（１）〜ＱＱは第３図の従来例に示したものと同等で
あるので説明を省略する。０υは入力端子（１）にソー
ス端子が接続されるゲート幅の小さいＮ−ｃｈＭＯＳト
ランジスタ、ｑ′４は入力端子（１）にソース端子が接
続され、 Ｎ−ｃｈＭＯ８トランジスタ０υのドレイン
端子にドレイン端子が接続されるゲート幅の小さいＰ−
ｃｈＭＯＳトランジスタ、α］はＮ−ｃｈＭＯＳトラン
ジスタＯｖのゲートに入力が、Ｐ−ｃｈＭＯ８）ランジ
スタ（６）のゲートに出力が接続されるインバータ、α
Φは出力がインバータ０３の入力に接続される遅延回線
、α旧よＰ−ｃｈＭＯＳトランジスタ（６）のゲート−
ドレイン間の寄生容量、α０はＮ−ｃｈｌＶｌｏｓ ）
ランジスタ（１１）のゲート−ドレイン間の寄生容量で
ある。
図はサンプルホールド回路の回路図である。図において
、（１）〜ＱＱは第３図の従来例に示したものと同等で
あるので説明を省略する。０υは入力端子（１）にソー
ス端子が接続されるゲート幅の小さいＮ−ｃｈＭＯＳト
ランジスタ、ｑ′４は入力端子（１）にソース端子が接
続され、 Ｎ−ｃｈＭＯ８トランジスタ０υのドレイン
端子にドレイン端子が接続されるゲート幅の小さいＰ−
ｃｈＭＯＳトランジスタ、α］はＮ−ｃｈＭＯＳトラン
ジスタＯｖのゲートに入力が、Ｐ−ｃｈＭＯ８）ランジ
スタ（６）のゲートに出力が接続されるインバータ、α
Φは出力がインバータ０３の入力に接続される遅延回線
、α旧よＰ−ｃｈＭＯＳトランジスタ（６）のゲート−
ドレイン間の寄生容量、α０はＮ−ｃｈｌＶｌｏｓ ）
ランジスタ（１１）のゲート−ドレイン間の寄生容量で
ある。
次に動作について説明する。
まず、サンプリングパルス入力端子（５ンがＨ電圧の時
、Ｎ−ｃｈＭＯＳトランジスタ（２）とＰ−ｃｈＭＯＳ
トランジスタ（３）がオン状態となり入力端子（１）の
信号が演算増幅器（６）の十人力に印加され、出力端子
（８）に入力端子（１）の信号が出力される。さらに、
遅延回線（１弔の出力がＨ電圧になった時、Ｎ−ｃｈＭ
Ｏ８トランジスタ（１］、ｌとＰ−ｃｈｌＶＩＯ３）ラ
ンジスタ（６）もオン状態となり、続けて入力端子（１
）の信号が演算増幅器（６）の十人力に印加され、出力
端子（８）に入力端子（１）の信号が出力される。
、Ｎ−ｃｈＭＯＳトランジスタ（２）とＰ−ｃｈＭＯＳ
トランジスタ（３）がオン状態となり入力端子（１）の
信号が演算増幅器（６）の十人力に印加され、出力端子
（８）に入力端子（１）の信号が出力される。さらに、
遅延回線（１弔の出力がＨ電圧になった時、Ｎ−ｃｈＭ
Ｏ８トランジスタ（１］、ｌとＰ−ｃｈｌＶＩＯ３）ラ
ンジスタ（６）もオン状態となり、続けて入力端子（１
）の信号が演算増幅器（６）の十人力に印加され、出力
端子（８）に入力端子（１）の信号が出力される。
次に、サンプリングパルス入力端子（５）がＬ電圧の時
は、先ず、Ｎ−ｃｈｌＶＩＯ５トランジスタ（２）とＰ
−ｃｈＭＯ３ｔ−ランジスタ（３）がオフ状態となって
から、少しおくれで遅延回線９勺の出力がＬ電圧となり
、Ｎ−ｃｈＭＯ５）ランジスタ（１υとＰ−ｃｈＭＯＳ
トランジスタ（転）がオフ状態となる。従ってサンプリ
ングパルス信号がＬ 電圧になっても、遅延回線０４の
出力がＨ電圧となっているので、遅延回線（１弔の出力
がオフ状態になる直前の入力信号がホールドコンデンサ
（７）に保持され出力端子（８）に出力される。
は、先ず、Ｎ−ｃｈｌＶＩＯ５トランジスタ（２）とＰ
−ｃｈＭＯ３ｔ−ランジスタ（３）がオフ状態となって
から、少しおくれで遅延回線９勺の出力がＬ電圧となり
、Ｎ−ｃｈＭＯ５）ランジスタ（１υとＰ−ｃｈＭＯＳ
トランジスタ（転）がオフ状態となる。従ってサンプリ
ングパルス信号がＬ 電圧になっても、遅延回線０４の
出力がＨ電圧となっているので、遅延回線（１弔の出力
がオフ状態になる直前の入力信号がホールドコンデンサ
（７）に保持され出力端子（８）に出力される。
第２図は第１回の回路の動作の信号例を示すタイミング
図であり、次のサンプリングパルスが入力されるまで前
のサンプリングパルスの入力されたときの入力信号を保
持して出力する。
図であり、次のサンプリングパルスが入力されるまで前
のサンプリングパルスの入力されたときの入力信号を保
持して出力する。
以上のように、この発明によれば、従来回路のＴＧアゲ
ート並列にゲート幅の小さいＭＯＳ）ランジスタで構成
したＴＧアゲート接線し、このＴＧアゲートサンプリン
グパルス信号を遅延回線で遅延させた信号で制御するよ
うに構成する事で、ゲート幅の小さいＭＯＳ）ランジス
タで構成されたＴＧアゲートゲート幅の大きいＭＯＳト
ランジスタで構成されたＴＧアゲートオフする瞬間には
オンしており、ホールドコンデンサ端子のインピーダン
スを下げる事ができ、ゲート幅の小さいＭＯＳトランジ
スタで構成されたＴＧアゲートＭＯＳトランジスタのゲ
ート、ドレイン間の寄生容量が小さてのでサンプリング
パルス信号とホールド信号のクロストークの小さいサン
プルホールド回路が得られる効果がある。
ート並列にゲート幅の小さいＭＯＳ）ランジスタで構成
したＴＧアゲート接線し、このＴＧアゲートサンプリン
グパルス信号を遅延回線で遅延させた信号で制御するよ
うに構成する事で、ゲート幅の小さいＭＯＳ）ランジス
タで構成されたＴＧアゲートゲート幅の大きいＭＯＳト
ランジスタで構成されたＴＧアゲートオフする瞬間には
オンしており、ホールドコンデンサ端子のインピーダン
スを下げる事ができ、ゲート幅の小さいＭＯＳトランジ
スタで構成されたＴＧアゲートＭＯＳトランジスタのゲ
ート、ドレイン間の寄生容量が小さてのでサンプリング
パルス信号とホールド信号のクロストークの小さいサン
プルホールド回路が得られる効果がある。
第１図はこの発明の一実施例によるサンプルホールド回
路を示す回路図、第２図は第１図の回路の動作の信号例
を示すタイミング図、第３図は従来のサンプルホールド
回路を示す回路図、第４図は第３図の回路の動作の信号
例を示すタイミング図、第５図は第３図の回路において
クロストークが生じた場合の出力信号を示す波形図であ
る。 図において、（１）は入力端子、（２）、（１１）はＮ
−ｃｈＭＯ８トランジスタ、（３）、０りはＰ−ｃｈＭ
ＯＳトランジスタ、（４）、α］はインバータ、（５）
はサンプリングパルス入力端子、（６）は演算増幅器、
（７）はホールドコンデンサ、（８）は出力端子、（９
）、αｃｍ、ｕａ、ｑｑは寄生容量、（１４Ｊは遅延回
線である。 なお、図中、同一符号は同一、または相当部分を示す。
路を示す回路図、第２図は第１図の回路の動作の信号例
を示すタイミング図、第３図は従来のサンプルホールド
回路を示す回路図、第４図は第３図の回路の動作の信号
例を示すタイミング図、第５図は第３図の回路において
クロストークが生じた場合の出力信号を示す波形図であ
る。 図において、（１）は入力端子、（２）、（１１）はＮ
−ｃｈＭＯ８トランジスタ、（３）、０りはＰ−ｃｈＭ
ＯＳトランジスタ、（４）、α］はインバータ、（５）
はサンプリングパルス入力端子、（６）は演算増幅器、
（７）はホールドコンデンサ、（８）は出力端子、（９
）、αｃｍ、ｕａ、ｑｑは寄生容量、（１４Ｊは遅延回
線である。 なお、図中、同一符号は同一、または相当部分を示す。
Claims (1)
- ホールド電圧を出力するバッファ回路と、このバッファ
回路の入力と接地間に接続されたコンデンサと、ホール
ドする信号が入力される入力端子と、この入力端子と上
記バッファ回路間に接続される第一トランスミッション
ゲートと第二トランスミッションゲートと、この第一ト
ランスミッションゲートの制御入力端子に印加された信
号を遅延して第二トランスミッションゲートの制御入力
端子に入力する遅延回路を備え、第二トランスミッショ
ンゲートスイッチ用ＭＯＳトランジスタのゲート幅を第
一トランスミッションゲートのスイッチ用ＭＯＳトラン
ジスタのゲート幅より小さく構成していることを特徴と
するサンプルホールド回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1123127A JPH02302999A (ja) | 1989-05-16 | 1989-05-16 | サンプルホールド回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1123127A JPH02302999A (ja) | 1989-05-16 | 1989-05-16 | サンプルホールド回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02302999A true JPH02302999A (ja) | 1990-12-14 |
Family
ID=14852850
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1123127A Pending JPH02302999A (ja) | 1989-05-16 | 1989-05-16 | サンプルホールド回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02302999A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5606274A (en) * | 1994-08-08 | 1997-02-25 | Yozan Inc. | Sampling and holding circuit |
| JP2002111461A (ja) * | 2000-09-28 | 2002-04-12 | Hitachi Ltd | アナログスイッチ回路 |
| JP2007501483A (ja) * | 2003-08-04 | 2007-01-25 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | トラック／ホールド回路 |
| JP2009159148A (ja) * | 2007-12-25 | 2009-07-16 | Toppan Printing Co Ltd | アナログスイッチ |
| US7986170B2 (en) | 2008-03-19 | 2011-07-26 | Renesas Electronics Corporation | Sample-and-hold circuit and CCD image sensor |
| WO2014175110A1 (ja) * | 2013-04-23 | 2014-10-30 | 株式会社島津製作所 | 電荷電圧変換回路 |
-
1989
- 1989-05-16 JP JP1123127A patent/JPH02302999A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5606274A (en) * | 1994-08-08 | 1997-02-25 | Yozan Inc. | Sampling and holding circuit |
| JP2002111461A (ja) * | 2000-09-28 | 2002-04-12 | Hitachi Ltd | アナログスイッチ回路 |
| JP2007501483A (ja) * | 2003-08-04 | 2007-01-25 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | トラック／ホールド回路 |
| JP2009159148A (ja) * | 2007-12-25 | 2009-07-16 | Toppan Printing Co Ltd | アナログスイッチ |
| US7986170B2 (en) | 2008-03-19 | 2011-07-26 | Renesas Electronics Corporation | Sample-and-hold circuit and CCD image sensor |
| WO2014175110A1 (ja) * | 2013-04-23 | 2014-10-30 | 株式会社島津製作所 | 電荷電圧変換回路 |
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