JPH07169295A - 半導体記憶装置およびそのテスト方法 - Google Patents

Abstract

(57)【要約】 【目的】 簡易な回路構成でワード線単位での置換およ
びアレイ単位での置換両者を行なう構成を提供する。 【構成】 メモリアレイ（ＭＡ１−ＭＡ４）各々に含ま
れるワード線（ＷＬ（１，１）〜ＷＬ（４，１６））
は、スペアメモリアレイ（ＳＭＡ）に含まれるスペアワ
ード線（ＳＷＬ（ｓ，１）−ＳＷＬ（ｓ，１６））と不
良ワード線が存在しない場合に１次的に対応付けられ
る。スペアワード線それぞれに対しプログラム回路にお
いて該スペアワード線を使用するメモリアレイブロック
をプログラムすることにより行デコーダおよびスペアデ
コーダを同一構成とすることができる。不良ワード線は
同じ行アドレスを有するスペアワード線に置換される。
これにより、ワード線単位の置換およびアレイ単位の置
換いずれをも実現することができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、不良メモリセルを救
済するためのスペアメモリアレイを有する半導体記憶装
置およびそのテスト方法に関する。

【０００２】

【従来の技術】図３３は、たとえばダイナミック型ラン
ダム・アクセス・メモリである従来の半導体記憶装置の
要部の構成を概略的に示す図である。図３３において、
半導体記憶装置は、各々が、行および列のマトリックス
状に配列される複数のメモリセルを有する４つのメモリ
アレイＭＡ１−ＭＡ４と、メモリアレイＭＡ１−ＭＡ４
それぞれに対応して設けられる行デコーダブロックＲＤ
１−ＲＤ４と、メモリアレイＭＡ１−ＭＡ４それぞれに
対応して設けられるスペアメモリアレイＳＭＡ１−ＳＭ
Ａ４と、メモリアレイＭＡ１−ＭＡ４およびスペアメモ
リアレイＳＭＡ１−ＳＭＡ４に共通に設けられる列デコ
ーダＣＤを含む。

【０００３】メモリアレイＭＡ１−ＭＡ４の各々は、そ
れぞれに１行のメモリセルが接続される１６本のワード
線ＷＬ（ｍ，１）−ＷＬ（ｍ，１６）を含む。ここでｍ
は１−４のいずれかの整数であり、メモリアレイを特定
する。

【０００４】行デコーダブロックＲＤｍは行アドレス信
号およびアレイアドレス信号に従って対応のメモリアレ
イＭＡｍにおけるワード線ＷＬ（ｍ，ｎ）を選択する。
ここで、ｎは１−１６のうちのいずれかである。行アド
レス信号はメモリアレイＭＡ１−ＭＡ４のそれぞれにお
いて行すなわちワード線を指定し、アレイアドレス信号
は４つのメモリアレイのうちの１つのメモリアレイを指
定する。

【０００５】スペアメモリアレイＳＭＡ１−ＳＭＡ４の
各々は４本のワード線ＳＷＬ（ｍ，１）−ＳＷＬ（ｍ，
４）を含み、対応のメモリアレイＭＡ１−ＭＡ４におい
て最大４つの不良ワード線（不良行）を救済することが
できる。

【０００６】スペア行デコーダＳＲＤ１−ＳＲＤ４の各
々は、対応のメモリアレイにおける不良ワード線を指定
する不良アドレスがそこにプログラムされて格納されて
おり、不良ワード線がアドレス指定されたとき、この不
良ワード線を指定する不良アドレスがプログラムされた
スペア行デコーダは、対応のスペアメモリアレイにおい
て対応のスペアワード線を選択する。

【０００７】列デコーダＣＤは列アドレス信号に従って
メモリアレイＭＡ１−ＭＡ４およびスペアメモリアレイ
ＳＭＡ１−ＳＭＡ４それぞれにおいて１列を選択する。

【０００８】図３３に示す構成において、不良ワード線
の救済は以下のようにして行なわれる。今、メモリアレ
イＭＡ１におけるワード線ＷＬ（１，３）が不良である
と判別されたとき、このワード線ＷＬ（１，３）はスペ
アメモリアレイＳＭＡ１におけるスペアワード線ＳＷＬ
（１，１）により置き換えられる。スペアメモリアレイ
ＳＭＡ１はメモリアレイＭＡ１における不良ワード線Ｗ
Ｌ（１，ｎ）の不良ワード線を救済することができるだ
けであり、他のメモリアレイＭＡ２−ＭＡ４における不
良ワード線を救済することはできない。

【０００９】図３３においては、一例として、ワード線
ＷＬ（１，３）がスペアワード線ＳＷＬ（１，１）によ
り置換され、ワード線ＷＬ（１，６）がスペアワード線
ＳＷＬ（１，２）で置換され、ワード線ＷＬ（１，１
２）がスペアワード線ＳＷＬ（１，３）で置換され、ま
たワード線ＷＬ（１，１６）がスペアワード線ＳＷＬ
（１，４）で置換される状態が示される。

【００１０】図３４は、図３３に示す半導体記憶装置に
おいて用いられる置換制御回路の概略構成を示す図であ
る。図３４において、不良ワード線アドレス信号を格納
し、不良ワード線がアドレス指定されたか否かを判別す
るために４つのプログラム回路ＰＲ１−ＰＲ４が設けら
れる。プログラム回路ＰＲ１−ＰＲ４の各々はスペアメ
モリアレイＳＭＡ１−ＳＭＡ４それぞれにおいて同じ位
置で配置されたスペアワード線で置き換えられる不良ワ
ード線のアドレスを格納する。すなわち、プログラム回
路ＰＲ１はスペアワード線ＳＷＬ（１，１）、ＳＷＬ
（２，１）、ＳＷＬ（３，１）、およびＳＷＬ（４，
１）で置換される不良ワード線のアドレスを格納する。
プログラム回路ＰＲ１は、この４つの不良ワード線アド
レスを格納するために、スペアワード線ＳＷＬ（１，
１）、ＳＷＬ（２，１）、ＳＷＬ（３，１）およびＳＷ
Ｌ（４，１）でそれぞれ置換される不良ワード線アドレ
スを格納する４つのリンク回路ＬＩＮＫ１−ＬＩＮＫ４
を含む。プログラム回路ＰＲ４も同様に４つのリンク回
路ＬＩＮＫ１−ＬＩＮＫ４を有し、これらのリンク回路
ＬＩＮＫ１−ＬＩＮＫ４は、スペアワード線ＳＷＬ
（１，４）、ＳＷＬ（２，４）、ＳＷＬ（３，４）およ
びＳＷＬ（４，４）で置換されて救済される不良ワード
線アドレスを格納する。なお、図３４には示していない
が、４つのリンク回路を含むプログラム回路がまた残り
のスペアワード線ＳＷＬ（ｍ，２）およびＳＷＬ（ｍ，
３）に対しても設けられる。

【００１１】決定回路Ｄ１−Ｄ４が、プログラム回路Ｐ
Ｒ１−ＰＲ４それぞれに対応して設けられる。決定回路
Ｄ１−Ｄ４の各々は、対応のプログラム回路ＰＲ１−Ｐ
Ｒ４の出力信号に応答して対応のスペアワード線のグル
ープが指定されたか否かを判別し、その判別結果に基づ
いて制御信号ＳＥＥｘ（ｘ＝１−４）を発生する（活性
状態とする）。

【００１２】スペア行デコーダＳＲＤ（１，１）、ＳＲ
Ｄ（２，１）、ＳＲＤ（３，１）およびＳＲＤ（４，
１）は決定回路Ｄ１からの制御信号ＳＥＥ１を受け、制
御信号ＳＥＥ１が活性状態のときイネーブル状態とされ
る。一般に、スペア行デコーダＳＲＤ（ｍ，ｘ）はアレ
イ支持信号ＢＳｍと制御信号ＳＥＥｘを受ける。

【００１３】行デコーダＲＤ（ｍ，ｎ）の各々に対し
て、アレイ指示信号ＢＳｍと制御信号ＳＥＥｘに従って
対応の行デコーダＲＤ（ｍ，ｎ）をイネーブルまたはデ
ィスエーブルとするゲートＧｍｎが設けられる。図３４
においては、代表的に行デコーダＲＤ（１，１）、ＲＤ
（２，１）、ＲＤ（３，１）およびＲＤ（４，１）に対
して設けられたゲートＧ１１、Ｇ２１、Ｇ３１およびＧ
４１が示される。これらのゲートＧ１１、Ｇ２１、Ｇ３
１およびＧ４１へは、決定回路Ｄ１からの制御信号ＳＥ
Ｅ１が与えられる。すなわち、行デコーダＲＤ（ｍ，
１）−ＲＤ（ｍ，１６）は制御信号ＳＥＥ１−ＳＥＥ４
に従ってグループに分割される。

【００１４】ゲートＧｍｎは、信号ＢＳｍおよびＳＥＥ
ｘに応答してアレイ要求信号ＢＳＤｍｎを対応の行デコ
ーダＲＤ（ｍ，ｎ）へ与える。このゲートＧｍｎの構成
については後に説明するが、ゲートＧｍｎは制御信号Ｓ
ＥＥｘが活性状態のとき対応の行デコーダＲＤ（ｍ，
ｎ）をディスエーブル状態とする。

【００１５】図３５は、図３４に示す回路の構成を具体
的に示す図である。図３５においては、スペア行デコー
ダＳＲＤ（ｍ，ｘ）、行デコーダＲＤ（ｍ，ｎ）、プロ
グラム回路ＰＲｘおよび関連の回路が代表的に示され
る。

【００１６】プログラム回路ＰＲｘは、先に説明したよ
うに、それぞれが同じ構成を備えるリンク回路ＬＩＮＫ
１−ＬＩＮＫ４を含む。リンク回路ＬＩＮＫ１は、プリ
チャージ信号ＰＲに応答してノードＮ１を高電圧ＶＰＰ
へプリチャージするｐチャネルＭＯＳトランジスタＱＰ
１．１と、ノードＮ１に互いに並列に接続されるヒュー
ズ素子Ｆ１．１−Ｆ１．８と、ヒューズ素子Ｆ１．１−
Ｆ１．８それぞれと接地ノードとの間に接続されるｎチ
ャネルＭＯＳトランジスタＱＮ１．１−ＱＮ１．８を含
む。ＭＯＳトランジスタＱＮ１．１−ＱＮ１．８はそれ
ぞれそのゲート（制御電極）に内部（プリデコード）ア
ドレス信号Ｘｉ（ｉ＝１−４）およびＸｊ（ｊ＝５−
８）を受ける。不良ワード線アドレスのプログラム時に
おいては、リンク素子Ｆ１．１−Ｆ１．８が、たとえば
レーザ光線のようなエネルギ線照射により切断される。
具体的には、ヒューズ素子Ｆ１．１−Ｆ１．８のうち不
良ワード線アドレスに対応するヒューズ素子が切断され
る。

【００１７】決定回路ＤＸは、リンク回路ＬＩＮＫ１−
ＬＩＮＫ４の出力信号を受ける４入力ＮＯＲゲートＮＯ
３１と、ＮＯＲゲートＮＯ３１の出力信号を反転して制
御信号ＳＥＥｘを発生するインバータＩＮＶ３１を含
む。

【００１８】スペアワード線ＳＷＬ（ｍ，ｘ）に対して
設けられたスペア行デコーダＳＲＤ（ｍ，ｘ）は、制御
信号ＳＥＥｘとアレイ指定信号ＢＳｍとを受けてスペア
ワード線指定信号ＳＷＥｍ．ｘを発生する（活性化す
る）ＮＡＮＤゲートＮＡ３１と、ＮＡＮＤゲートＮＡ３
１の出力信号を反転して高電圧ＶＰＰレベルのスペアワ
ード線駆動信号を発生して対応のスペアワード線ＳＷＬ
（ｍ，ｘ）へ伝達するインバータＩＮＶＳｍ．ｘを含
む。ここで、図３５に示す回路は、高電圧ＶＰＰを一方
動作電源電圧として動作しているが、電源電圧Ｖｃｃを
動作電源電圧として利用して動作してもよい。

【００１９】行デコーダＲＤ（ｍ，ｎ）に対して設けら
れたゲートＧｍｎは、アレイ指定信号ＢＳｍを反転する
インバータＩＮＶ３２と、インバータ３２の出力信号と
制御信号ＳＥＥｘとを受けてデコーダイネーブル信号Ｂ
ＳＤｍｎを発生するＮＯＲゲートＮＯ３２を含む。

【００２０】行デコーダＲＤ（ｍ，ｎ）は，信号ＢＳＤ
ｍｎと内部（プリデコードされた）アドレス信号Ｘｉお
よびＸｊを受ける３入力ＮＡＮＤゲートＮＡｍ．ｎと、
ＮＡＮＤゲートＮＡｍ．ｎの出力信号を反転して高電圧
ＶＰＰレベルのワード線駆動信号を発生してワード線Ｗ
Ｌ（ｍ，ｎ）へ与えるインバータＩＮＶｍ．ｎを含む。
次に、この図３５に示す回路の動作について簡単に説明
する。

【００２１】プリチャージ（スタンバイ）状態において
は、プリチャージ信号ＰＲがＬレベルにあり、リンク回
路ＬＩＮＫ１−ＬＩＮＫ４に含まれるＭＯＳトランジス
タＱＰ１．１はオン状態にあり、ノードＮ１は高電圧Ｖ
ＰＰレベルのＨレベルにプリチャージされている。リン
ク素子Ｆ１．１−Ｆ１．８は、予め、半導体記憶装置の
試験結果に従ってプログラムされている（選択的に切断
されている）。

【００２２】このリンク素子Ｆ１．１−Ｆ１．８のプロ
グラムについては後に説明するが、不良行アドレスに対
応するリンク素子が切断される。

【００２３】アクティブサイクルにおいては、プリチャ
ージ信号ＰＲがＨレベルへ立上がり、ＭＯＳトランジス
タＱＰ１．１がオフ状態とされる。この状態において、
不良ワード線がアドレス指定されたとき、対応のヒュー
ズ素子は切断されているため、ノードＮ１は高電圧ＶＰ
ＰレベルのＨレベルを維持する。正常ワード線が指定さ
れたとき、そのアドレスはリンク回路ＬＩＮＫ１にはプ
ログラムされていないため、ＭＯＳトランジスタＱＮ
１．１−ＱＮ１．８のうちの少なくとも１つがオン状態
となり、ノードＮ１を接地電位レベルへと放電する。決
定回路Ｄｘは、アドレス指定されたワード線がスペアワ
ード線ＳＷＬ（ｍ，ｘ）のいずれかで置換される場合に
は、高電圧ＶＰＰレベルの制御信号ＳＥＥｘを発生す
る。不良ワード線が指定されないときには、制御信号Ｓ
ＥＥｘはＬレベルを維持する。

【００２４】制御信号ＳＥＥｘおよびアレイ指定信号Ｂ
ＳｍがともにＨレベルへ立上がると、スペア行デコーダ
ＳＲＤ（ｍ，ｘ）が高電圧ＶＰＰレベルのスペアワード
線ドライブ信号を対応のスペアワード線ＳＷＬ（ｍ，
ｘ）へ伝達する。それ以外のときには、スペア行デコー
ダＳＲＤ（ｍ，ｘ）はＬレベルの信号を対応のスペアワ
ード線ＳＷＬ（ｍ，ｎ）へ伝達する。

【００２５】制御信号ＳＥＥｘがＨレベルのとき、ゲー
トＧｍｎに含まれるＮＯＲゲートＮＯ３２が出力する信
号ＢＳＤｍｎがＬレベルとなり、行デコーダＲＤ（ｍ，
ｎ）がディスエーブル状態とされる。すなわち、行デコ
ーダＲＤ（ｍ，ｎ）に含まれるＮＡＮＤゲートＮＡｍ．
ｎの出力は、アドレス信号ＸｉおよびＸｊの値にかかわ
らずＨレベルとされる。

【００２６】制御信号ＳＥＥｘがＬレベルのとき、ＮＯ
ＲゲートＮＯ３２がイネーブル状態とされ、アレイ指定
信号ＢＳｍがそのまま信号ＢＳＤｍｎとして発生され
る。信号ＢＳｍ、ＸｉおよびＸｊがワード線ＷＬ（ｍ，
ｎ）を指定している場合には、行デコーダＲＤ（ｍ，
ｎ）は高電圧ＶＰＰレベルのワード線駆動信号をワード
線ＷＬ（ｍ，ｎ）へ伝達する。

【００２７】図３６は、メモリアレイＭＡ１に対して設
けられた行デコーダおよびスペア行デコーダの配置を概
略的に示す図である。図３６において、行デコーダブロ
ックＲＤ１は、各々がＮＡＮＤゲートＮＡ（１，ｎ）と
インバータＩＮＶ１．ｎを含む単位行デコーダＲＤ
（１，１）、ＲＤ（１，２）…を含む。ＮＡＮＤゲート
ＮＡ（１，１）、ＮＡ（１，２）…ＮＡ（１，１６）
は、それぞれ異なる組合わせのアドレス信号Ｘｉおよび
Ｘｊを受ける。デコーダイネーブル信号ＢＳＤ１ｎ（ｎ
＝１−１６）は制御信号ＳＥＥｘに従ってグループに分
割される。

【００２８】スペアデコーダＳＲＤ１としては、インバ
ータＩＮＶＳ．１およびＩＮＶＳ１．４が代表的に示さ
れる。

【００２９】図３７は、１つのメモリセルアレイにおけ
る１列に関連する部分の構成を概略的に示す図である。
図３７において、１列が、１対のビット線ＢＬおよび／
ＢＬを含み、対応の列のメモリセルＭＣが接続される。
図３７においては、ビット線ＢＬとワード線ＷＬ（ｍ，
ｎ）の交差部に対応して配置されるメモリセルＭＣが代
表的に示される。メモリセルＭＣは、情報を電荷の形態
で格納するキャパシタＣＳと、ワード線ＷＬ（ｍ，ｎ）
上の電位に応答してキャパシタＣＳとビット線ＢＬとを
接続する転送ゲートＱＮ３１を含む。キャパシタＣＳ
は、中間電位（Ｖｃｃ／２）のセルプレート電圧ＶＣＰ
をその一方電極（セルプレート電極）に受ける。

【００３０】１対のビット線ＢＬおよび／ＢＬに対し
て、このビット線ＢＬおよび／ＢＬの電位を差動的に増
幅するセンスアンプＳＡと、プリチャージ／イコライズ
信号ＥＱに応答してビット線ＢＬおよび／ＢＬを中間電
位（Ｖｃｃ／２）レベルのプリチャージ電圧ＶＢＬレベ
ルにプリチャージしかつイコライズするプリチャージ／
イコライズ回路ＢＬＥＱが設けられる。センスアンプＳ
Ａは、その内部構成は示していないが、フリップフロッ
プ型の交差結合されたＭＯＳトランジスタを含む。

【００３１】プリチャージ／イコライズ回路ＢＬＥＱ
は、ビット線ＢＬおよび／ＢＬを電気的に接続するため
のｎチャネルＭＯＳトランジスタＱＮ３２と、中間電圧
ＶＢＬをビット線ＢＬへ伝達するためのｎチャネルＭＯ
ＳトランジスタＱＮ３３と、中間電圧ＶＢＬをビット線
／ＢＬへ伝達するためのｎチャネルＭＯＳトランジスタ
ＱＮ３４を含む。ＭＯＳトランジスタＱＮ３２−ＱＮ３
４は、信号ＥＱがＨレベルとなり、スタンバイ状態を示
すときにオン状態とされる。

【００３２】動作時においては（アクティブサイクルに
おいては）、信号ＥＱはロウレベルにあり、ＭＯＳトラ
ンジスタＱＮ３２−ＱＮ３４はすべてオフ状態にある。
ビット線ＢＬおよび／ＢＬが中間電圧ＶＢＬレベルで電
気的にフローティング状態とされる。ワード線ＷＬ
（ｍ，ｎ）が選択されたとき、その電位がＨレベルへ立
上がり、転送ゲートＱＮ３１がオン状態とされる。これ
により、キャパシタＣＳがビット線ＢＬに結合され、こ
のキャパシタＣＳに格納されたデータ（電荷量）に従っ
てビット線ＢＬの電位が変化する。ビット線／ＢＬはプ
リチャージされた中間電圧ＶＢＬの電圧レベルを維持す
る。次いで、センスアンプＳＡが活性化され、ビット線
ＢＬおよび／ＢＬの電位を差動的に増幅し、ビット線Ｂ
Ｌおよび／ＢＬの電位がメモリセルＭＣが記憶するデー
タに従ってＨレベルおよびＬレベルにまで変化する。

【００３３】列デコーダ（ＣＤ）からの出力信号に従っ
て、このビット線対ＢＬおよび／ＢＬが選択され、メモ
リセルＭＣに対するデータの書込または読出が行なわれ
る。

【００３４】メモリサイクルが完了すると、ワード線Ｗ
Ｌ（ｍ，ｎ）の電位が立下がり、転送ゲートＱＮ３１が
オフ状態とされる。センスアンプＳＡが次いで非活性状
態とされ、その後、信号ＥＱがＨレベルに立上がる。こ
れにより、ＭＯＳトランジスタＱＮ３２−ＱＮ３４がオ
ン状態となり、ビット線ＢＬおよび／ＢＬを中間電圧Ｖ
ＢＬへプリチャージし、かつイコライズする。

【００３５】ワード線ＷＬ（ｍ，ｎ）は動作電源電圧Ｖ
ＣＣよりも高い高電圧ＶＰＰまで昇圧されており、動作
電源電圧ＶＣＣレベルの電圧を転送ゲートＱＮ３１のし
きい値電圧の損失を受けることなくメモリセルキャパシ
タＣＳへ書込むことができ、また転送ゲートＱＮ３１を
高速でオン状態とすることができる。

【００３６】

【発明が解決しようとする課題】上述のような冗長方式
を用いてワード線を置換する場合、メモリセルＭＣ自身
に欠陥がある場合またはワード線ＷＬ（ｍ，ｎ）が断線
している場合には、ワードＷＬ（ｍ，ｎ）は救済するこ
とができる。

【００３７】しかしながら、ワード線ＷＬ（ｍ，ｎ）と
ビット線ＢＬが図３８において抵抗Ｒ１で示すように短
絡している場合、スタンバイ状態においてビット線ＢＬ
からワード線ＷＬ（ｍ，ｎ）へ電流が流れ込む。スタン
バイ時においては、ワード線ＷＬ（ｍ，ｎ）はワードド
ライバ（対応の行デコーダに含まれるインバータ）を介
して接地電位レベルへ放電されている。したがって、中
間電圧ＶＢＬの電圧レベルが低下し、またスタンバイ電
流Ｉｃｃ２が増大する。また、ワード線ＷＬ（ｍ，ｎ）
が図３８の抵抗Ｒ２で示すようにセルプレート電圧ＶＣ
Ｐ供給線と短絡している場合、同様に消費電流が増大
し、またセルプレート電圧ＶＣＰが低下する。また、プ
リチャージ用の中間電圧ＶＢＬ供給線が図３８の抵抗Ｒ
３ａまたはＲ３ｂで示すようにビット線ＢＬまたは／Ｂ
Ｌと短絡している場合、センスアンプＳＡの動作時に
は、そのセンスアンプＳＡの両動作電源（ＶＣＣおよび
接地電位レベル）はともに中間電圧ＶＢＬ供給線に短絡
されることになり、センスアンプＳＡの動作時にビット
線ＢＬまたは／ＢＬの電位が十分にかつ正しく増幅され
ず、正確なデータの読出しを行なうことができなくなる
とともにセンス動作時における電流が増加するという問
題が生じる。

【００３８】加えて、センスアンプＳＡが電源電圧ＶＣ
Ｃ供給線または接地線と短絡している場合、スタンバイ
状態においてリーク電流が生じる。この電源線または接
地線との短絡によるリーク電流の問題はまたワードドラ
イバにおいても発生する。

【００３９】このような短絡に起因する不良は、たとえ
ワード線置換が行なわれたとしても、短絡不良がメモリ
アレイ内において存在し続けるため、従来のワード線置
換による冗長方式では救済することができない。

【００４０】このような短絡不良を救済するために、図
３９に示すようなアレイ単位で置換を行なう救済方式
が、キッカワ等の「ファイル用途のためのＤＲＡＭ技
術」、１９９３ＩＥＥＥ ＩＳＳＣＣ、ダイジェスト・
オブ・テクニカル・ペーパーズ、１９９３年２月２４
日、第４８頁第４９頁において提案されている。図３９
において、半導体記憶装置は、各々行および列のマトリ
ックス状に配列された複数のメモリセルを有するステッ
プのメモリアレイＭＡ１−ＭＡ４と、メモリアレイＭＡ
１−ＭＡ４の各々と同じサイズ（メモリセルの行および
列の数）を有するスペアメモリアレイＳＭＡを含む。メ
モリアレイＭＡ１−ＭＡ４それぞれに対して行デコーダ
ブロックＲＤ１−ＲＤ４が設けられ、スペアメモリアレ
イＳＭＡには、スペア行デコーダブロックＳＲＤが設け
られる。列デコーダＣＤはこれらのアレイＭＡ１−ＭＡ
４およびＳＭＡに対し共通に設けられる。

【００４１】行デコーダブロックＲＤ１−ＲＤ４は、内
部電源線１ａ上の高電圧ＶＰＰをそれぞれヒューズ素子
Ｆ４１−Ｆ４４を介して受け、スペア行ブロックデコー
ダＳＲＤは高電圧ＶＰＰをスイッチング素子ＳＷ３を介
して受ける。

【００４２】メモリアレイＭＡ１−ＭＡ４はまた、内部
電源線１ｂ上の電圧ＶＢＬ（またはＶＣＰ）をヒューズ
素子Ｆ３１ないしＦ３４を介して受け、スペアメモリア
レイＳＭＡは電圧ＶＢＬ（またはＶＣＰ）をスイッチン
グ素子ＳＷ２を介して受ける。

【００４３】ワード線の置換により救済することのでき
る／できないのいずれかにかかわらず不良がメモリアレ
イＭＡ１において存在した場合、ヒューズ素子Ｆ３１お
よびＦ４１が切断（溶断）され、またスイッチング素子
ＳＷ２およびＳＷ３がオン状態とされる。また、メモリ
アレイＭＡ１がアドレス指定された場合には、スペアメ
モリアレイＳＭＡがアクセスされるようにアレイアドレ
スがプログラムされる。メモリアレイＭＡ１には、電圧
ＶＰＰ、ＶＢＬおよびＶＣＰが供給されないため、短絡
不良が存在しても、この短絡部分を介して流れる電流は
存在せず、消費電流が低減される。

【００４４】キッカワは先にも述べた文献の図３におい
て、メモリ容量が増加した場合、ワード線置換方式は十
分生産歩留りを上昇させることはできず、またその図５
において、メモリ容量が増大するにつれてメモリアレイ
（ブロック）の数が増加しまたアレイブロックのサイズ
が低減されるため、図３９に示すようなアレイ置換によ
るブロック冗長方式がそれほどチップ占有面積を増加さ
せることはないと述べている。

【００４５】しかしながら、このようなブロック冗長方
式に従えば、ワード線置換により救済することができる
不良しか存在しない場合においてさえも、メモリアレイ
がスペアメモリアレイと置換される。したがって、複数
のメモリアレイにわたって分散する傾向のある小さなサ
イズのパーティクルに起因して複数のメモリアレイにわ
たって不良ワード線が分散して存在する場合、このよう
な不良ワード線は、たとえその不良ワード線の数がスペ
アメモリアレイに含まれるワード線の数よりも小さい場
合においても救済することができない。

【００４６】加えて、このようなブロック冗長方式で
は、ヒューズ素子のみを介して電圧ＶＰＰ、ＶＢＬおよ
びＶＣＰがメモリアレイへ供給されているため、アレイ
単位でのスタンバイ電流テストを行なうことができず、
したがって各メモリアレイにおける不良セルの分布パタ
ーンを解析して短絡不良があるか否かを判別する必要が
生じ、不良アレイを検出するためには長時間を要すると
いう問題が生じる。

【００４７】製品歩留りを上昇させるためには、したが
って、半導体記憶装置においてワード線単位の置換とア
レイ単位での置換両者を想定するのが望ましい。

【００４８】しかしながら、前述のような従来のワード
線置換方式と従来のブロック冗長方式両者を１つの半導
体記憶装置に搭載した場合、チップ面積が増大し、また
ヒューズ素子の数が大幅に増加するとともに、置換制御
回路の構成が複雑となりまた大規模なものとなる。

【００４９】それゆえ、この発明の目的は、冗長ワード
線方式およびブロック冗長方式両者をチップ占有面積を
増加させることなくかつ簡易な置換制御回路により搭載
することのできる半導体記憶装置を提供することであ
る。

【００５０】この発明の他の目的は、不良メモリアレイ
を容易に検出することのできる半導体記憶装置を提供す
ることである。

【００５１】

【課題を解決するための手段】請求項１に係る半導体記
憶装置は、複数のメモリアレイと少なくとも１個のスペ
アアレイとを含む。メモリアレイの各々は、行および列
状に配列される複数のメモリセルと、各行に対応して配
設されかつ各々に対応の行のメモリセルが接続される複
数のワード線とを含む。少なくとも１つのスペアアレイ
は、行および列状に配列される複数のメモリセルと、各
行に対応して配設されそれぞれに対応の行のメモリセル
が接続される複数のスペアワード線とを含む。スペアワ
ード線の数はメモリアレイのそれぞれに含まれるワード
線の数と同じであり、また不良ワード線が全く存在しな
い場合には、メモリアレイそれぞれにおけるワード線の
各々は、スペアメモリアレイのスペアワード線と１意的
に対応付けられる。

【００５２】請求項１にかかる半導体記憶装置は、さら
に不良ワード線が複数のメモリアレイのうちのあるメモ
リアレイに存在するとき、その不良ワード線を対応のス
ペアワード線と置換する置換制御回路を備える。

【００５３】請求項２に係る半導体記憶装置は、さら
に、複数のメモリアレイの各々が、少なくとも１本の冗
長ワード線を含み、かつスペアメモリアレイが少なくと
も１本の冗長ワード線を含む。この請求項２に係る装置
は、さらに、メモリアレイにおいて不良ワード線がある
アレイにおいて存在する場合、その不良ワード線を該ア
レイに含まれる冗長ワード線で置換する冗長置換回路を
さらに含む。

【００５４】請求項３に係る半導体記憶装置は、請求項
１の置換制御回路が、スペアワード線それぞれに対応し
て設けられ、与えられた行アドレス信号をデコードして
スペアワード線ドライブ信号を対応のスペアワード線へ
そのデコーダ結果に従って伝達する複数のスペア行デコ
ーダと、メモリアレイそれぞれにおける複数のワード線
それぞれに対応して設けられ、与えられた行アドレス信
号をデコードして対応のワード線上へワード線ドライブ
信号を発生する複数の行デコーダとを備える。これら複
数の行デコーダの各々と複数のスペア行デコーダの各々
とは、同じ論理構成を備える。

【００５５】請求項４に係る半導体記憶装置は、請求項
１の半導体記憶装置が、さらに所定の内部電圧を伝達す
る内部電圧線と、複数のメモリアレイにおいて不良メモ
リアレイが存在するとき該不良メモリアレイを内部電圧
線から分離しかつ該内部電圧線をスペアメモリアレイへ
接続する電圧供給制御手段を含む。

【００５６】請求項５に係る半導体記憶装置は、請求項
１の半導体記憶装置がさらに、複数のメモリアレイのそ
れぞれへ所定の内部電圧を供給する内部電圧線と、これ
ら複数のメモリアレイにおいて不良ワード線のみが存在
すると判定されたときにはこれら複数のメモリアレイへ
所定の内部電圧を供給する電圧制御素子を備える。

【００５７】請求項６に係る半導体記憶装置は、請求項
１の半導体記憶装置が、さらに、所定の内部電圧を伝達
する内部電圧線と、スタンバイ電流テストモード指示信
号を発生するための手段と、このスタンバイ電流テスト
モード指示信号に応答してアレイ指示信号を発生しかつ
行アドレス信号の発生を禁止するアドレス判別手段と、
スタンバイ電流テストモード指示信号とアレイ指示信号
とに応答して内部電圧線をこのアレイ指示信号が指定す
るアレイに対してのみ接続する接続制御手段を備える。

【００５８】請求項７に係る半導体記憶装置は、請求項
１に係る装置がさらに、複数のメモリアレイそれぞれに
おける行を指定する行アドレス信号に従って行指定信号
を発生する行選択手段と、アレイアドレス信号に従って
アレイ指定信号を発生するアレイ選択回路と、スタンバ
イ電流テストモード指示信号の活性化に応答してアレイ
選択手段をイネーブルしかつ行選択手段をディスエーブ
ルする選択制御手段を備える。

【００５９】請求項８に係る半導体記憶装置は、請求項
１の半導体記憶装置がさらに、スペアアレイを規定する
スペアアレイ指定信号を発生する手段と、スタンバイ電
流テストモード指定信号とスペアアレイ指定信号とに応
答して所定の内部電圧をこのスペアアレイが指定するス
ペアアレイへ供給しかつ他のアレイを内部電圧線から分
離する手段を備える。

【００６０】請求項９に係る半導体記憶装置は、請求項
１の半導体記憶装置において、複数のメモリアレイおよ
び上記少なくとも１個のスペアアレイで構成されるメモ
リブロックを複数個含み、この置換制御回路は各メモリ
ブロックそれぞれに対応して配置される。

【００６１】請求項１０に係る半導体記憶装置のテスト
方法は、それぞれが、行および列状に配列される複数の
メモリセルを有する複数のメモリアレイとこのメモリア
レイと同一数の行および列のメモリセルを有する少なく
とも１つのスペアメモリアレイと、所定の内部電圧を伝
達する内部電圧伝達線とを含む装置のテスト方法であっ
て、アレイ指定信号が指定するメモリアレイに内部電圧
線を接続してかつ残りのアレイをこの内部電圧線から分
離して指定されたメモリアレイのスタンバイ電流テスト
を行なうステップと、このスタンバイ電流テストにおい
て該メモリアレイがその大きなスタンバイ電流により不
良であると判別された場合にはこのメモリアレイをスペ
アアレイと置換するステップと、このスペアアレイと内
部電圧線とを接続してスペアアレイに対するスタンバイ
電流を行なうステップと、このスタンバイ電流テストが
すべてのメモリアレイに対して行なわれたとき、複数の
メモリアレイのいずれかにおいて不良行が存在するか否
かを決定する機能テストを行なうステップと、この不良
行をスペアアレイ内の行と置換することができる場合に
は置換するステップとを備える。

【００６２】

【作用】請求項１の半導体記憶装置においては、スペア
アレイのワード線とメモリアレイ各々のワード線とは、
不良ワード線が存在しないときには１意的に対応付けら
れており、置換制御回路は不良ワード線の不良モードに
従ってワード線置換またはアレイ置換を容易に行なうこ
とができる。

【００６３】請求項２の半導体記憶装置においては、メ
モリアレイおよびスペアアレイそれぞれが冗長ワード線
を含んでおり、冗長置換回路により不良ワード線を冗長
ワード線で置換することにより、各メモリアレイにおい
て不良ワード線はスペアワード線または冗長ワード線と
置換することができ、不良ワード線の救済効率が改善さ
れる。また、スペアアレイにおいても冗長ワード線が設
けられており、不良スペアワード線の救済を行なうこと
ができ、応じて不良ワード線または不良アレイの救済効
率が改善される。

【００６４】請求項３に係る半導体記憶装置において
は、メモリアレイのワード線に対応して設けられる行デ
コーダおよびスペアアレイのスペアワード線に対応して
設けられるスペアデコーダが同じ論理構成を有してお
り、両者に共通にアドレス信号を印加することができ、
ワード線置換のための置換制御回路の構成が簡略化され
る。また、不良ワード線救済に起因するアクセス遅延も
生じない。

【００６５】請求項４の半導体記憶装置においては、不
良アレイへの内部電圧の供給が禁止され、一方スペアア
レイへ内部電圧が印加され、不良アレイのスペアアレイ
による置換が実現される。

【００６６】請求項５に係る半導体記憶装置において
は、救済可能な不良ワード線のみが存在する場合には、
メモリアレイ各々へ内部電圧が電圧制御素子を介して供
給され、ワード線単位での不良ワード線救済が実現され
る。

【００６７】請求項６に係る半導体記憶装置において
は、スタンバイ電流テストモード時においては、行アド
レス信号の発生が禁止され、一方、アレイ指定信号のみ
が発生され、このアレイ指定信号が指定するアレイへ内
部電圧が供給され、残りのアレイへの内部電圧の供給が
禁止され、これによりアレイ単位でのスタンバイ電流テ
ストを行なうことができ、不良アレイの検出が容易とな
る。

【００６８】請求項７に係る半導体記憶装置において
は、スタンバイ電流テストモード時においては、行選択
回路の動作が禁止され、アレイ選択回路のみが動作す
る。これにより、アレイ選択回路から発生されるアレイ
指定信号により指定されたアレイに対してスタンバイ電
流テストを行なうことができる。

【００６９】請求項８に係る半導体記憶装置において
は、スペアアレイ指定信号発生手段を設け、スタンバイ
電流テストモード時にはこのスペアアレイ指定信号発生
手段からのスペアアレイ指定信号にはスペアアレイを指
定して内部電圧をスペアアレイに供給し、他のアレイへ
の内部電圧の供給を禁止するため、スペアアレイに対す
るスタンバイ電流テストをも実現することができる。

【００７０】請求項９に係る半導体記憶装置において、
各々が複数のメモリアレイと少なくとも１個のスペアア
レイを含む複数のメモリブロックそれぞれに対して置換
制御回路を設けたので、複数のメモリブロックを有する
半導体記憶装置においてもメモリブロックそれぞれにお
いて不良ワード線および不良アレイの救済を行なうこと
ができる。

【００７１】請求項１０の半導体記憶装置のテスト方法
においては、アレイ単位でスタンバイ電流テストを行な
い、不良アレイが存在する場合にはスペアアレイと置換
し、次いですべてのアレイに対するスタンバイ電流テス
トを行なった後に半導体記憶装置の機能テストを行なっ
て不良ワード線の検出および救済を行なうため、アレイ
置換を高速で行なうことができるとともに、ワード線単
位の置換をも不良アレイが存在しない場合に行なうこと
ができる。

【００７２】

【実施例】図１は、この発明の一実施例であるたとえば
ダイナミック・ランダム・アクセスメモリである半導体
記憶装置の要部の構成を概略的に示す図である。図１に
おいて、半導体記憶装置は、複数のメモリアレイＭＡ１
−ＭＡｗ（図１の構成においてはｗ＝４）を含む。メモ
リアレイＭＡ１−ＭＡｗの各々は、行および列状に配列
される複数のメモリセルを含む。この半導体記憶装置
は、さらに、不良メモリアレイを置換により救済するた
めの、行および列状に配列される複数のメモリセルを有
するスペアメモリアレイＳＭＡを含む。メモリアレイＭ
Ａ１−ＭＡｗの各々は、Ｘ本（図１の配置においては１
６）のワード線ＷＬ（ｍ，ｎ）を含む。ここで、ｍは１
−ｗであり、ｎは１−Ｘである。ワード線ＷＬ（ｍ，
ｎ）は、対応のメモリアレイＭＡｍの各行に対応して配
置され、対応の行上のメモリセルが接続される。なお、
以下の説明においては、説明を簡略化するために、半導
体記憶装置は４つのメモリアレイＭＡ１−ＭＡ４を含
み、またメモリアレイＭＡ１−ＭＡ４の各々は１６本の
ワード線を含むとする。

【００７３】スペアメモリアレイＳＭＡはメモリアレイ
ＭＡ１−ＭＡ４のそれぞれと同数のスペアワード線ＳＷ
Ｌ（ｓ，Ｘ）を含み、スペアワード線ＳＷＬ（ｓ，Ｘ）
の各々には、スペアメモリアレイＳＭＡにおける対応の
行のメモリセルが接続される。ここで、上述の仮定によ
り、スペアメモリアレイＳＭＡはまた１６本のスペアワ
ード線ＳＷＬ（ｓ，１）−ＳＷＬ（ｓ，１６）を含む。
アレイＭＡ１−ＭＡ４の各々に対して行デコーダブロッ
クＲＤＢｍが設けられる。行デコーダブロックＲＤＢｍ
は対応のメモリアレイＭＡｍに含まれるワード線ＷＬ
（ｍ，ｎ）それぞれに対応して設けられる１６個の行デ
コーダＲＤ（ｍ，ｎ）を含む。スペアメモリアレイＳＭ
Ａに対しても同様に、スペアワード線ＳＷＬ（ｓ，１）
−ＳＷＬ（（ｓ，１６）それぞれに対応して設けられる
１６個のスペア行デコーダＳＲＤ（ｓ，ｎ）が設けられ
る。

【００７４】列デコーダＣＤが、メモリアレイＭＡ１−
ＭＡ４およびスペアメモリアレイＳＭＡに共通に設けら
れる。この列デコーダＣＤからの列選択信号を伝達する
列選択線ＣＳＬは、メモリアレイＭＡ１−ＭＡ４および
スペアメモリアレイＳＭＡにわたって延びる。この列選
択線ＣＳＬは、メモリアレイＭＡ１−ＭＡ４およびスペ
アメモリアレイＳＭＡそれぞれにおいて１列（一対のビ
ット線）を選択してもよく、またアレイＭＡ１−ＭＡ４
およびＳＭＡそれぞれにおいて複数の列を選択するよう
に構成されてもよい。

【００７５】メモリアレイＭＡ１−ＭＡ４それぞれに対
し、ヒューズ素子（溶断可能なリンク素子）Ｆ１−Ｆ４
を介して内部電圧線１上の内部電圧ＶＩが供給される。
この内部電圧ＶＩは、ワード線駆動用の高電圧ＶＰＰ、
ビット線プリチャージ／イコライズ用の中間電圧ＶＢ
Ｌ、およびメモリセルキャパシタへ印加されるセルプレ
ート電圧ＶＣＰを含む。図１においては、これらの所定
の基準電圧ＶＰＰ、ＶＢＬ、およびＶＣＰを内部電圧Ｖ
Ｉで総称的に示す。スペアメモリアレイＳＭＡへは内部
電圧ＶＩがスイッチング素子ＳＷ１を介して供給され
る。スペア行デコーダブロックＳＲＤＢは、この内部電
圧ＶＩにより表現される高電圧ＶＰＰをスイッチング素
子ＳＷ１を介して受ける。

【００７６】高電圧ＶＰＰ、ビット線プリチャージ／イ
コライズ用中間電圧ＶＢＬおよびセルプレート電圧ＶＣ
Ｐはそれぞれ異なるヒューズ素子またはスイッチング素
子を介して各アレイＭＡ１−ＭＡ４およびＳＭＡへ供給
される。しかしながら図１においては、図面を簡略化す
るために、各メモリアレイＭＡｍに対して１つのヒュー
ズ素子Ｆｍが設けられ、またスペアメモリアレイＳＭＡ
に対して１つのスイッチング素子ＳＷ１が設けられてい
るように示される。

【００７７】スペアメモリアレイＳＭＡが用いられると
き（不良ワード線または不良アレイが存在するとき）、
スイッチング素子ＳＷ１がオン状態とされる。メモリア
レイＭＡｍが大きなリーク電流を生じさせて不良である
場合には、対応のヒューズ素子Ｆｍが溶断され、この不
良アレイＭＡｍへの内部電圧ＶＩの供給が禁止される。
次にこの図１に示す構成における救済方法について簡単
に説明する。

【００７８】ワード線単位での置換（救済）は以下のよ
うにして行なわれる。メモリアレイＭＡｍにおけるｋ番
目のワード線ＷＬ（ｍ，ｋ）が不良であり、救済すべき
場合には、スペアメモリアレイＳＭＡにおけるスペアワ
ード線ＳＷＬ（ｓ，ｋ）とこのｋ番目のワード線ＷＬ
（ｍ，ｋ）が置換される。たとえば、メモリアレイＭＡ
１のワード線ＷＬ（１，２）が、スペアメモリアレイＳ
ＭＡのスペアワード線ＳＷＬ（ｓ，２）と置換され、メ
モリアレイＭＡ２のワード線ＷＬ（２，６）は、スペア
メモリアレイＳＭＡのスペアワード線ＳＷＬ（ｓ，６）
と置換され、メモリアレイＭＡ３のワード線ＷＬ（３，
１２）は、スペアワード線ＳＷＬ（ｓ，１２）と置換さ
れ、メモリアレイＭＡ４のワード線ＷＬ（４，１６）
は、スペアワード線ＳＷＬ（ｓ，１６）と置換される。

【００７９】複数のメモリアレイにおいて不良ワード線
が存在するとき、それらの番号すなわち行アドレスが異
なる場合においては、スペアメモリアレイＳＭＡのスペ
アワード線よりこれらのすべての不良ワード線を置換す
ることができ、不良ワード線を救済することができる。

【００８０】このような置換方式を特定のメモリアレイ
ＭＡｍに適応した場合、この特定のメモリアレイＭＡｍ
はその全体がスペアメモリアレイＳＭＡと置換される。
すなわちこの図１に示す置換構成により、ワード線単位
での置換およびアレイ単位での置換両者を行なうことが
できる。ワード線単位での置換が行なわれる場合には、
スイッチング素子ＳＷ１はオン状態とされ、またヒュー
ズ素子Ｆ１−Ｆ４もすべて導通状態とされる。アレイ単
位での置換が行なわれる場合には、スイッチング素子Ｓ
Ｗ１がオン状態とされ、不良メモリアレイＭＡｕに対応
するヒューズ素子Ｆｕが切断される。これにより、不良
メモリアレイＭＡｕへの内部電圧ＶＩの供給が禁止さ
れ、この不良メモリアレイＭＡｕにおける電流消費を防
止する。

【００８１】図２は、図１に示すスペアロウデコーダＳ
ＲＤ（ｓ，１）〜ＳＲＤ（ｓ，１６）をイネーブルする
ためのイネーブル信号を発生するための構成を示す図で
ある。この図２に示す構成はスペアロウデコーダＳＲＤ
（ｓ，１）−ＳＲＤ（ｓ，１６）それぞれに対して設け
られる。図２において、スペアロウデコーダイネーブル
信号発生回路は、対応のスペアワード線ＳＷＬ（ｓ，
ｎ）が使用されるか否かをプログラムするための第１の
プログラム回路１０と、対応のスペアワード線ＳＷＬ
（ｓ，ｎ）をいずれのメモリアレイが使用するかをプロ
グラムするための第２のプログラム回路１２を含む。第
１のプログラム回路１０は、高電圧ＶＰＰを受けるノー
ドとノードＮｎの間に接続される抵抗素子Ｒｎと、ノー
ドＮｎと接地電位ノードとの間に接続されるヒューズ素
子Ｆｎ．５を含む。

【００８２】対応のスペアワード線ＳＷＬ（ｓ，ｎ）が
用いられるとき、すなわちメモリアレイＭＡ１−ＭＡ４
のいずれかにおけるワード線ＷＬ（ｍ，ｎ）が不良のと
き、ヒューズ素子Ｆｎ．５がたとえばレーザビームで溶
断される。抵抗素子ＲｎがノードＮｎを高電圧ＶＰＰレ
ベルへプルアップし、信号ＳＥｎがＨレベルへ立上が
り、対応のスペアワード線ＳＷＬ（ｓ，ｎ）が用いられ
ることを示す。

【００８３】対応のスペアワード線ＳＷＬ（ｓ，ｎ）が
用いられない場合、ヒューズ素子Ｆｎ．５は導通状態を
維持する。抵抗素子Ｒｎは大きな抵抗値を有しており、
したがってノードＮｎは接地電位レベルへ放電され、信
号ＳＥｎはＬレベルとなり、対応のスペアワード線ＳＷ
Ｌ（ｓ，ｎ）が用いられないことを示す。

【００８４】第２のプログラム回路１２は、後に説明す
るブロック（アレイ）デコーダから与えられるメモリア
レイ指定信号ＢＳ１′−ＢＳ４′それぞれに対応して設
けられるＮＡＮＤゲートＮＡｎ．１−ＮＡｎ．４と、Ｎ
ＡＮＤゲートＮＡｎ．１−ＮＡｎ．４のそれぞれの出力
に設けられるヒューズ素子Ｆｎ．１−Ｆｎ．４と、イン
バータＩＮＶｎを含む。

【００８５】ＮＡＮＤゲートＮＡｎ．１−ＮＡｎ．４の
各々はその一方入力に第１のプログラム回路１０からの
信号ＳＥｎを受け、それぞれの他方入力に対応のアレイ
指定信号ＢＳ１′−ＢＳ４′を受ける。ＮＡＮＤゲート
ＮＡｎ．１−ＮＡｎ．４の出力信号は対応のヒューズ素
子Ｆｎ．１−Ｆｎ．４を介して信号線５へ与えられる。

【００８６】インバータＩＮＶｎは、この信号線５上の
信号を反転して、スペア行デコーダＳＲＤ（ｓ，ｎ）の
イネーブル／ディスエーブルを制御するスペア行デコー
ダイネーブル信号ＢＳＥｎを発生する。第２のプログラ
ム回路１２におけるメモリアレイのプログラムにおいて
は、対応のスペアワード線ＳＷＬ（ｓ，ｎ）を使用する
メモリアレイＭＡｍを指定するメモリアレイ指定信号Ｂ
Ｓｍ′を受けるＮＡＮＤゲートＮＡｎ．ｍの出力に設け
られたヒューズ素子のみが導通状態とされ、残りのヒュ
ーズ素子は切断される。

【００８７】たとえば、メモリアレイＭＡ１がスペアワ
ード線ＳＷＬ（ｓ，ｎ）を使用するとき、ヒューズ素子
Ｆｎ．２−Ｆｎ．４が切断され、ヒューズ素子Ｆｎ．１
が導通状態とされる。ＮＡＮＤゲートＮＡｎ．１の出力
信号のみが信号線５へ伝達される。このとき、信号ＳＥ
ｎは対応のスペアワード線ＳＷＬ（ｓ，ｎ）が用いられ
るため、ヒューズ素子Ｆｎ．５が切断されており、Ｈレ
ベルになる。

【００８８】メモリアレイＭＡ１がアドレス指定される
とき、すなわちアクセスが要求されたとき、信号ＢＳ
１′がＨレベルとなり、ＮＡＮＤゲートＮＡｎ．１の出
力信号がＬレベルとなり、応じてインバータＩＮＶｎか
らの信号ＢＳＥｎがＨレベルとなり、対応のスペアロウ
デコーダＳＲＤ（ｓ，ｎ）がイネーブルされる。

【００８９】別のメモリアレイがアドレス指定された場
合、信号ＢＳ１′はＬレベルであり、ＮＡＮＤゲートＮ
Ａｎ．１の出力信号はＨレベルにあり、応じて信号ＢＳ
ＥｎもＬレベルにある。対応のスペアワード線ＳＷＬ
（ｓ，ｎ）が、メモリアレイＭＡ１−ＭＡ４のいずれに
よっても使用されない場合、ヒューズ素子Ｆｎ．１−Ｆ
１ｎ．４のすべては導通状態とされる。この状態におい
ては、先に説明したように、信号ＳＥｎもＬレベルにあ
り（ヒューズ素子Ｆｎ．５は導通状態にある）、ＮＡＮ
ＤゲートＮＡｎ．１−ＮＡｎ．４は、すべてのディスエ
ーブルされて、メモリアレイ指定信号ＢＳ１′−ＢＳ
４′の論理レベルにかかわらず常時Ｈレベルの信号を出
力する。したがって、信号線５上の信号はＨレベルであ
り、信号ＢＳＥｎはＬレベルを維持する。これにより、
対応のスペアワード線ＳＷＬ（ｓ，ｎ）は非選択状態に
維持される。

【００９０】この図２に示すプログラム回路１０および
１２の構成を用いることにより、後に説明するように、
行デコーダＲＤ（ｍ，ｎ）とスペア行デコーダＳＲＤ
（ｓ，ｎ）を同一の論理構成とすることができ、行デコ
ーダＲＤ（ｍ，ｎ）およびスペア行デコーダＳＲＤ
（ｓ，ｎ）のイネーブル／ディスエーブルの制御が簡略
化される。

【００９１】また、ワード線置換（またはアレイ置換）
のために利用されるヒューズ素子Ｆｎ．１−Ｆｎ．５の
数は、内部電圧ＶＩ上のヒューズ素子Ｆｎ．１−Ｆｎ．
４を除いて合計８０であり、従来のワード線置換方式に
比べて大幅にヒューズ素子の数が低減される。ここで、
ヒューズ素子の数が、ヒューズ素子Ｆ１−Ｆ４を含めた
場合、内部電圧として高電圧ＶＰＰおよび中間電圧ＶＢ
Ｌそれぞれにヒューズ素子が設けられている場合には、
合計８８となる。

【００９２】上述の構成に従えば、メモリアレイＭＡｍ
における不良ワード線ＷＬ（ｍ，ｎ）は１意的にスペア
メモリアレイＳＭＡと同じ番号（同じ行アドレス）のス
ペアワード線ＳＷＬ（ｓ，ｎ）で置換され、したがっ
て、どの不良ワード線ＷＬ（ｍ，ｎ）が、どのスペアワ
ード線ＳＷＬ（ｓ，ｎ）で置換されるかをプログラムま
たは記憶する必要性がなくなる。

【００９３】ここで、信号ＳＥｎを発生するために高電
圧ＶＰＰが用いられているのは以下の理由による。アレ
イ指定信号ＢＳ１′−ＢＳ４′それぞれは、後に説明す
るように活性化時に高電圧ＶＰＰレベルとなる。インバ
ータＩＮＶｎおよびＮＡＮＤゲートＮＡｎ．１−ＮＡ
ｎ．４は、高電圧ＶＰＰを一方動作電源電圧として動作
している。したがって、信号ＢＳ１′−ＢＳ４′の電圧
レベルと信号ＳＥｎの電圧レベルを一致させるために高
電圧ＶＰＰがプログラム回路１０において用いられる。
しかしながら、信号ＢＳ１′−ＢＳ４′それぞれが動作
電源電圧ＶＣＣレベルにあり、またＮＡＮＤゲートＮＡ
ｎ．１−ＮＡｎ．４およびインバータＩＮＶｎが動作電
源電圧ＶＣＣを動作電源電圧として動作している場合に
は、高電圧ＶＰＰに代えて動作電源電圧ＶＣＣが第１の
プログラム回路１０において用いられてもよい。

【００９４】図３は、ノーマル行デコーダＲＤ（ｍ，
ｎ）のイネーブル／ディスエーブルを制御するためのノ
ーマルデコーダイネーブル信号ＢＳｎ（ｍ，ｎ）を発生
するための構成を示す図である。図３において、アドレ
スバッファ３は、外部から与えられるアドレス信号を受
けすべて、メモリアレイＭＡ１−ＭＡ４のうちの１つを
アドレス指定するアレイアドレス信号ＢＡと、ワード線
ＷＬ（ｍ，１）−ＷＬ（ｍ，１６ｎ）の１つをアドレス
指定する行アドレス信号ＲＡを発生する。この行アドレ
ス信号ＲＡは行プリデコーダを介してノーマル行デコー
ダＲＤ（ｍ，ｎ）およびスペアロウデコーダＳＲＤ
（ｓ，ｎ）へ与えられる（この構成については後に説明
する）。

【００９５】ブロックデコーダ３は、このアドレスバッ
ファ２からのアレイアドレス信号ＢＡを受けてデコード
してアレイ指定信号ＢＳｍ′を発生する。ブロックデコ
ーダ３は高電圧ＶＰＰを一方動作電源電圧として動作し
ているが、このブロックデコーダ３は動作電源電圧ＶＣ
Ｃに従って動作してもよい。

【００９６】ブロックデコーダ３からのアレイ指定信号
ＢＳｍ′はインバータＩＶｍへ与えられ、インバータＩ
Ｖｍの出力信号はＮＯＲゲートＮＯｎ（ｍ）の一方入力
へ与えられる。ＮＯＲゲートＮＯｎ（ｍ）の他方入力へ
は、ノーマルデコーダイネーブル信号ＤＳＥｎが与えら
れる。このＮＯＲゲートＮＯｎ（ｍ）からノーマルデコ
ーダ要求信号ＤＳｎ（ｍ）が出力される。このＮＯＲゲ
ートＮＯｎ（ｍ）は図４に示すようにノーマル行デコー
ダＲＤ（ｍ，ｎ）それぞれに対応して設けられる。図４
においては、ＮＯＲゲートＮＯｎ（１）−ＮＯｎ（４）
が行デコーダＲＤ（１，ｎ）−ＲＤ（４，ｎ）それぞれ
に対応して設けられる状態が一例として示される。ＮＯ
ＲゲートＮＯｎ（１）−ＮＯｎ（４）はそれぞれその第
１の入力に反転アレイ指定信号／ＢＳ１′−／ＢＳ４′
を受け、それぞれの第２の入力にノーマル行デコーダイ
ネーブル信号ＤＳＥｎを受ける。次にこの図３および図
４に示す構成の動作について説明する。

【００９７】スペアワード線ＳＷＬ（ｓ，ｎ）が使用さ
れないとき、信号ＢＳＥｎはＬレベルにある。これによ
り、スペア行デコーダＳＲＤ（ｓ，ｎ）はディスエーブ
ル状態とされる。ＮＯＲゲートＮＯｎ（ｍ）が反転アレ
イ指定信号／ＢＳｍ′を反転し、信号ＢＳｎ（ｍ）を出
力する。このノーマルデコーダ要求信号ＢＳｎ（ｍ）に
従って行デコーダＲＤ（１，ｎ）−ＲＤ（４，ｎ）の１
つがイネーブルされる。

【００９８】スペアワード線ＳＷＬ（ｓ，ｎ）が用いら
れるとき、このスペアワード線ＳＷＬ（ｓ，ｎ）を使用
するメモリアレイが指定されたときのみ信号ＢＳＥｎが
Ｈレベルへ立上がる。今、メモリアレイＭＡ１がスペア
ワード線ＳＷＬ（ｓ，ｎ）を使用していると想定する。
すなわち、ワード線ＷＬ（１，ｎ）が不良であり、スペ
アワード線ＳＷＬ（ｓ，ｎ）で置換される場合を考え
る。

【００９９】アレイ指定信号ＢＳ１′がＨレベルへ立上
がり、メモリアレイＭＡ１を指定しているとき、信号Ｂ
ＳＥｎがＨレベルへ立上がり、ＮＯＲゲートＮＯｎ
（ｍ）をディスエーブルし、信号ＢＳｎ（ｍ）（ＢＳｎ
（１）−ＢＳｎ（４））はＬレベルを維持し、行デコー
ダＲＤ（１，ｎ）−ＲＤ（４，ｎ）はディスエーブル状
態とされる。不良ワード線ＷＬ（１，ｎ）以外のワード
線ＷＬ（１，ａ）が指定されたとき、行デコーダＲＤ
（１，ａ）は対応のデコーダイネーブル信号ＢＳａ
（１）によりイネーブルされ、信号ＢＳａ（１）がＨレ
ベルのときにはワード線ＷＬ（１，ａ）を選択する。

【０１００】メモリアレイＭＡ１以外のメモリアレイが
指定されたとき、信号ＢＳＥｎはＬレベルになり、ＮＯ
ＲゲートＮＯｎ（ｍ）（ＮＯｎ（１）−ＮＯｎ（４））
はイネーブル状態とされる。信号／ＢＳ２′−／ＢＳ
４′のうちの１つがＬレベルとなり、対応のＮＯＲゲー
トＮＯｎ（ｍ）（ｍ≠１）からの出力信号ＢＳｎ（ｍ）
がＨレベルへ立上がり、対応の行デコーダＲＤ（ｍ，
ｎ）がイネーブル状態とされる。

【０１０１】図５は、ノーマルワード線ＷＬ（ｍ，ｎ）
に対して設けられる行デコーダＲＤ（ｍ，ｎ）の構成を
示す図である。図５において、行デコーダＲＤ（ｍ，
ｎ）は３入力ＮＡＮＤゲートＮＡｍ．ｎと、インバータ
ＩＮＶｍ．ｎを含む。

【０１０２】ＮＡＮＤゲートＮＡｍ．ｎは、デコーダイ
ネーブル信号ＢＳｎ（ｍ）とプリデコード信号Ｘｉ（ｉ
＝１−４）の１ビットとプリデコード信号Ｘｊ（ｊ＝１
−４）の１ビットを受け、与えられた信号ＢＳｎ
（ｍ）、ＸｉおよびＸｊがすべてＨレベルのときにＬレ
ベルの信号を出力する。プリデコード信号ＸｉおよびＸ
ｊは、図示しない行プリデコーダにより外部行アドレス
信号がプリデコードされて発生される。

【０１０３】インバータＩＮＶｍ．ｎは、そのソースが
高電圧ＶＰＰを受けるように接続され、そのゲートにＮ
ＡＮＤゲートＮＡｍ．ｎの出力信号を受けかつそのドレ
インが対応のワード線ＷＬ（ｍ，ｎ）に接続されるｐチ
ャネルＭＯＳトランジスタＱＰと、そのソースに接地電
位ＶＳＳを受け、そのゲートにＮＡＮＤゲートＮＡｍ．
ｎの出力信号を受け、そのドレインが対応のワード線Ｗ
Ｌ（ｍ，ｎ）に接続されるｎチャネルＭＯＳトランジス
タＱＮを含む。

【０１０４】ＮＡＮＤゲートＮＡｍ．ｎは、非選択時に
は高電圧ＶＰＰレベルのＨレベルの信号を出力する。Ｎ
ＡＮＤゲートＮＡｍ．ｎは信号Ｘｉ，ＸｊおよびＢＳｎ
（ｍ）それぞれが高電圧ＶＰＰレベルの信号の場合に
は、高電圧ＶＰＰを動作電源電圧として動作してもよ
い。またこれに代えて、ＮＡＮＤゲートＮＡｍ．ｎは、
信号ＢＳｎ（ｍ）、ＸａおよびＸｉが選択時、動作電源
電圧ＶＣＣレベルの信号の場合には、この動作電源電圧
レベルのＨレベルの信号を高電圧ＶＰＰレベルの信号に
変換するレベル変換機能を備えていてもよい。

【０１０５】図６は、スペア行デコーダＳＲＤ（ｓ，
ｎ）の構成を具体的に示す図である。図６において、ス
ペア行デコーダＳＲＤ（ｓ，ｎ）は、図５に示す行デコ
ーダＲＤ（ｍ，ｎ）と同じ構成を備え、信号ＢＳＥｎ信
号とプリデコード信号Ｘｉの１ビットとプリデコード信
号Ｘｊの１ビットとを受けるＮＡＮＤゲートＮＡｍ．ｎ
と、このＮＡＮＤゲートＮＡｓ．ｎの出力信号を受ける
インバータＩＮＶｓ．ｎを含む。

【０１０６】インバータＩＮＶｓ．ｎは、ｐチャネルＭ
ＯＳトランジスタＱＰｓとｎチャネルＭＯＳトランジス
タＱＮｓを含む。インバータＩＮＶｓ．ｎは高電圧ＶＰ
Ｐを一方動作電源電圧として動作する。ＮＡＮＤゲート
ＮＡｓ．ｎは、与えられた信号ＢＳＥｎ、ＸｉおよびＸ
ｊがすべてＨレベルのときにＬレベルの信号を出力し、
インバータＩＮＶｓ．ｎからの出力信号が高電圧ＶＰＰ
レベルとなり、スペワード線ＳＷＬ（ｓ，ｎ）が選択状
態とされる。

【０１０７】図５および図６から明らかに見られるよう
に、行デコーダＲＤ（ｍ，ｎ）およびスペア行デコーダ
ＳＲＤ（ｓ，ｎ）は互いに同じ論理構成を備える。この
同一論理構成により、たとえスペアワード線が選択され
る場合においてもアクセス遅延は生じず、また行デコー
ダＲＤ（ｍ，ｎ）およびスペア行デコーダＳＲＤ（ｓ，
ｎ）に対して同じレイアウトパターンを繰返すことがで
き、レイアウト面積を低減することができるとともに、
レイアウトが容易となる。

【０１０８】図７はワード線選択に関連する信号の流れ
を例示的に示す図である。メモリアレイ指定信号ＢＳ
１′−ＢＳ４′は第２のプログラム回路１２へ与えられ
る。第１のプログラム回路１０は、対応のスペアワード
線ＳＷＬ（ｓ，ｎ）が用いられるか否かを示す信号ＳＥ
ｎを発生して第２のプログラム回路１２へ与える。第２
のプログラム回路１２は、信号ＢＳ１′−ＢＳ４′およ
びＢＳＥｎに従ってスペアデコーダイネーブル信号ＢＳ
Ｅｎを発生する。ゲート１５は、図３に示すインバータ
ＩＶｍおよびＮＯＲゲートＮＯｎ（ｍ）に対応し、対応
のメモリアレイ指定信号ＢＳｍ′およびデコーダイネー
ブル信号ＢＳＥｎを受けて、対応の行デコーダＲＤ
（ｍ，ｎ）に対し信号ＢＳｎ（ｍ）を与える。

【０１０９】プリデコード信号ＸｉおよびＸｊは、共通
に行デコーダＲＤ（ｍ，ｎ）およびスペア行デコーダＳ
ＲＤ（ｓ，ｎ）へ与えられる。すなわち、同じ行アドレ
スのワード線に設けられた行デコーダＲＤ（ｍ，ｎ）お
よびスペア行デコーダＳＲＤ（ｓ，ｎ）は、同じ組合わ
せのプリデコード信号ＸｉおよびＸｊを受け、信号ＢＳ
ｎ（ｍ）およびＢＳＥｎにより一方がイネーブル状態と
される。

【０１１０】図８は、行デコーダおよびスペア行デコー
ダの全体の配置を示す図である。図８においては、メモ
リアレイＭＡ１のワード線ＷＬ（１，１）−ＷＬ（１，
１６）に対してそれぞれ設けられる行デコーダＲＤ
（１，１）−ＲＤ（１，１６）、メモリアレイＭＡ４の
ワード線ＷＬ（４，１）−ＷＬ（４，１６）に対して設
けられる行デコーダＲＤ（４，１）−ＲＤ（４，１６）
と、スペアメモリアレイＳＭＡのスペアワード線ＳＷＬ
（ｓ，１）−ＳＷＬ（ｓ，１６）に対して設けられるス
ペア行デコーダＳＲＤ（ｓ，１）−ＳＲＤ（ｓ，１６）
を代表的に示す。

【０１１１】行デコーダＲＤ（１，１）〜ＲＤ（１，１
６）の初段の３入力ＮＡＮＤゲートＮＡ（１，１）−Ｎ
Ａ（１，１６）は、それぞれの第１の入力に１６ビット
バス２０ａ上の信号ＢＳ１（１）−ＢＳ１６（１）をそ
れぞれ受ける。行デコーダＲＤ（４，１）−ＲＤ（４，
１６）の初段のＮＡＮＤゲートＮＡ（４，１）−ＮＡ
（４，１６）は、それぞれの第１の入力に１６ビット信
号バス２０ｄ上の信号ＢＳ４（１）−ＢＳ４（１６）を
受ける。スペア行デコーダＳＲＤ（ｓ，１）−ＳＲＤ
（ｓ，１６）の初段の３入力ＮＡＮＤゲートＮＡ（ｓ，
１）−ＮＡ（ｓ，１６）は、それぞれの第１の入力に１
６ビット信号バス２０ｅ上の信号ＢＳＥ１−ＢＳＥ１６
をそれぞれ受ける。

【０１１２】スペアワード線ＳＷＬ（ｓ，ｎ）は、ワー
ド線ＷＬ（１，ｎ）−ＷＬ（４，ｎ）、すなわちＷＬ
（ｍ，ｎ）の１本のみと置換することができる。

【０１１３】信号ＢＳＥｎが活性状態とされたとき、信
号ＢＳｎ（ｍ）が非活性状態とされる。これにより、ス
ペアワード線ＳＷＬ（ｓ，ｎ）の選択時、対応のワード
線ＷＬ（ｍ，ｎ）の選択が禁止される。

【０１１４】図９はスイッチング素子ＳＷ１をプログラ
ムするための構成を示す図である。図９に示す構成にお
いて、スイッチング素子ＳＷ１は、高電圧供給線１ａと
ローカル高電圧線２１ａの間に接続されるｐチャネルＭ
ＯＳトランジスタＰＴａと、中間電圧ＶＢＬ供給線１ｂ
とローカル電圧線２１ｂの間に接続されるｐチャネルＭ
ＯＳトランジスタＰＴｂと、別の中間電圧ＶＣＰ供給線
１ｃとローカル電圧線２１ｃの間に接続されるｐチャネ
ルＭＯＳトランジスタＰＴｃを含む。ローカル線２１
ａ、２１ｂおよび２１ｃは、それぞれ高電圧ＶＰＰ、中
間電圧（ビット線プリチャージ／イコライズ電圧）ＶＢ
Ｌおよび別の中間電圧（セルプレート電圧）ＶＣＰをス
ペアメモリアレイＳＭＡへ伝達する。

【０１１５】スイッチング素子ＳＷ１をプログラムする
ためのプログラム回路２２は、高電圧供給線１ａとノー
ド２２ａの間に接続されるヒューズ素子Ｆｗと、ノード
２２ａと接地ノードの間に接続される高抵抗抵抗素子Ｒ
ｗを含む。ノード２２ａがＭＯＳトランジスタＰＴａ、
ＰＴｂおよびＰＴｃのゲートに接続される。

【０１１６】スペアメモリアレイＳＭＡが使用されない
とき、ヒューズ素子Ｆｗは導通状態を維持し、ノード２
２ａは高電圧ＶＰＰレベルに設定され、ＭＯＳトランジ
スタＰＴａ、ＰＴｂおよびＰＴｃはすべてオフ状態とさ
れる。これにより、スペアメモリアレイへの電圧ＶＰ
Ｐ、ＶＢＬおよびＶＣＰの供給が禁止される。

【０１１７】スペアメモリアレイＳＭＡが使用される場
合には、ヒューズ素子Ｆｗが溶断され、ノード２２ａは
プルダウン抵抗Ｒｗにより接地電位レベルに放電され、
ＭＯＳトランジスタＰＴａ−ＰＴｃがすべてオン状態と
なり、スペアメモリアレイＳＭＡへ電圧ＶＣＰ、ＶＢＬ
およびＶＰＰが供給される。これによりスペアメモリア
レイＳＭＡが動作可能状態とされる。

【０１１８】図１０は、スイッチング素子ＳＷ１の各構
成を示す図である。図１０に示す構成において、センス
アンプＳＡに対してスイッチング素子ＳＷ１ａおよびＳ
Ｗ１ｂが設けられる。センスアンプＳＡは、ビット線Ｂ
Ｌおよび／ＢＬに対して設けられ、交差結合されたｎチ
ャネルＭＯＳトランジスタで構成されるＮセンスアンプ
ＮＳＡと、交差結合されたｐチャネルＭＯＳトランジス
タで構成されるＰセンスアンプＰＳＡを含む。Ｎセンス
アンプＮＳＡは、Ｎセンスアンプ活性化信号φＳＮに応
答してオン状態となるｎチャネルＭＯＳトランジスタＮ
ＳＤを介してローカルスイッチ線２１ｅ上に与えられた
接地電位Ｖｓｓを受ける。ＰセンスアンプＰＳＡは、φ
ＳＰに応答してオン状態となるｐチャネルＭＯＳトラン
ジスタＰＳＤを介してローカル電源線２１ｄ上に与えら
れた電源電圧Ｖｃｃを受ける。

【０１１９】ローカル接地線２１ｅに対して、ｎチャネ
ルＭＯＳトランジスタＮＴｄで構成されるスイッチング
素子ＳＷ１ａが設けられ、ローカル電源線２１ｄに対し
て、ｐチャネルＭＯＳトランジスタＰＴｄで形成される
スイッチング素子ＳＷ１ｂが設けられる。スイッチイン
グ素子ＳＷ１ａおよびＳＷ１ｂは、導通時、接地線１ｄ
上の接地電位Ｖｓｓおよび電源線１ｄ上の動作電源電圧
Ｖｃｃをそれぞれローカル接地線２１ｅおよびローカル
電源線２１ｄへ伝達する。スイッチング素子ＳＷ１ａお
よびＳＷ１ｂのオン／オフのプログラムは図９に示すノ
ード２２ａの信号をインバータで受ける構成により実現
される。センスアンプ活性化信号φＳＰおよびφＳＮに
対してもさらにスイッチング素子が設けられる構成が利
用されてもよい。

【０１２０】図１１は、ワード線選択に関連する回路の
他の構成を示す図である。図１１に示す構成において
は、行デコーダＲＤ（ｍ，ｎ）およびスペア行デコーダ
ＳＲＤ（ｓ，ｎ）に対し２ウェイ方式が適用される。

【０１２１】行デコーダＲＤ（ｍ，ｎ）は、信号ＢＳｎ
（ｍ）を受けるＮＡＮＤゲートＮＡｍ．ｎで構成され
る。プリデコード信号Ｘｉ（ｉ＝１−４）の１ビットと
プリデコード信号Ｘｋ（ｋ＝５−６）の１ビットがまた
ＮＡＮＤゲートＮＡｍ．ｎへ与えられる。ＮＡＮＤゲー
トＮＡｍ．ｎは同時に、隣接するワード線ＷＬ１（ｍ、
ｎ）およびＷＬ２（ｍ，ｎ）を指定する。

【０１２２】ＮＡＮＤゲートＮＡｍ．ｎの出力部に、隣
接する２つのワード線ＷＬ１（ｍ，ｎ）およびＷＬ２
（ｍ，ｎ）の一方を選択するために２ウェイデコーダが
設けられる。この２ウェイデコーダは、ワード線ＷＬ１
（ｍ，ｎ）に対して設けられ、ウェイ信号ＲＸ１に応答
してオン状態となるｎチャネルＭＯＳトランジスタＱＮ
ｍｎ１と、ワード線ＷＬ２（ｍ，ｎ）に対して設けら
れ、別のウェイ信号ＲＸ２に応答してオン状態となるｎ
チャネルＭＯＳトランジスタＱＮｍｎ２を含む。１ビッ
トのアドレス信号から生成されるウェイ信号ＲＸ１およ
びＲＸ２は択一的に活性状態とされる。ウェイ信号ＲＸ
１はワード線ＷＬ１（ｍ，ｎ）のグループを指定し、ウ
ェイ信号ＲＸ２はワード線ＷＬ２（ｍ，ｎ）のグループ
を指定する。このウェイ信号ＲＸ１およびＲＸ２に従っ
てＭＯＳトランジスタＱｍｎ１およびＱｍｎ２の一方が
オン状態とされ、対応のＮＡＮＤゲートＮＡｍ．ｎの出
力信号を伝達する。

【０１２３】ウェイデコーダ（トランジスタＱｍｎ１お
よびＱｍｎ２）とワード線ＷＬ１（ｍ，ｎ）およびＷＬ
２（ｍ，ｎ）の間にワードドライバＷＤｍｎ１およびＷ
Ｄｍｎ２が設けられる。ワードドライバＷＤｍｎ１およ
びＷＤｍｎ２はすべて同じ構成を備えており、図１１に
おいてはワードドライバＷＤ１１１の構成のみを代表的
に示す．ワードドライバＷＤ１１１は、ＮＡＮＤゲート
ＮＡ１．１からＭＯＳトランジスタＱＮ１．１．１を介
して与えられる信号を反転し増幅してワード線ＷＬ１
（１，１）へ与えるインバータＩＮＶ１．１．１と、イ
ンバータＩＮＶ１．１．１の出力信号に応答して高電圧
ＶＰＰをインバータＩＮＶ１．１．１の入力部へ伝達す
るｐチャネルＭＯＳトランジスタＱＰ１．１．２と、リ
セット信号ＲＳＴに応答して、インバータＩＮＶ１．
１．１の入力部を高電圧ＶＰＰレベルにプリチャージす
るｐチャネルＭＯＳトランジスタＱＰ１．１．１を含
む。この図１１に示す構成においては、信号ＢＳＥｎ、
ＢＳｎ（ｍ）、Ｘｉ、Ｘｋ、ＲＸ１およびＲＸ２は動作
電源電圧ＶＣＣレベルの信号であり、ＮＡＮＤゲートＮ
Ａｍ．ｎは動作電源電圧ＶＣＣの動作電源電圧として動
作する。一方、インバータＩＮＶｍ．ｎ．１およびＩＮ
Ｖｍ．ｎ．２が、高電圧ＶＰＰを動作電源電圧として動
作する。

【０１２４】スペアワード線ＳＷＬ１（ｓ，ｎ）および
ＳＷＬ２（ｓ，ｎ）に対しては、ＮＡＮＤゲートＮＡ
ｓ．ｎで構成されるスペア行デコーダＳＲＤ（ｓ，ｎ）
と、ｎチャネルＭＯＳトランジスタＱＮｓｎ１およびＱ
Ｎｓｎ２で構成されるウエイデコーダと、ワードドライ
バＷＤＳｎ１およびＷＤＳｎ２が設けられる。ＭＯＳト
ランジスタＱＮＳｎ１およびＱＮＳｎ２は、それぞれの
ゲートにウェイ信号ＲＸ１およびＲＸ２を受ける。この
図１１に示す構成から明らかなように、ワード線ＷＬ１
（ｍ，ｎ）またはＷＬ２（ｍ，ｎ）は、スペアワード線
ＳＷＬ１（ｓ，ｎ）またはＳＷＬ２（ｓ，ｎ）に対して
設けられるスペアワード線選択回路と同じ構成を備え
る。次に動作について簡単に説明する。

【０１２５】スタンバイ動作時においてはリセット信号
ＲＳＴがＬレベルにあり、インバータＩＮＶｍ．ｎ．１
およびＩＮＶｍ．ｎ．２の入力部は高電圧ＶＰＰレベル
にプリチャージされる。信号ＲＸ１およびＲＸ２はとも
にＬレベルとなり、ＭＯＳトランジスタＱＮｍｎ１、Ｑ
Ｎｍｎ２、ＱＮＳｎ１およびＱＮＳｎ２はすべてオフ状
態になる。メモリサイクルが始まると信号ＲＳＴがＨレ
ベルに立上がり、ＭＯＳトランジスタＱＰＭ．Ｎ．１．
１がオフ状態とされる。しかしながら、ＭＯＳトランジ
スタＱＰｍ．ｎ．１．２（ＱＰｍ．ｎ．２．２）はオン
状態になり、インバータＩＮＶｍ．ｎ．１（ＩＮＶｍ．
ｎ．２）の入力部を高電圧ＶＰＰレベルに維持してい
る。

【０１２６】アドレス信号に従って、ＮＡＮＤゲートＮ
Ａｍ．ｎ．１、ＮＡｍ．ｎ．２、ＮＡｓ．ｎ．１および
ＮＡｓ．ｎ．２のいずれかが選択状態を示すＬレベルの
信号を出力する。２ウェイデコーダがウェイデコード信
号ＲＸ１およびＲＸ２に従ってワード線ＷＬ１（ｍ，
ｎ）およびＷＬ２（ｍ，ｎ）の一方、またはスペアワー
ド線ＳＷＬ１（ｓ，ｎ）およびＳＷＬ２（ｓ，ｎ）の一
方を選択する。ＮＡＮＤゲートＮＡ１．１がＬレベルの
信号を出力しかつ信号ＲＸ１がＨレベルのとき、インバ
ータＩＮＶ１．１．１の入力部はＮＡＮＤゲートＮＡ
１．１により接地電位レベルへ放電され、インバータＩ
ＮＶ１．１．１が高電圧ＶＰＰレベルの信号をワード線
ＷＬ（１，１）へ伝達する。このときには、応じてＭＯ
ＳトランジスタＱＰ１．１．２がオフ状態となる。

【０１２７】ＮＡＮＤゲートＮＡ（１，１）が動作電源
電圧ＶＣＣレベルのＨレベルの信号を出力しまた信号Ｒ
Ｘ１が同じＨレベルの場合には、ＭＯＳトランジスタＱ
Ｎ１．１．１がそのソースおよびゲートが同じ電圧レベ
ルとなり、オン状態となる。したがって、この状態にお
いては高電圧ＶＰＰはＮＡＮＤゲートＮＡ（１，１）へ
伝達されない。

【０１２８】スペア行デコーダＳＲＤ（ｓ，ｎ）が選択
された場合にも、上述の行デコーダが選択されたときと
同様の動作が行なわれる。

【０１２９】この図１１に示すようなウェイデコード方
式を用いることにより以下の利点が得られる。ＮＡＮＤ
ゲートＮＡｍ．ｎまたはＮＡｓ．ｎが２つのワード線Ｗ
Ｌ１（ｍ，ｎ）およびＷＬ２（ｍ，ｎ）または２つのス
ペアワード線ＳＷＬ１（ｓ，ｎ）およびＳＷＬ２（ｓ，
ｎ）に対して設けられており、ＮＡＮＤゲートＮＡｍ．
ｎおよびＮＡｓ．ｎのピッチ条件が緩和される。

【０１３０】また、たとえ１つのメモリアレイに含まれ
るワード線の数がたとえば３２と増加しても、ＮＡＮＤ
ゲートのサイズは変化しない。すなわち、３入力ＮＡＮ
Ｄゲートをこのような３２本のワード線を有するメモリ
アレイに対する行デコーダとしてそのまま利用すること
ができる。これにより行デコーダの占有面積の増加を抑
制することができる。

【０１３１】図１２は、この発明に従う半導体記憶装置
のテストの処理のフローを示す図である。この図１２に
示すフロー図を参照して不良アレイまたは不良ワード線
を検出してそれを救済するための方法について説明す
る。

【０１３２】ステップＳ１において、メモリアレイＭＡ
１−ＭＡ４それぞれに対しアレイ単位でのＩｃｃ２テス
トが行なわれる。このＩｃｃ２おいては、スタンバイモ
ードにおいて半導体記憶装置が消費するスタンバイ電流
Ｉｃｃ２が所定値を超えるか否かがチェックされる。こ
のスタンバイ電流Ｉｃｃ２は、１つのメモリアレイにお
いて消費される電流である。

【０１３３】メモリアレイＭＡｎが不良であると判定さ
れた場合には、この不良メモリアレイＭＡｍはスペアメ
モリアレイＳＭＡと置換される（ステップＳ２）。次い
で、メモリアレイＭＡｍに対して設けられたヒューズ素
子Ｆｍが切断され、かつスイッチング素子ＳＷ１がオン
状態とされ、内部電圧源の置換が実行される（ステップ
Ｓ３）。次いでＩｃｃ２テストがこのスペアメモリアレ
イＳＭＡに対して行なわれる（ステップＳ４）。この場
合、不良アレイアドレスがスペアメモリアレイによる置
換のときにメモリアレイ電源置換と同時に行なわれる構
成が利用されてもよく、また外部からスペアアレイアド
レスが与えられる構成が利用されてもよい。このステッ
プＳ４においてＩｃｃ２テストによりメモリ装置が不良
であると判別された場合には、この記憶装置は欠陥品
（チップフェイル）と判定され、不良品として処置され
る。

【０１３４】スペアメモリアレイに対するＩｃｃ２テス
トが良状態を示すと、別のメモリアレイに対するＩｃｃ
２テストが実行される（ステップＳ１およびＳ５）。も
し別のメモリアレイがまた不良であると判別された場
合、スペアメモリアレイは既に使用されており、この新
たな不良メモリアレイは救済することができないため、
この記憶装置は不良品であると判定される。

【０１３５】ステップＳ５の後、メモリセルが正常にデ
ータを記憶するか否かをチェックするためのテストのよ
うな機能テストが、不良メモリアレイを除くメモリアレ
イおよびスペアアレイの個々のワード線に対して実行さ
れる（ステップＳ６）。

【０１３６】不良ワード線が見出された場合、まず最初
にこの不良ワード線はスペアワード線で置換することが
できるか否かの判別が行なわれる。対応のスペアワード
線が既に使用されている場合には、この記憶装置は不良
品であると判定される。ここで、たとえステップＳ２に
おいてメモリアレイ置換が行なわれていても、置換され
ていないメモリアレイに対しても機能テストが実行され
る。この機能テストはまたスペアアレイに対しても実行
される。

【０１３７】不良ワード線がスペアワード線で置換する
ことができる場合、図２に示すプログラム回路に対する
リンクブローが実行される（ステップＳ７）。

【０１３８】このリンクブロー（ヒューズ素子の切断）
がすべての不良ワード線に対して実行されて、すべての
不良ワード線アドレスのプログラムが実行された後、不
良ワード線が正常に対応のスペアワード線と置換されて
正常に動作するか否かを識別するためのポストテストが
実行される（ステップＳ８）。

【０１３９】このステップＳ６およびＳ８において記憶
装置がすべて良品であると判定された場合には、半導体
記憶装置は良品（パスチップ）として判定される。もし
記憶装置がステップＳ６またはＳ８のテストにおいて不
良品と判定された場合にはチップフェイルとして処分さ
れる。

【０１４０】上述のように、半導体記憶装置は、アレイ
単位での置換およびワード線単位での置換いずれも行な
うことができ、製品歩留りが大幅に増加する。

【０１４１】ここで、Ｉｃｃ２テストにおいては、電源
ピンを介して流れる電流が外部でモニタされるだけであ
り、Ｉｃｃ２テストに要する時間は機能テストに要する
時間に比べて無視することのできるほどの時間である。
したがって、冗長テストに要する合計の時間はほぼ従来
のワード線置換のみが行なわれる冗長方式で要する時間
とほぼ同じである。

【０１４２】図１３は、このＩｃｃ２テストをアレイ単
位で実行するための構成を示す図である。図１３におい
て、行デコード回路（行デコーダブロック）ＲＤ１−Ｒ
Ｄ４は、内部高圧線１ａ上の高圧ＶＰＰをそれぞれヒュ
ーズ素子Ｆ１Ｐ−Ｆ４Ｐおよびスイッチング素子Ｔ１Ｐ
−Ｔ４Ｐを介して受ける。スイッチング素子Ｔ１Ｐ−Ｔ
４ＰはｎチャネルＭＯＳトランジスタで形成されるよう
に示されるが、これらのスイッチング素子Ｔ１Ｐ−Ｔ４
ＰはｐチャネルＭＯＳトランジスタにより形成されても
よい。スイッチング素子Ｔ１Ｐ−Ｔ４Ｐは、それぞれ制
御信号ＶＰＢＳ１−ＶＰＢＳ４に応答して選択的にオン
状態とされる。

【０１４３】スペア行デコーダ回路（スペア行デコーダ
ブロック）ＳＲＤは、高圧線１ａ上の内部高電圧ＶＰＰ
をスイッチング素子ＳＷ１ＰおよびＳＷ２Ｐを介して受
ける。このスイッチング素子ＳＷ１Ｐは図９に示すよう
にして、そのオン／オフ状態がプログラムされる。スイ
ッチング素子ＳＷ２Ｐは制御信号ＶＰＳＢＳに応答して
選択的にオン状態とされる。メモリアレイＭＡ１−ＭＡ
４はそれぞれ、内部電圧線１ｂ上の中間電圧ＶＢＬをス
イッチング素子Ｔ１ｂ−Ｔ４ｂおよびヒューズ素子Ｆ１
ｂ−Ｆ４ｂを介して受ける。ヒューズ素子Ｆ１ｂ−Ｆ４
ｂは、図１に示すヒューズ素子Ｆ１−Ｆ４に対応する。
スイッチング素子ＳＷ１ｂ−ＳＷ４ｂは、選択的に制御
信号ＶＢＢＳ１−ＶＢＢＳ４に応答してオン状態とされ
る。

【０１４４】スペアメモリアレイＳＭＡは、中間電圧Ｖ
ＢＬをスイッチング素子ＳＷ１ｂおよびＳＷ２ｂを介し
て受ける。スイッチング素子ＳＷ１ｂは、図１に示すス
イッチング素子ＳＷ１または図９にスイッチング素子Ｐ
Ｔｂに対応し、そのオン状態がプログラムされる。スイ
ッチング素子ＳＷ２ｂは、スペアメモリアレイＳＭＡが
使用されるとき制御信号ＶＢＳＢＳに応答してオン状態
とされる。スイッチング素子Ｔ１ｂ−Ｔ４ｂ、ＳＷ１ｂ
およびＳＷ２ｂは、ｐチャネルＭＯＳトランジスタによ
り構成されてもよい。図１３においては明確には示して
いないが、セルプレート電圧ＶＣＰに対する構成も同様
に設けられる。次に動作について簡単に説明する。

【０１４５】制御信号ＶＰＢＳ１−ＶＰＢＳ４、ＶＰＳ
ＢＳ、ＶＢＢＳ１−ＶＢＢＳ４およびＶＢＢＳＢＳは、
後にその詳細は説明するが、Ｉｃｃ２テストモード以外
の動作モード時においてＨレベルの活性状態とされる。
スイッチング素子ＳＷ１ｐおよびＳＷ１ｂが、スペアメ
モリアレイが利用されるときにそのオン状態がプログラ
ムされる。

【０１４６】Ｉｃｃ２テストにおいては、制御信号ＶＰ
ＢＳｍまたはＶＰＳＢＳ、ＶＢＢＳｍまたはＶＢＳＢＳ
は、このＩｃｃ２テストを受けるアレイに応じて選択的
に活性状態とされる。たとえば、Ｉｃｃ２テストがメモ
リアレイＭＡ２に対して行なわれる場合には、制御信号
ＶＰＢＳ２およびＶＢＢＳ２（およびＶＣＢＳ２）のみ
が活性状態とされ、残りの制御信号は非活性状態とされ
る。外部において電源ピン（図示せず）を流れる電流が
モニタされる。

【０１４７】図１４は、この発明に従う半導体記憶装置
の全体の構成を概略的に示すブロック図である。図１４
において、記憶装置は、メモリアレイＭＡ１−ＭＡ４を
含むメモリアレイ部１００と、行デコーダＲＤ（ｍ，
ｎ）（およびワードドライバ（ＷＤ））を含む行デコー
ド回路１０４と、スペア行デコーダＳＲＤ（ｓ，ｎ）を
含むスペアデコーダ回路１０６を含む。これらの構成要
素は、先に説明したものと同様の構成を備える。

【０１４８】記憶装置は、さらに、メモリアレイ部１０
０およびスペアアレイ部１０２の各列（各ビット線対）
に対して設けられるセンスアンプを含むセンスアンプ回
路１１０と、アレイ部１００および１０２の列を選択す
る列デコーダ（ＣＤ）１１２を含む。

【０１４９】アレイ部１００および１０２ならびにデコ
ーダ回路１０４および１０６に対して、内部電源電圧Ｖ
ＰＰ、ＶＢＬおよびＶＣＰをアレイ単位で供給するため
の電圧制御回路１０８が設けられる。この電圧制御回路
１０８は、図１３に示すヒューズ素子およびスイッチン
グ素子に対応する。

【０１５０】半導体記憶装置は、さらに、Ｉｃｃ２テス
トが指定されたことを検出するためのＩｃｃテスト検出
器１２０と、外部ロウアドレスストローブ信号ｅｘｔ／
ＲＳＡとＩｃｃテスト検出器１２０からのＩｃｃテスト
検出信号／ＩＣＣＴＥＳＴに応答して内部行アドレスス
トローブ信号ｉｎｔ／ＲＡＳおよびｉｎｔ／ＲＡＳＴを
発生するＲＡＳバッファ１２２を含む。

【０１５１】信号ｉｎｔ／ＲＡＳＴはたとえＩｃｃ２テ
ストモード動作においても外部からのロウアドレススト
ローブ信号ｅｘｔ／ＲＡＳに従って変化する。一方、信
号ｉｎｔ／ＲＡＳはＩｃｃ２テストモード動作時におい
ては外部ロウアドレスストローブ信号ｅｘｔ／ＲＡＳの
状態のかかわらず、非活性状態のＨレベルに設定され
る。

【０１５２】この半導体記憶装置は、さらに信号ｉｎｔ
／ＲＡＳＴに応答してメモリアレイを指定する外部アド
レス信号ｅｘＡｂを取込み内部アレイアドレス信号を発
生する行アドレスバッファ１２４と、信号ｉｎｔ／ＲＡ
ＳＴに応答して内部アレイアドレス信号をプリデコード
してアレイ要求（指定）信号ＢＳｍ′を発生する行プリ
デコーダ１２５と、信号ｉｎｔ／ＲＡＳＴに応答してワ
ード線を指定する外部アドレス信号ｅｘＡｗを取込み内
部行アドレス信号を発生するアドレスバッファ１２６
と、信号ｉｎｔ／ＲＡＳＴに応答してこの内部行アドレ
ス信号をプリデコードして行プリデコード信号Ｘｉおよ
びＸｊを発生する行プリデコーダ１２７を含む。行プリ
デコード信号ＸｉおよびＸｊは、行デコーダ回路１０４
およびスペアデコーダ回路１０６に与えられる。

【０１５３】半導体記憶装置は、さらに、外部コラムア
ドレスストローブ信号ｅｘｔ／ＣＡＳに応答して内部コ
ラムアドレスストローブ信号ｉｎｔ／ＣＡＳを発生する
ＣＡＳバッファ１３０と、信号ｉｎｔ／ＲＡＳおよびｉ
ｎｔ／ＣＡＳに応答して外部コラムアドレス信号ｅｘＡ
ｉを取込み内部コラムアドレス信号を発生するコラム列
アドレスバッファ１３２と、この内部列アドレス信号を
プリデコードし、列プリデコード信号を発生して列デコ
ーダ１２２へ与える列プリデコーダ１３４を含む。

【０１５４】ワード線／センスアンプ制御回路１２８
は、ＲＡＳバッファ１２２からの信号ｉｎｔ／ＲＡＳに
応答してデコード回路１０４および１０６ならびにセン
スアンプ回路１１０の活性／非活性を制御する。

【０１５５】この半導体記憶装置はさらに、外部列アド
レスストローブ信号ｉｎｔ／ＣＡＳおよび外部書込イネ
ーブル信号ｅｘ／ＷＥに応答して列デコードイネーブル
信号およびリード／ライトモード指定信号を発生するＷ
Ｅバッファ１３５と、リード／ライトモード指定信号に
応答してリード制御信号およびライト制御信号を発生す
るリード／ライト制御回路１３６と、リード制御信号に
応答して、選択されたメモリセルから読出されたデータ
を増幅してＩ／Ｏバッファ１３９へ与えるプリアンプ１
３７と、ライト制御信号に応答してＩ／Ｏバッファ１３
９から与えられたデータを選択されたメモリセルへ書込
むライトドライバ１３８を含む。

【０１５６】記憶装置は、さらに、外部電圧ＶＰＰ、Ｖ
ＢＬおよびＶＣＰを発生する内部電圧発生器１４０と、
信号／ＩＣＣＴＥＳＴおよびアレイ要求信号ＢＳｍ′に
応答してＩＣＣアレイ指定信号ＶＣＢＳ，ＶＢＢＳおよ
びＶＰＢＳ、または信号ＶＣＢＳｍおよびＶＣＳＢＳ、
ＶＢＢＳｍおよびＶＢＢＳＢＳ、ならびにＶＰＰＢｍお
よびＶＰＳＢの組をそれぞれ発生するＩｃｃテスト制御
回路１５０を含む。

【０１５７】スペア制御回路１４２は、図１０に示すプ
ログラム回路１０および１２に対応する。アレイ指定信
号ＢＳｎ（ｍ）を発生するゲート回路１５は図１４にお
いては明確には示していない。

【０１５８】内部電圧発生器１４０は、外部から与えら
れる電源電圧を降圧して内部電源電圧を発生する降圧回
路を含んでいてもよい。

【０１５９】この図１４に示す構成において、Ｉｃｃ２
テストモード時においては、信号ｉｎｔ／ＲＡＳは非活
性状態に維持され、アドレスバッファ１２６、行プリデ
コーダ１２７、行デコーダ回路１０４、ならびに列アド
レスバッファ１３２および列デコード回路１１２のよう
な列選択系回路は、たとえ外部行アドレスストローブ信
号ｅｘｔ／ＲＡＳの活性状態のＬレベルとされても動作
しない。

【０１６０】一方、信号ｉｎｔ／ＲＡＳＴは、このＩｃ
ｃ２テストモード時においても外部信号ｅｘｔ／ＲＡＳ
に従って変化し、アドレスバッファ１２４および行プリ
デコーダ１２５は、外部アドレス信号ｅｘＡｂに従って
アレイ要求信号ＢＳｍ′を発生する。すなわち、Ｉｃｃ
２テストモード時においては、Ｉｃｃテスト制御回路１
５０が制御信号ＶＣＥＳ、ＶＰＢＳおよびＶＢＢＳをア
レイ要求信号ＢＳｍ′に従って発生し、指定されたメモ
リアレイまたはスペアメモリアレイのみが内部電圧ＶＰ
Ｐ、ＶＢＬおよびＶＣＰを受けてＩｃｃ２テストを受け
る。

【０１６１】図１５は、この図１４に示すＩｃｃテスト
制御回路１５０の構成の一例を示す図である。図１５に
おいて、制御回路１５０は、信号／ＩＣＣＴＥＳＴおよ
びＢＳｍ′に応答して信号ＶＰＢＳｍ、ＶＢＢＳｍＶＣ
ＢＳｍを発生するアレイ選択器１５１と、信号ｉｎｔ／
ＲＡＳＴ、／ＩＣＣＴＥＳＴおよびアドレス信号Ａｙに
応答してスペアアレイ指定信号ＢＳＳを発生するスペア
制御回路１５２と、信号ＢＳＳおよび／ＩＣＣＴＥＳＴ
に応答してスペアメモリアレイＳＭＡに対する信号ＶＰ
ＳＢＳ、ＶＣＳＢＳおよびＶＢＳＤＳを発生するスペア
アレイ選択器１５３を含む。

【０１６２】選択器１５１および１５３は、信号／ＩＣ
ＣＴＥＳＴがＬレベルの活性化時に活性状態とされる。
信号／ＩＣＣＴＥＳＴがＨレベルの非活性状態にあり、
Ｉｃｃ２テストモードを指定していない場合には、選択
器１５１および１５３がディスエーブル状態（非活性状
態）とされ、信号ＶＰＢＳｍ、ＶＣＢＳｍ、ＶＰＳＢ
Ｓ、ＶＢＳＢＳ、およびＶＣＳＢＳはＨレベルに維持さ
れる。選択器１５１および１５３に対する論理は、信号
ＢＳｍ′（ＢＳＳ）および／ＩＣＣＴＥＳＴを受けるＯ
Ｒゲートによりたとえば容易に実現される。

【０１６３】スペア制御回路１５２は、信号／ＩＣＣＴ
ＥＳＴおよびｉｎｔ／ＲＡＳＴの活性化時にブロックア
ドレス（アレイ指定アドレス）以外のアドレス信号Ａｙ
が所定の状態にされたとき、スペアアレイ指定信号ＢＳ
Ｓを発生する。このスペア制御回路１５２は、デコーダ
を含んでいてもよい。信号Ａｙは未使用のピンを介して
与えられたもよく、また所定の信号（制御信号および／
またはアドレス信号）の状態の組合わせに基づいて発生
される構成が利用されてもよい。アレイ選択器１５１は
メモリアレイＭＡ１−ＭＡ４それぞれに対して設けられ
る。

【０１６４】図１６は、図１４に示すＲＡＳバッファ１
２２の構成の一例を示す図である。図１６において、Ｒ
ＡＳバッファ１２２が、接地電位と外部行アドレススト
ローブ信号ｅｘｔ／ＲＡＳを受ける２入力ＮＯＲゲート
１６１と、このＮＯＲゲート１６１の出力信号を受けて
信号ｉｎｔ／ＲＡＳＴを発生するインバータ１６２と、
ＮＯＲゲート１６１の出力信号とＩＣＣテスト検出器１
２０からの信号／ＩＣＣＴＥＳＴを受けて信号ｉｎｔ／
ＲＡＳを発生するＮＡＮＤゲート１６３を含む。次にこ
のＲＡＳバッファ１２２の動作をその動作波形図である
図１７を参照して説明する。

【０１６５】信号／ＩＣＣＴＥＳＴがＨレベルのとき、
ＮＡＮＤゲート１６３がインバータとして機能し、信号
ｉｎｔ／ＲＡＳおよびｉｎｔ／ＲＡＳＴはともに外部行
アドレスストローブ信号ｅｘｔ／ＲＡＳに従って変化す
る。そこで、ＮＯＲゲート１６１は、単なるバッファと
して機能している。

【０１６６】Ｉｃｃ２テストモード時においては、信号
／ＩＣＣＴＥＳＴがＬレベルの活性状態とされ、ＮＡＮ
Ｄゲート１６３は、外部行アドレスストローブ信号ｅｘ
ｔ／ＲＡＳの状態にかかわらず信号ｉｎｔ／ＲＡＳをＨ
レベルに維持する。一方、信号ｉｎｔ／ＲＡＳＴは外部
信号ｅｘｔ／ＲＡＳに従って変化する。

【０１６７】信号ｅｘｔ／ＲＡＳがＬレベルに立下がる
と、信号ｉｎｔ／ＲＡＳＴがＬレベルとなり、（アレ
イ）アドレス信号ｅｘｔ．Ａｂがラッチされ、アレイ要
求信号ＢＳｍ′がアドレスバッファ１２４および行プリ
デコーダ１２５を介して発生される。

【０１６８】ここで、Ｉｃｃ２テストモード動作時にお
いてアドレスバッファ１２４および行プリデコーダ１２
５をスタンバイ状態とするために、図１５に示すアレイ
選択器１５１および１５３の出力部にそれらの出力信号
をラッチするラッチ回路が設けられていてもよい。

【０１６９】図１８は、図１４および図１６に示すＩＣ
Ｃテスト検出器１２０の構成の一例を示す図である。図
１８においてＩＣＣテスト検出器１２０は、信号ｅｘｔ
／ＲＡＳ、ｅｘｔ／ＣＡＳおよびｅｘｔ／ＷＥに応答し
てテストモード指定信号ＴＥを発生するテストモード検
出器１７０と、テストモード検出信号ＴＥと特定のアド
レス信号ｅｘｔＡｎとに応答してＩｃｃ２テストモード
指定信号／ＩＣＣＴＥＳＴを発生するＩＣＣＴＥＳＴ発
生器１７２を含む。次いで、このテスト検出器１２０の
動作をその動作波形図である図１９を参照して説明す
る。

【０１７０】テストモード検出器１７０は、外部信号ｅ
ｘｔ／ＷＥおよびｅｘｔ／ＣＡＳがともに外部信号ｅｘ
ｔ／ＲＡＳよりは先にＬレベルとされるというライトＣ
ＡＳビフォアＲＡＳ（ＷＣＢＲ）条件を検出し、Ｈレベ
ルのテストモード指定信号ＴＥを発生する（活性化す
る）。このライト・ＣＡＳビフォーＲＡＳ条件はＤＲＡ
Ｍ（ダイナミック・ランダム・アクセス・メモリ）の分
野においてよく知られており、またテストモードを指定
するためのＪＥＤＥＣ（ジョイント・エレクトロニック
・デバイス・エンジニアリング・カウンセル）の標準と
して用いられている。

【０１７１】ＩＣＣＴＥＳＴ発生器１７２は、活性状態
のテストモード指定信号ＴＥにより活性化される。特定
のアドレス信号ｅｘｔＡｎが、たとえばこの状態におい
て通常のＨレベルよりも高い電圧レベルのスーパーＶＩ
Ｈレベルに上昇したとき、ＩＣＣＴＥＳＴ発生器１７２
はＬレベルの信号／ＩＣＣＤＥＳＴを発生する。これに
よりＩｃｃ２テストモードが指定される。このＷＣＢＲ
条件とアドレスキーに加えてスーパーＶＩＨ条件を組合
わせることにより、確実に必要なときのみＩｃｃ２テス
トモードに入ることができ、通常動作時において誤って
Ｉｃｃ２テスト動作モードになるのが確実に防止され
る。

【０１７２】図１８に示す構成においては、信号／ＩＣ
ＣＴＥＳＴはＷＣＢＲ条件とアドレスキーとの組合わせ
により発生されているが、専用のパッドが設けられ、外
部から信号／ＩＣＣＴＥＳＴが与えられる構成が用いら
れ、このＩｃｃ２テストが、ウェハ上のすべてのチップ
がテストされるウェハテストにおいて実行される構成が
利用されてもよい。

【０１７３】図２０Ａは、図１４に示す行アドレスバッ
ファ１２６の１ビットに対する構成を示す図である。図
２０Ａにおいて、行アドレスバッファ回路（１２６）
は、相補アドレスラッチイネーブル信号ＡＬＣおよび／
ＡＬＣに応答して外部アドレス信号ｅｘｔＡｗを信号線
１８６上へ伝達するトランスミッションゲート１８１
と、２段の縦続接続されたインバータを含み、この信号
線１８６上の信号をラッチするラッチ１８２と、信号線
１８６上の信号を反転するインバータ１８３と、アドレ
スイネーブル信号／ＡＥと信号線１８６上の信号とを受
けるＮＯＲゲート１８４と、アドレスイネーブル信号／
ＡＥとインバータ１８３の出力信号を受けるＮＯＲゲー
ト１８５を含む。ＮＯＲゲート１８５から内部アドレス
信号ＡＷが出力され、ＮＯＲゲート１８４から内部アド
レス信号／ＡＷが出力される。信号ＡＬＣ、／ＡＬＣ、
ＡＥおよび／ＡＥの発生態様については後に説明する
が、これらの信号ＡＬＣ、／ＡＬＣ、ＡＥおよび／ＡＥ
は信号ｉｎｔ／ＲＡＳに応答して発生される。次に動作
について簡単に説明する。

【０１７４】信号ｉｎｔ／ＲＡＳが非活性状態にあるス
タンバイ状態においては、信号／ＡＬＣおよび／ＡＥは
ともにＨレベルになる。この状態においては、トランス
ミッションゲート１８１がオフ状態になり、またＮＯＲ
ゲート１８４および１８５からはＬレベルの信号／Ａｗ
およびＡｗが出力される。

【０１７５】アクティブサイクルにおいては、信号ＡＬ
Ｃおよび／ＡＬＣがワンショットパルスの形態で発生さ
れ、その間、トランスミッションゲート１８１がオン状
態とされる。これにより、外部信号ｅｘｔＡｗが信号線
１８６上に伝達され、ラッチ１８２によりラッチされ
る。次いで、信号／ＡＥがＬレベルとなると、ＮＯＲゲ
ート１８４および１８５がインバータとして動作し、内
部アドレス信号／ＡｗおよびＡｗをそれぞれ出力する。

【０１７６】図２０Ｂは、行（アレイ）アドレスバッフ
ァ１２４の１ビットの構成を示す図である。この行アド
レスバッファ回路（１２４）は、図２０Ａに示す行アド
レスバッファ回路１２６と同じ構成を備える。単に与え
られる信号が異なっているだけであるため、動作につい
てのみ簡単に説明する。

【０１７７】トランスミッションゲート１９１は、アレ
イアドレスラッチイネーブル信号ＡＬＣＢおよび／ＡＬ
ＣＢがそれぞれＨおよびＬレベルのときにオン状態とな
り、外部（アレイ）アドレス信号ｅｘｔＡｂを信号線１
９６上に伝達する。この信号ＡＬＣＢおよび／ＡＬＣＢ
も、活性化時にはワンショットパルスの形態で発生され
る。ラッチ１９２がこのトランスミッションゲート１９
１を介して信号線１９６上に伝達された信号をラッチす
る。

【０１７８】アレイアドレスイネーブル信号／ＡＥＢが
Ｌレベルのとき、ＮＯＲゲート１９４および１９５がイ
ンバータとして機能し、このラッチ１９２によりラッチ
されたアドレス信号に従って内部アレイアドレス信号／
ＡｂおよびＡｂをそれぞれ発生する。ＮＯＲゲート１９
４および１９５は信号／ＡＥＢがスタンバイ状態におい
てＨレベルのときにはＬレベルの信号を出力する。ここ
で、インバータ１９３は信号線１９６上の信号を反転し
てＮＯＲゲート１９５へ与えている。

【０１７９】信号ＡＬＣＢ、／ＡＬＣＢおよび／ＡＥＢ
は後に説明するが、信号ｉｎｔ／ＲＡＳＴに応答して発
生される。

【０１８０】図２１Ａは、信号ＡＬＣおよびＡＬＣＢを
発生するための構成を示す図である。信号ＡＬＣおよび
ＡＬＣＢはともに同じ構成を備える回路により発生され
るため、図２１Ａにおいては、信号ＡＬＣを発生するた
めの構成のみを示す。図２１Ａにおいて、ディレー回路
２００は、信号ｉｎｔ／ＲＡＳ（ｉｎｔ／ＲＡＳＴ）を
所定期間遅延してインバータ２０１へ与える。このイン
バータ２０１は、ディレー回路２００の出力信号を反転
してＮＯＲゲート２０２の一方入力へ与える。ＮＯＲゲ
ート２０２の他方入力へは信号ｉｎｔ／ＲＡＳ（ｉｎｔ
／ＲＡＳＴ）が与えられる。信号ＡＬＣ（ＡＬＣＢ）が
ＮＯＲゲート２０２から発生され、信号／ＡＬＣ（／Ａ
ＬＣＢ）が、このＮＯＲゲート２０２の出力信号を受け
るインバータ２０３から発生される。次にこの図２１Ａ
に示す回路の動作をその動作波形図である図２１Ｂを参
照して説明する。

【０１８１】信号ｉｎｔ／ＲＡＳ（ｉｎｔ／ＲＡＳＴ）
がＨレベルのとき、ＮＯＲゲート２０２からの信号ＡＬ
ＣはＬレベルになる。信号ｉｎｔ／ＲＡＳ（ｉｎｔ／Ｒ
ＡＳＴ）がＬレベルに立下がると、ディレー回路２００
からの出力信号が所定の遅延時間経過後Ｌレベルとな
り、インバータ２０１の出力信号がＨレベルに立上が
る。ＮＯＲゲート２０２は、信号ｉｎｔ／ＲＡＳ（ｉｎ
ｔ／ＲＡＳＴ）およびインバータ２０１の出力信号がと
もにＬレベルのときに、Ｈレベルの信号を出力する。し
たがって、信号ＡＬＣ（ＡＬＣＤ）は信号ｉｎｔ／ＲＡ
Ｓ（ｉｎｔ／ＲＡＳＴ）が立下がってからディレー回路
２００が有する所定の遅延時間の間Ｈレベルになり、こ
の間図２０Ａおよび図２０Ｂに示すトランスミッション
ゲート１８１および１９１が導通状態とされる。

【０１８２】図２２Ａは信号／ＡＥおよび／ＡＥＢを発
生するための回路の構成を示す図である。アドレスイネ
ーブル信号／ＡＥおび／ＡＥＢは同じ構成を備える回路
から発生されるため、図２２Ａにおいては信号／ＡＥお
よび／ＡＥＢの一方を発生する回路構成のみを示す。

【０１８３】図２２Ａにおいて、アドレスイネーブル信
号発生系は、信号ｉｎｔ／ＲＡＳ（ｉｎｔ／ＲＡＳＴ）
を受けて反転するインバータ２１０と、このインバータ
２１０の出力信号を所定時間遅延するディレー回路２１
１と、インバータ２１０の出力信号とディレー回路２１
１の出力信号を受けるＮＡＮＤゲート２１２を含む。Ｎ
ＡＮＤゲート２１２から信号／ＡＥ（／ＡＥＢ）が出力
される。次にこの図２２Ａに示す回路の動作をその動作
波形図である図２２Ｂを参照して説明する。

【０１８４】信号ｉｎｔ／ＲＡＳ（ｉｎｔ／ＲＡＳＴ）
がＨレベルのとき、インバータ２１０からの出力信号は
Ｌレベルにあり、ＮＡＮＤゲート２１２からの信号／Ａ
Ｅ（／ＡＥＢ）はＨレベルにある。

【０１８５】信号ｉｎｔ／ＲＡＳ（ｉｎｔ／ＲＡＳＴ）
がＨレベルに立下がると、インバータ２１０の出力信号
がＨレベルに立上がる。このインバータ２１０の出力信
号が立上がってから所定時間（リレー回路２１１の有す
る遅延時間）が経過すると、ディレー回路２１１の出力
信号がＨレベルへ立上がり、ＮＡＮＤゲート２１２の両
入力へ与えられる信号がともにＨレベルとなり、ＮＡＮ
Ｄゲート２１２からの信号／ＡＥ（／ＡＥＢ）がＬレベ
ルに立下がる。信号ｉｎｔ／ＲＡＳ（ｉｎｔ／ＲＡＳ
Ｔ）がＨレベルへ立上がると、信号／ＡＥ（／ＡＥＢ）
はこの立上がりに応答してＨレベルへ立上がる。

【０１８６】図２３は、この発明によるアレイ単位での
Ｉｃｃ２テストを実現するための他の実施例の構成を示
す図である。この図２３においては、ＩＣＣテスト制御
回路１５０の代替の構成が示される。図２３において、
モード検出器２２０は、高電圧ＶＰＰテストモード、中
間電圧ＶＢＬテストモードおよびセルプレート電圧ＶＣ
Ｐテストモードのいずれのテストモードが指定されたか
を信号ＷＣＢＲおよびアドレスキーに従って決定するた
めに設けられる。このモード検出器２２０は、信号／Ｉ
ＣＣＴＥＳＴが活性状態のときにイネーブルされ、信号
ＷＣＢＲおよびアドレスキーを信号ｉｎｔ／ＲＡＳＴに
応答して取込みラッチする。信号ＷＣＢＲはライト・Ｃ
ＡＳ・ビフォー・ＲＡＳ条件を満足する状態にある信号
ｅｘｔ／ＣＡＳ、ｅｘｔ／ＲＡＳ、ｅｘｔ／ＷＥに対応
する。アドレスキーは、特定のアドレス入力ピン端子へ
与えられるアドレス信号を示す。

【０１８７】アレイ選択器１５１は、高圧モードアレイ
選択器１５１Ｐと、中間電圧アレイ選択器１５１Ｂと、
セルプレート電圧アレイ選択器１５１Ｃを含む。モード
検出器２２０の出力信号に応答して選択器１５１Ｐ、１
５１Ｂおよび１５１Ｃの１つがイネーブル状態とされ
る。選択器１５１Ｐ、１５１Ｂおよび１５１Ｃは、アレ
イ要求信号ＢＳｍ′およびモード検出器２２０の出力信
号に従ってそれぞれ制御信号ＶＰＢＳｍ、ＶＢＢＳｍお
よびＶＣＢＳｍを発生する。信号ＶＰＢＳｍは、この電
圧テストモードを受けるメモリアレイを指定し、信号Ｖ
ＢＢＳｍは中間電圧テストモードを受けるメモリアレイ
を指定し、信号ＶＣＢＳｍは、セルプレート電圧テスト
モードを受けるメモリアレイを指定する。

【０１８８】スペアアレイ検出器１５３は、高電圧ＶＰ
Ｐに対するスペアアレイ選択器１５３Ｐと、中間電圧Ｖ
ＢＬの対するスペアアレイ選択器１５３Ｂと、セルプレ
ート電圧ＶＣＰに対するスペアアレイ選択器１５３Ｃを
含む。モード検出器２２０の出力に従って選択器１５３
Ｐ、１５３Ｂおよび１５３Ｃの１つがイネーブル状態と
される。選択器１５３Ｐ、１５３Ｂおよび１５３Ｃはス
ペア制御回路１５２の出力信号に応答してイネーブルさ
れたときには、制御信号ＶＰＳＢＳ、ＶＢＳＢＳ、ＶＣ
ＳＢＳをそれぞれ出力する。

【０１８９】Ｉｃｃ２テストモードにおいて、高電圧Ｖ
ＰＰモード、中間電圧ＶＢＬモードおよびセルプレート
モードＶＣＰモードを各メモリアレイに対し順次実行す
るか、１つのテストモードをすべてのメモリアレイに対
し実行し、次いで別のテストモード（ＶＰＰ、ＶＢＬお
よびＶＣＰテストモード）を再びすべてのメモリアレイ
に対して実行する。このように内部電圧のそれぞれに対
してＩｃｃ２テストを実行することにより、Ｉｃｃ２テ
スト時のリーク電流源を、高電圧ＶＰＰ発生源、中間電
圧ＶＢＬ発生源およびセルプレート電圧ＶＣＰ発生源そ
れぞれに分類することができ、不良解析を行なう上で極
めて効果的となる。

【０１９０】図１５および図２３に示す構成において
は、Ｉｃｃ２テストモードにおいてスペアメモリアレイ
が選択されたとき、アレイ選択器１５１が、明確には示
さないが、図２３においては破線矢印で示すように、ス
ペア制御回路１５２の出力信号に基づいてディスエーブ
ル状態とされる。

【０１９１】この図１５および図２３に示す構成は、複
数のスペアメモリアレイが設けられており、スペア制御
回路１５２がこれら複数のスペアメモリアレイから１つ
のスペアメモリアレイを選択する構成に容易に拡張する
ことができる。この場合、スペア制御回路１５２は特に
設ける必要なない。このようなスペア制御回路１５２が
設けられていない場合、スペアアレイと置換されるメモ
リアレイを指定するアレイ要求信号ＢＳｍ′を、図１２
に示すステップＳ２におけるブロック置換時においてヒ
ューズ素子をプログラムすることによりスペアアレイ選
択器１５３へ転送する構成を用いれば、スペアアレイの
選択を行なうことができる。

【０１９２】図２４は、この発明のさらに他の実施例で
ある半導体記憶装置の全体の構成を概略的に示す図であ
る。図２４に示す構成においては、半導体記憶装置は４
つのメモリブロックＭＢ１−ＭＢ４を含む。メモリブロ
ックＭＢ１−ＭＢ４の各々は、４つのメモリアレイＭＡ
ｂｍ（ｂ＝１−４、ｍ＝１−４）、および４つのスペア
アレイＳＭＡｂｍを含む。すなわち、図２４に示す構成
においては、先に説明した半導体記憶装置のメモリアレ
イおよびスペアアレイが１つのメモリブロックとして複
数個設けられた構成となる。メモリブロックおよびメモ
リアレイの活性化は、データ入出力ピン端子の構成によ
り適当に決定される。

【０１９３】メモリアレイＭＡｂｍは、スイッチング素
子ＴＺｂｍを介して内部電圧線１−ｂ上の内部電圧（Ｖ
ＰＰ、ＶＢＬおよびＶＣＰ）を受け、スペアメモリアレ
イＳＭＡｂｍは、また内部電圧線１−ｂ上の内部電圧を
スイッチング素子ＴＺｂ（ｍ＋４）を介して受ける。ス
イッチング素子ＴＺｂ１−ＴＺｂ８は、８ビット制御信
号ＶＢＳｂにより、そのオンおよびオフ状態が制御され
る。

【０１９４】図２５は、図２４に示す構成において高電
圧ＶＰＰ、中間電圧ＶＢＬおよびＶＣＰなどの内部電圧
を各メモリアレイまたはスペアメモリアレイへ供給する
ための制御信号を発生するための構成を示す図である。
図２５において、ブロックデコーダ３００は、メモリブ
ロックＭＢ（ＭＢ１−ＭＢ４）を指定するブロックアド
レス信号ＡＢを受け、信号ｉｎｔ／ＲＡＳＴに応答して
このブロックアドレス信号ＡＢを取込みかつデコードし
て内部ブロック指定信号を発生する。

【０１９５】アレイデコーダ３０２は、図１４に示すブ
ロックデコーダ１２５に対応し、アレイアドレス信号Ａ
Ｄを受け、信号ｉｎｔ／ＲＡＳＴに応答してこのアレイ
アドレス信号ＡＤを取込みかつデコードして各メモリブ
ロックにおいてメモリアレイを指定する内部アレイ要求
信号ＢＳｍ′を発生する。

【０１９６】ＩＣＣテスト検出器１２０は、図１４およ
び図１８に示す検出器１２０に対応し、アドレスキーＡ
ＤｌおよびＷＣＢＲ条件を示す信号ＷＣＢＲに応答して
Ｉｃｃ２テストモード指定信号／ＩＣＣＴＥＳＴを発生
する。

【０１９７】スペアアレイＩＣＣテスト検出器３０４
は、アドレスキーＡＤｈと信号ＷＣＢＲとに応答してス
ペアアレイに対するＩｃｃ２テストが要求されたことを
検出する。

【０１９８】メモリブロックＭＢｂのメモリアレイＭＡ
ｂｍに対する制御信号ＶＢＳｂｍはＮＡＮＤゲート３１
８およびインバータ３２０により発生される。ＮＡＮＤ
ゲート３１８は、ブロックデコーダ３００からのメモリ
ブロック指定信号と、アレイデコーダ３０２からのアレ
イ要求信号ＢＳｍ′と、インバータ３１０を介して与え
られるＩｃｃ２テストモード指定信号／ＩＣＣＴＥＳＴ
と、スペアアレイＩＣＣテスト検出器３０４から与えら
れるスペアアレイ要求信号／ＩＣＳとを受ける。インバ
ータ３２０は、ＮＡＮＤゲート３１８の出力信号を反転
して制御信号ＶＢＳｂｍを発生する。

【０１９９】メモリブロックＭＢｂのスペアメモリアレ
イＳＭＡｂｍに対する制御信号ＶＳＤＳｂｍは、ＮＡＮ
Ｄゲート３１４およびインバータ３１６により発生され
る。ＮＡＮＤゲート３１４は、ブロックデコーダ３００
からのブロック指定信号と、アレイデコーダ３０２から
のアレイ要求信号ＢＳｍ′と、インバータ３１０を介し
て与えられるＩｃｃ２テストモード指定信号／ＩＣＣＴ
ＥＳＴと、インバータ３１２を介して与えられるスペア
アレイ要求信号／ＩＣＳとを受ける。次にこの図２５に
示す構成の動作について簡単に説明する。

【０２００】ブロックデコーダ３００およびアレイデコ
ーダ３０２は、それぞれ、外部行アドレスストローブ信
号ｅｘｔ／ＲＡＳＴがＬレベルに立下がると、与えられ
たアドレス信号を取込みデコードする（ｉｎｔ／ＲＡＳ
Ｔは外部信号ｅｘｔ／ＲＡＳに従って変化する）。図２
５に示す構成において、内部行アドレスストローブ信号
ｉｎｔ／ＲＡＳは信号／ＩＣＣＴＥＳＴにより制御され
る。この信号ｉｎｔ／ＲＡＳにより、Ｉｃｃ２テストモ
ード時におけるメモリアレイまたはスペアアレイ内にお
ける行選択動作が禁止される。この図２５に示す信号ｉ
ｎｔ／ＲＡＳＴによりメモリブロックおよびメモリアレ
イ選択動作が行なわれる。

【０２０１】特定のアドレスキーＡＤｋおよび信号ＷＢ
ＣＲによりＩｃｃ２テストモードが指定されたとき、Ｉ
ｃｃ２テスト検出器１２０からの信号／ＩＣＣＴＥＳＴ
がＬレベルの活性状態とされ、インバータ３１０の出力
信号がＨレベルへ立上がる。このとき、スペアアレイが
指定されていない場合には、スペアアレイＩＣＣテスト
検出器３０４からの信号／ＩＣＳは非活性状態のＨレベ
ルにある。次いで、ブロックデコード３００およびアレ
イデコード３０２がそれぞれブロックアドレスＡＢおよ
びアレイアドレスＡＤをデコードし、ブロック指定信号
およびアレイ要求信号を発生する。これによりメモリブ
ロック指定信号により指定されたメモリブロック内にお
いてアレイ要求信号ＢＳｍ′が指定するメモリアレイＭ
Ａｂｍに対するＩｃｃ２テストが行なわれる。インバー
タ３２０からの信号ＶＢＳｂｍがＨレベルとなり、この
指定されたメモリブロック内の指定されたメモリアレイ
に対してのみ内部電圧（ＶＰＰ、ＶＣＰおよびＶＢＬ）
が供給されるためである。非選択メモリブロックおよび
非選択メモリアレイにおいては、信号ＶＢＳｂｍはＬレ
ベルになり、内部電圧は供給されない。

【０２０２】一方、スペアアレイＩＣＣテスト検出器３
０４からの信号／ＩＣＳはＨレベルにあり、インバータ
３１２の出力信号がＬレベルであり、ＮＡＮＤゲート３
１４はディスエーブル状態とされるため、インバータ３
１６から出力されるスペアアレイ用の制御信号ＶＳＢＳ
ｂｍはＬレベルになり、スペアアレイ上に対する内部電
圧の供給は禁止される。スペアアレイに対するＩｃｃ２
テストを行なう場合、まず信号ＡＤｈおよびＷＣＢＲが
特定の状態に設定され、スペアアレイＩＣＣテスト検出
器３０４からの信号／ＩＣＳがＬレベルとなる。この状
態においては、ＮＡＮＤゲート３１８はディスエーブル
状態とされ、メモリアレイＭＡｂｍに対する制御信号Ｖ
ＢＳｂｍは非活性状態のＬレベルとされる。

【０２０３】一方、インバータ３１２がＨレベルの信号
を出力し、ＮＡＮＤゲート３１４がデコーダ３００およ
び３０２からの出力信号に従ってＬレベルの信号を出力
する。これにより、選択されたメモリブロック内におい
てアレイデコーダ３０２が指定するスペアアレイに対す
る制御信号ＶＳＢＳｂｍがＨレベルの活性状態とされ
る。この指定されたスペアメモリアレイＳＭＡｂｍに対
するＩｃｃ２テストが行なわれる。

【０２０４】Ｉｃｃ２テストが行なわれない場合には、
信号／ＩＣＣＴＥＳＴはＨレベルにされる。機能テスト
を行なう場合には、メモリアレイＭＡｂｍおよび／また
はスペアメモリアレイＳＭＡｂｍに対して内部電圧を供
給する必要がある。この内部電圧供給を実現するため
に、インバータ３２０および３１６それぞれの出力部
に、一方入力に信号／ＩＣＣＴＥＳＴを受け、他方入力
に対応のインバータの出力を受けるＯＲゲートが設けら
れる。これによりアレイ単位でのＩｃｃ２テスト完了後
各メモリアレイに対する個別（個別ワード線）の不良検
出のための機能テストを行なうとき、信号／ＩＣＣＴＥ
ＳＴがＨレベルとされても各メモリアレイおよびスペア
メモリアレイへ内部電圧を供給することができ、確実に
機能テストを行なうことができる。

【０２０５】不良スペアアレイが検出された場合、この
不良スペアアレイは、内部電圧線からそのヒューズ素子
を切断することにより分離される。ここで、図２４にお
いては、メモリアレイに対して設けられたヒューズ素子
を示していないが、各メモリアレイおよびスペアアレイ
に対してスイッチング素子と直列にヒューズ素子が設け
られている。

【０２０６】図２６はスペアメモリアレイＳＭＡｂｍの
機能テストを実現するための構成を示す図である。図２
６においては、メモリブロックＭＡｂのスペアメモリア
レイブロックに対して設けられたスペア行デコーダブロ
ックＳＲＤｂに含まれるスペア行デコーダＳＲＤｂ
（ｍ，ｎ）を代表的に示す。スペアテストアレイデコー
ダ３２０は、テストモード指定信号ＴＥによりイネーブ
ルされ、信号ＷＣＢＲおよび特定のアドレスキー（ＡＤ
ｈ）に従ってスペアアレイ指定信号を発生する。

【０２０７】プログラム回路３２１は、図２に示すプロ
グラム回路１０および１２に対応し、プログラムされた
スペアアレイ指定信号ＢＳｎ（ｍ）を発生する。このプ
ログラム回路３２１が、スペア行デコーダＳＲＤｂ
（ｍ，ｎ）それぞれに対して設けられる。

【０２０８】マルチプレクサ３２２は、テストモード指
定信号ＴＥに従ってデコーダ３２０の出力信号およびプ
ログラム回路３１２の出力信号の一方を選択する。機能
テストモード時においては、テストモード指定信号ＴＥ
が活性状態にあり、マルチプレクサ３２２はスペアテス
トアレイデコーダ３２０の出力信号を選択してスペア行
デコーダＳＲＤｂ（ｍ，ｎ）へ与えられる。

【０２０９】スペア行デコーダＳＲＤｂ（ｍ，ｎ）は対
応のスペアアレイ内のスペアワード線ＷＬｂ（ｓ，ｎ）
に対してそれぞれ設けられる。図２６には明確には示し
ていないが、スペア行デコーダＳＲＤｂ（ｍ，ｎ）は図
１４の１２７に示すような行プリデコーダの出力する行
プリデコード信号を受ける。この行プリデコーダはメモ
リブロックＭＢ１−ＭＢ４それぞれに対して設けられて
いる。ブロックアドレス信号により指定されたメモリブ
ロックに対して設けられた行プリデコーダのみがイネー
ブル状態とされ、指定されたメモリブロックにおいてメ
モリアレイまたはスペアメモリアレイの機能テストが実
行される。

【０２１０】上述の構成においては、１つのメモリブロ
ックのみが指定されているだけであるが、多ビットデー
タを入出力するような構成においては４つのメモリブロ
ックＭＢ１−ＭＢ４が同時に指定される構成が利用され
てもよい。このような多ビットデータ構成の場合、図２
５に示すブロックデコーダ３００は、図２６に示すよう
なスペアテストアレイデコーダ３２０と同様特定のアド
レスキーに従って１つのメモリブロックをＩｃｃ２テス
トモード時に指定する構成を利用することにより、アレ
イ単位でのＩｃｃ２テストを行なうことができ、またさ
らにブロック単位でのＩｃｃ２テストをも行なうことが
可能となる。

【０２１１】また図２４に示す構成においては、メモリ
ブロックＭＢｂは８以上のメモリアレイを含んでもよ
く、また１つのメモリブロックに含まれるスペアメモリ
アレイの数は４に限定されない。また、メモリアレイお
よびスペアメモリアレイは１６本以上のワード線を含む
ように構成されてもよい。

【０２１２】図２７は、この発明のさらに他の実施例の
半導体記憶装置の全体の構成を概略的に示す図である。
図２７に示す構成においては、メモリアレイＭＡ１−Ｍ
Ａ４それぞれが、通常ワード線領域ＷＬｍ（ｍ＝１−
４）および冗長ワード線領域ＳＮＷＬｍを含む。同様
に、スペアメモリアレイＳＭＡは、スペアワード線領域
ＳＷＬとスペア冗長ワード線領域ＳＲＷＬを含む。

【０２１３】メモリアレイＭＡ１−ＭＡ４およびスペア
メモリアレイＳＭＡは互いに同一の構成を備えており、
またノーマルワード線領域ＷＬ１−ＷＬ４のそれぞれ
は、図１に示した構成と同様、不良メモリセルが存在し
ない場合には、スペアメモリアレイＳＭＡに含まれるス
ペアワード線領域ＳＷＬのスペアワード線と１対１態様
で対応付けられる複数の通常ワード線（１６本）を含
む。メモリアレイＭＡ１−ＭＡ４それぞれにおいて設け
られる冗長ワード線領域ＲＷＬｍに含まれる冗長ワード
線は、同じメモリアレイＭＡｂ内の通常ワード線領域Ｗ
Ｌｍに含まれる通常ワード線との置換が可能である。ス
ペア冗長ワード線領域ＳＲＷＬのスペア冗長ワード線は
スペアワード線領域ＷＬのスペアワード線と置換が可能
である。冗長ワード線領域ＲＷＬ１−ＲＷＬ４およびＳ
ＲＷＬそれぞれは、１以上の冗長ワード線を含む。

【０２１４】ノーマルワード線領域ＷＬ１−ＷＬ４に対
してはそれぞれ行デコーダブロックＲＤ１−ＲＤ４が設
けられ、冗長ワード線領域ＲＷＬ１−ＲＷＬ４に対して
はそれぞれ冗長行デコーダブロックＳＮＤ１−ＳＮＤ４
が設けられる。行デコーダブロックＲＤ１−ＲＤ４の各
々はノーマルワード線それぞれに対応して設けられるノ
ーマル行デコーダを含む。この行デコーダブロックＲＤ
１−ＲＤ４に含まれる行デコーダの構成は、図５に示す
ものと同じである。冗長行デコーダブロックＳＮＤ１−
ＳＮＤ４はそれぞれ、対応の冗長ワード線領域ＲＷＬ１
−ＲＷＬ４の冗長ワード線に対応して設けられる冗長行
デコーダを含む。この冗長行デコーダの構成については
後に説明する。

【０２１５】スペアワード線領域ＳＷＬおよびスペア冗
長ワード線領域ＳＲＷＬに対しては共通にスペア行デコ
ーダブロックＳＲＤが設けられる。このブロックＳＲＤ
は、スペアワード線ＳＷＬ（ｓ，１）−ＳＷＬ（ｓ，１
６）に対してそれぞれ設けられるスペア行デコーダおよ
びスペア冗長ワード線領域ＳＲＷＬのスペア冗長ワード
線に対して設けられるスペア冗長デコーダを含む。スペ
ア行デコーダは、図６に示すものと同じ構成を備える。

【０２１６】メモリアレイＭＡ１−ＭＡ４それぞれに対
しては、内部伝達線１上の内部電圧ＶＩ（ＶＰＰ，ＶＢ
Ｌ，ＶＣＰ）がそれぞれ溶断可能なリンク素子（ヒュー
ズ素子）Ｆ１−Ｆ４を介して供給される。スペアメモリ
アレイＳＭＡに対しては、スイッチング素子ＳＷ１を介
して内部電圧ＶＩが供給される。これらのヒューズ素子
Ｆ１−Ｆ４およびスイッチング素子ＳＷ１のオン／オフ
状態の設定は、先に説明した実施例におけるものと同じ
態様で実施される。次にこの図２７に示す構成における
「不良」ノーマルワード線の救済について説明する。

【０２１７】今、説明を簡略化するために、冗長ワード
線領域ＲＷＬ１−ＲＷＬ４は、それぞれ１本の冗長ワー
ド線ＲＷＬ（ｍ，１）を含み、またスペア冗長ワード線
領域ＳＲＷＬも１本のスペア冗長ワード線ＳＲＷＬ
（ｓ，１）を含むとする。

【０２１８】図２８に示すように、今メモリアレイＭＡ
１の通常ワード線領域ＷＬ１において２本の救済可能な
不良ノーマルワード線ＷＬ（１，４）およびＷＬ（１，
８）が存在する場合、これらは以下のようにして救済さ
れる。まず、ワード線ＷＬ（１，４）が、スペアメモリ
アレイＳＭＡのスペアワード線領域ＳＷＬに含まれるス
ペアワード線ＳＷＬ（ｓ，４）と置換され、ワード線Ｗ
Ｌ（１，８）は、メモリアレイＭＡ１に含まれる冗長ワ
ード線領域ＲＷＬ１の冗長ワード線ＲＷＬ（１，１）と
置換される。これにより、別のメモリアレイにおいてワ
ード線ＷＬ（ｍ，８）が不良であると判定された場合に
おいても、この不良ワード線ＷＬ（ｍ，８）はスペアワ
ード線領域ＳＷＬのスペアワード線ＳＷＬ（ｓ，８）で
救済することができ、不良ワード線の救済効率が改善さ
れる。

【０２１９】スペアワード線ＳＷＬ（ｓ，４）が不良で
ある場合には、そのスペアワード線ＳＷＬ（ｓ，４）
は、スペア冗長ワード線ＳＲＷＬ（ｓ，１）と置換され
る。このスペアワード線の置換については後に説明す
る。

【０２２０】上述のような置換方式をとることにより、
同じ行アドレスにおいて複数のワード線が不良である場
合にも、これらの不良ワード線を救済することが可能と
なる。

【０２２１】次に、１つのメモリアレイＭＡ１が救済可
能な不良ノーマルワード線ＷＬ（１，４）を含み、また
メモリアレイＭＡ２が救済可能な不良ノーマルワード線
ＷＬ（２，４）を含む状態を考える。この場合、図２９
に示すように、ワード線ＷＬ（１，４）がスペアワード
線ＳＷＬ（ｓ，４）と置換され、ワード線ＷＬ（２，
４）はメモリアレイＭＡ２自身の冗長ワード線ＲＷＬ
（２，１）と置換される。

【０２２２】なお、メモリアレイＭＡ１−ＭＡ４それぞ
れにおいて救済可能なノーマルワード線が１本しか存在
しない場合には、この不良ノーマルワード線はそれぞれ
対応の冗長ワード線領域の冗長ワード線と置換され、ス
ペアメモリアレイは使用せず、スイッチング素子ＳＷ１
をオフ状態に維持する構成が利用されてもよい。このよ
うな場合には、スペアメモリアレイＳＭＡにおける電流
消費をなくすことができ、消費電流を低減することがで
きる。

【０２２３】あるメモリアレイにおいて救済不能な不良
ノーマルワード線が存在する場合、このメモリアレイは
スペアメモリアレイＳＭＡと置換される（アレイ置
換）。この場合においても、残りのメモリアレイにおい
て救済可能な不良ノーマルワード線が存在する場合にお
いても、それぞれ対応の冗長ワード線領域における冗長
ワード線を用いて救済することができる。

【０２２４】図３０は、メモリアレイＭＡ１−ＭＡ４そ
れぞれにおいてワード線置換を実現するための構成を示
す図である。図３０において、不良アドレスプログラム
回路ＬＰは、メモリアレイＭＡ１−ＭＡ４それぞれに対
応して設けられる４つのリンクプログラム回路Ｌ１−Ｌ
４（ＬＩＮＫ１−ＬＩＮＫ４に対応）を含む。リンクプ
ログラム回路Ｌ１−Ｌ４それぞれは、図３５に示す回路
と同様の構成を備え、不良アドレスに対応するヒューズ
素子を溶断することにより、不良行アドレスのプログラ
ムが行なわれる。

【０２２５】リンクプログラム回路Ｌ１−Ｌ４のそれぞ
れは、対応のメモリアレイ（ＭＡ１−ＭＡ４）の冗長ワ
ード線（ＲＷＬ（１，１）−ＲＷＬ（４，１））と置換
されるべき不良ノーマルワード線を示す不良行アドレス
データを格納し、与えられた（プリデコードされた）行
アドレス信号をその格納された不良行アドレスデータと
比較し、そこにプログラムされた不良行がアドレス指定
されたか否かを示す信号を出力する。

【０２２６】この不良アドレスプログラム回路ＬＰのリ
ンクプログラム回路Ｌ１−Ｌ４の出力信号は並列に、判
別ゲートＤＣへ与えられる。判別ゲートＤＣは、図３５
に示すＮＯＲゲートＮＯ３１およびインバータＩＮＶ３
１に対応する。この判別ゲートＤＣは、不良アドレスプ
ログラム回路ＬＰが不良ノーマルワード線がアドレス指
定されたことを示すとき、活性状態（Ｈレベル）の信号
を出力する。

【０２２７】冗長デコーダＳＮＤｍは、対応の冗長ワー
ド線領域ＲＷＬｍに含まれる冗長ワード線ＲＷＬ（ｍ，
１）に対応して設けられ、判別ゲートＤＣの出力信号と
アレイ指定信号ＢＳｍ′とを受け、与えられた信号がと
もに活性状態のとき、対応の冗長ワード線ＲＷＬ（ｍ，
１）を選択状態（高電圧ＶＰＰレベル）へ駆動する。

【０２２８】図３１はスペアワード線またはスペア冗長
ワード線の置換を実現するための構成を示す図である。
この図３１に示す構成は、図２に示す構成に対応する。
図３１に示す構成においては、高電圧ＶＰＰを供給する
ノードと信号線５の間に大きな抵抗値を有するプルアッ
プ抵抗ＲＰｎが設けられる。この図３１に示す他の構成
が図２に示す構成と同様であり、対応する部分には同一
の参照符号を付し、その詳細な説明は省略する。この図
３１に示す構成がスペアワード線ＳＷＬ（ｓ，１）−Ｓ
ＷＬ（ｓ，１６）およびスペア冗長ワード線ＳＲＷＬ
（ｓ，１）それぞれに対応して設けられる。

【０２２９】プログラム回路１０および１２のプログラ
ムの方法は、図２に示す構成におけるプログラムの方法
と同じである。スペアワード線ＳＷＬ（ｓ，ｎ）が不良
である場合には、ヒューズ素子Ｆｎ．１，Ｆｎ．２，Ｆ
ｎ．３およびＦｎ，４がすべて切断される。これによ
り、信号線５はＮＡＮＤゲートＮＡｎ．１−ＮＡｎ．４
から分離され、その電位はプルアップ抵抗ＲＰｎにより
高電圧ＶＰＰレベルにプルアップされる。インバータＩ
ＮＶｎから出力される信号ＢＳＥｎがＬレベルに固定さ
れ、対応のスペアワード線ＳＷＬ（ｓ，ｎ）は常時非選
択状態とされる。スペア冗長ワード線ＳＲＷＬ（ｓ，
１）に対して設けられたプログラム回路１０および１２
において、対応の不良スペアワード線を使用するメモリ
アレイを指定するアレイ指定信号ＢＳｍ′が選択される
ように、ヒューズ素子のプログラムが行なわれる。これ
により、不良スペアワード線のスペア冗長ワード線によ
る置換が実現される。

【０２３０】ここで、後に説明するように、不良スペア
ワード線の行アドレスそのものは、別のリンク回路（図
３０に示すリンクプログラム回路と同様の構成を備え
る）によりプログラムされる。

【０２３１】図３２は、メモリアレイそれぞれに冗長ワ
ード線領域が設けられた構成における行選択系の全体の
構成を概略的に示す図である。図３２においては図面を
簡略化するために、ノーマルワード線ＷＬ（ｍ，ｎ）、
冗長ノーマルワード線ＲＷＬ（ｍ，１）、スペアワード
線ＳＷＬ（ｓ，ｎ）およびスペア冗長ワード線ＳＲＷＬ
（ｓ，１）に対する構成のみが代表的に示される。

【０２３２】アドレスバッファ１が、外部アドレス信号
を受け、内部アドレス信号を生成する。この外部アドレ
ス信号はメモリアレイを特定するブロックアドレス信号
およびメモリアレイにおけるワード線アドレス（行アド
レス）を指定する行アドレス信号を含む。ブロックデコ
ーダ２は、このアドレスバッファ１から与えられたブロ
ックアドレス信号をデコードし、ブロック指定信号（ア
レイ要求信号）ＢＳｍ′を発生する。

【０２３３】行プリデコーダＲＰＤが、このアドレスバ
ッファ１から与えられた内部行アドレス信号をプリデコ
ードし、行プリデコード信号ＸｉおよびＸｊを生成する
（図５および図６参照）。

【０２３４】不良行アドレスプログラム回路ＬＰが、図
３０に示すように４つのリンクプログラム回路Ｌ１−Ｌ
４を含み、そこに記憶された（プログラムされた）不良
行アドレスデータを行プリデコーダＲＰＤから与えられ
た行プリデコード信号と比較し、その比較結果を示す信
号を発生する。

【０２３５】判別ゲートＤＣは図３５に示すようにＮＯ
Ｒゲートおよびインバータを含み、不良行アドレスプロ
グラム回路ＮＰの出力信号に従って冗長デコーダイネー
ブル信号ＳＥＥを発生する。

【０２３６】スペアワード線ＳＷＬ（ｓ，ｎ）に対して
設けられるスペアプログラム回路ＳＴＤは、図３１に示
す構成を備え、ＮＡＮＤゲートとインバータを含み、対
応のスペアワード線ＳＷＬ（ｓ，ｎ）を使用するメモリ
アレイがブロック指定信号ＢＳｍ′により指定されたと
き、スペアデコーダイネーブル信号ＢＳＥｎを活性状態
とする。スペア冗長ワード線ＳＲＷＬ（ｓ，１）に対し
て設けられた冗長プログラム回路ＳＳＲＤも図３１に示
す構成を有し、スペアプログラム回路ＳＰＤと同様の構
成を備え、スペア冗長ワード線ＳＲＷＬ（ｓ，１）を使
用するメモリアレイがブロック指定信号ＢＳｍ′により
指定されたとき、スペア冗長デコーダイネーブル信号Ｂ
ＳＥｓを活性状態とする。

【０２３７】インバータＩＶｍは、ブロックデコーダ２
からのブロック指定信号ＢＳｍ′を反転する。この構成
は図３に示す構成と同じである。

【０２３８】ゲートＧＤは、図３に示すＮＯＲゲートＮ
Ｏｎ（ｍ）に対応し、信号ＢＳｍ、ＢＳＥｎ、ＢＳＥｓ
およびＳＥＥを受ける。このゲートＧＤは、信号ＢＳＥ
ｍ、ＢＳＥｓおよびＳＥＥがすべて非活性状態でありか
つ信号ＢＳｍが活性状態のときに活性状態のワード線イ
ネーブル信号ＢＳｎ（ｍ）を発生する。

【０２３９】スペア冗長デコーダＳＲＤ（ｓ，ｓ）に対
してリンクプログラム回路Ｌ５が設けられる。このリン
クプログラム回路Ｌ５は図３５に示すリンクプログラム
回路ＬＩＮＫ１−ＬＩＮＫ４と同じ構成を備え、そのヒ
ューズ素子のプログラム（切断）により不良スペアワー
ド線アドレスを格納し、行プリデコーダＲＰＤから与え
られるプリデコード信号とそのプログラムされた行スペ
アワード線アドレスデータとを比較し、その比較結果に
従った信号を出力する。リンクプログラム回路Ｌ５を設
けることにより、スペア冗長ワード線を用いて不良スペ
アワード線を救済することができる。

【０２４０】冗長デコーダＳＮＤｍは、図３５に示す構
成と同様ＮＡＮＤゲートとインバータとを含み、信号Ｂ
ＳｍおよびＳＥＥを受け、これらの信号ＢＳｍおよびＳ
ＥＥがともに活性状態のとき対応の冗長ワード線ＲＷＬ
（ｍ，１）を選択状態へ駆動する。

【０２４１】行デコーダＲＤ（ｍ，ｎ）は図５に示す行
デコーダと同じ構成を備え、行プリデコーダＲＰＤから
のプリデコード信号がノーマルワード線ＷＬ（ｍ，ｎ）
の行アドレスを指定しかつ信号ＢＳｎ（ｍ）が活性状態
のとき、対応のノーマルワード線ＷＬ（ｍ，ｎ）を選択
状態へ駆動する。

【０２４２】スペア行デコードＳＲＤ（ｓ，ｎ）は、図
６に示す構成と同じ構成を備え、ＮＡＮＤゲートとイン
バータとを含み、行プリデコーダＲＰＤからの行プリデ
コード信号が対応のスペアワード線ＳＷＬ（ｓ，ｎ）の
行アドレスを指定しかつ信号ＢＳＥｍが活性状態のとき
この対応のスペアワード線ＳＷＬ（ｓ，ｎ）を選択状態
へ駆動する。

【０２４３】スペア冗長行デコードＳＲＤ（ｓ，ｎ）は
冗長行デコーダＳＮＤｍと同じ構成を備え、リンクプロ
グラム回路Ｌ５の出力信号と冗長プログラム回路ＳＳＰ
Ｄの出力信号ＢＳＥｓがともに活性状態のとき、対応の
スペア冗長ワード線ＳＲＷＬ（ｓ，１）を選択状態へ駆
動する。

【０２４４】次に、この図３２に示す構成の動作を具体
的に、図２８および図２９を併わせて参照して説明す
る。

【０２４５】不良ノーマルワード線ＷＬ（１，４）が指
定されたとき（図２８参照）、プログラム回路ＳＰＤに
おいては、このメモリアレイＭＡ１を指定するブロック
指定信号がプログラムされており、信号ＢＳＥｎが活性
状態とされ、ゲートＧＤがディスエーブル状態とされ
る。これにより、信号ＢＳｎ（ｍ）が非活性状態とさ
れ、ノーマルワード線ＷＬ（ｍ，４）はすべて非選択状
態とされる。一方、スペア行デコーダＳＲＤ（ｓ，４）
が信号ＤＳＥｎ（この場合ｎ＝４）によりイネーブルさ
れ、行プリデコーダＲＰＤの出力する行プリデコード信
号に従って対応のスペアワード線ＳＷＬ（ｓ，４）を選
択状態へ駆動する。

【０２４６】この場合、図２９に示すように、ワード線
ＷＬ（２，４）が不良の場合、プログラム回路ＬＰに
は、ワード線ＷＬ（２，４）に対する行アドレス“２”
が格納されており、回路ＬＰおよびＤＣにより信号ＳＥ
Ｅが活性状態とされる。しかしながら、インバータＩＶ
ｍ（ｍ＝２）から出力されるブロック指定信号ＢＳ２は
非活性状態にあり（メモリアレイＭＡ１が指定されてい
る）、したがって冗長行デコーダＳＮＤｍはディスエー
ブル状態とされるため、冗長ワード線ＲＷＬ（２，１）
は非選択状態を維持する。

【０２４７】今、ノーマルワード線ＷＬ（２，４）がア
ドレス指定された場合（図２９参照）、スペアプログラ
ム回路ＳＰＤからの出力信号ＢＳＥ４は、メモリアレイ
ＭＡ１がプログラムされており、今、メモリアレイＭＡ
２が指定されるため、非活性状態とされ、スペアワード
線ＳＷＬ（ｓ，４）は選択されない（スペア行デコーダ
ＳＲＤ（ｓ，４）はディスエーブル状態とされる）。

【０２４８】一方、信号ＳＥＥがプログラム回路ＬＰお
よび判別ゲートＤＣにより活性状態とされ、メモリアレ
イＭＡ２を指定するブロック指定信号ＢＳ２も活性状態
となり、冗長行デコーダＳＮＤｍが活性化され、冗長ワ
ード線ＲＷＬ（２，１）が選択状態とされる。すなわ
ち、不良ノーマルワード線ＷＬ（２，４）は冗長ワード
線ＲＷＬ（２，１）で置換される。

【０２４９】スペアワード線ＳＷＬ（ｓ，ｎ）をスペア
冗長ワード線ＳＲＷＬ（ｓ，１）で置き換えた場合にお
いて、スペアワード線ＳＷＬ（ｓ，ｎ）が指定されたと
き、信号ＢＳＥｎは非活性状態であり、一方、信号ＢＳ
Ｅｓが活性状態とされる。リンクプログラム回路Ｌ５の
出力信号が活性状態とされ、デコーダＳＲＤ（ｓ，ｓ）
が対応のスペア冗長ワード線ＳＲＷＬ（ｓ，ｓ）を選択
状態へ駆動する。このとき、信号ＢＳＥｓによりゲート
ＤＤはディスエーブル状態とされ、ノーマルワード線Ｗ
Ｌ（ｍ，ｎ）は非選択状態とされる。

【０２５０】なお、上述の説明においては、冗長ワード
線領域ＷＬ１−ＷＬ４およびスペア冗長ワード線領域Ｓ
ＲＷＬは１本の冗長ワード線のみを含むように説明して
いる。しかしながらこの各領域において設けられる冗長
ワード線の数は２以上であってもよく、この場合、図３
２に示す構成を拡張することにより容易に複数の冗長ワ
ード線から１つの冗長ワード線を選択する構成が実現さ
れる。

【０２５１】またリンクプログラム回路Ｌ１−Ｌ４およ
びＬ５を用いず、いわゆる「シフトリダンダンシー」に
従った冗長ワード線救済方式が利用されてもよい。また
この図２７に示すようにメモリアレイがノーマルワード
線と冗長ワード線を含む構成は他のＩｃｃ２テストを行
なう構成と組合わせて利用されてもよい。

【０２５２】

【発明の効果】以上のように、この発明に従えば、スペ
アアレイおよびメモリアレイが同数のワード線を含んで
おり、また不良ワード線が存在しない場合このスペアア
レイのワード線とメモリアレイのワード線とは１対１態
様で対応付けられるため、ワード線単位での置換および
アレイ単位での置換両者を容易に行なうことができる。

【０２５３】またアレイそれぞれに対しスイッチング素
子を設けることにより、アレイ単位でのＩｃｃ２テスト
を行なうことができ、高速で不良アレイを検出すること
が可能となる。

【０２５４】すなわち請求項１に係る半導体記憶装置に
おいては、メモリアレイそれぞれに含まれるワード線と
少なくとも１つのスペアワード線に含まれワード線と
を、不良ワード線が存在しない場合には１意的に対応付
けるように構成したため、不良ワード線の不良モードに
従ってワード線置換またはアレイ置換を簡易な回路構成
で容易に実現することができ、不良ワード線救済効率が
改善され、製品歩留りが大幅に改善される。

【０２５５】請求項２に係る半導体記憶装置において
は、メモリアレイおよびスペアアレイそれぞれが冗長ワ
ード線を設け、メモリアレイの各ワード線はスペアアレ
イのスペアワード線またはスペア冗長ワード線またはメ
モリアレイ自身に含まれる冗長ワード線と置換すること
ができるように構成したため、救済することのできる不
良ワード線の数が大幅に増加し、不良ワード線救済効率
が改善される。

【０２５６】請求項３に係る半導体記憶装置において
は、メモリアレイに対して設けられたワード線選択のた
めの行デコーダおよびスペアアレイに対して設けられた
スペアワード線選択のためのスペアデコーダが同じ論理
構成を有しており、両者に共通に行アドレス信号を印加
することができ、ワード線置換の制御および構成が簡略
化される。また行デコーダおよびスペアデコーダに対し
同じレイアウトパターンを繰返すことができ、デコーダ
のレイアウトが容易となるとともに占有面積が低減され
る。アクセス遅延も増加しない。

【０２５７】請求項４に係る半導体記憶装置において
は、メモリアレイそれぞれに内部電圧をヒューズ素子を
介して供給するように構成しかつスペアアレイへはスイ
ッチング素子を介して内部電圧を供給するように構成し
たため、ヒューズ素子およびスイッチング素子のプログ
ラムにより容易に不良アレイの置換を行なうことができ
る。

【０２５８】請求項５に係る半導体記憶装置において
は、メモリアレイそれぞれにヒューズ素子を介して内部
電圧を供給しかつスペアアレイにはスイッチング素子を
介して内部電圧を供給するように構成しているため、ま
た救済可能な不良ワード線のみが存在する場合にはヒュ
ーズ素子をすべて導通状態としかつスイッチング素子を
オン状態としているため、ワード線単位の置換を行なう
ことができる。

【０２５９】請求項６に係る半導体記憶装置において
は、スタンバイ電流テストモード時においては、ブロッ
クデコーダの動作を行なわせかつ行デコーダの動作を禁
止するように構成したため、行アドレス信号の発生が禁
止され、かつアレイ指定信号のみが発生され、このアレ
イ指定信号が指定するアレイに対してのみスイッチング
素子を選択的にオン状態として内部電圧を供給するよう
に構成したため、アレイ単位でのスタンバイ電流テスト
を行なうことができ、不良アレイの検出が容易かつ高速
に行なうことができる。

【０２６０】請求項７に係る半導体記憶装置において
は、スタンバイ電流テストモード時には、行選択系回路
の動作が禁止され、アレイ選択系回路のみが動作するよ
うに構成しているため、アレイ単位でのスタンバイ電流
テストを容易に行なうことができる。

【０２６１】請求項８に係る半導体記憶装置において
は、スペアアレイ指定信号発生手段を設け、スタンバイ
電流テストモード時にはこのスペアアレイ指定信号発生
手段からのスペアアレイ指定信号に従ってスペアアレイ
を指定して内部電圧をこの指定されたスペアアレイへ供
給しかつ他のアレイへの内部電圧の供給を禁止するよう
に構成したため、スペアアレイに対するスタンバイ電流
テストを行なうことができ、スペアアレイの良／不良を
高速で検出することができ、不良ワード線をこの不良ス
ペアアレイ内のスペアワード線で置換する工程が不要と
され、半導体記憶装置のテスト時間が短縮される。

【０２６２】請求項９に係る半導体記憶装置において、
各々が複数のメモリアレイと少なくとも１個のスペアア
レイからなるメモリブロックを複数個設け、これら複数
のメモリブロックそれぞれに対し不良ワード線をスペア
ワード線で置換する置換制御回路を設けたため、複数の
メモリブロックを有する半導体記憶装置においてもメモ
リブロックそれぞれにおいて不良ワード線／不良アレイ
の救済を行なうことができ、製品歩留りが大幅に改善さ
れる。

【０２６３】請求項１０に係る半導体記憶装置のテスト
方法においては、アレイ単位でスタンバイ電流テストを
行ない、不良アレイが存在するときにはスペアアレイと
置換し、このスペアアレイのスタンバイ電流を行ない、
次いですべてのアレイに対するスタンバイ電流テスト完
了後機能テストを行なって不良ワード線の救済を行なう
ように構成しているため、ワード線単位の置換およびア
レイ単位の置換何れをも容易に実現することができると
ともに、不良ワード線および不良スペアアレイが検出さ
れたとき、その半導体記憶装置が不良と判定されるた
め、不良ワード線を不良スペアアレイ内にスペアワード
線で置換する必要がなく、半導体記憶装置のテスト時間
が大幅に短縮される。

【図面の簡単な説明】

【図１】 この発明の一実施例である半導体記憶装置の
要部の構成を概略的に示す図である。

【図２】 図１に示すスペア行デコーダをイネーブルす
るプログラム回路の構成を示す図である。

【図３】 図１に示す行デコーダをイネーブルするため
の信号を発生する回路の構成を概略的に示す図である。

【図４】 図２および図３に示す構成とワード線および
スペアワード線との対応関係を説明する図である。

【図５】 図１に示す行デコーダの構成を示す図であ
る。

【図６】 図１に示すスペア行デコーダの構成を示す図
である。

【図７】 図１に示す構成における行選択系における信
号の流れを説明するための図である。

【図８】 図１に示す行デコーダおよびスペア行デコー
ダの全体の配置を示す図である。

【図９】 図１に示すスイッチング素子の構成の一例を
示す図である。

【図１０】 図１に示すスイッチング素子の他の構成を
示す図である。

【図１１】 図１に示す行デコーダおよびスペアデコー
ダの他の構成を示す図である。

【図１２】 この発明に従う半導体記憶装置のテスト方
法を説明するフロー図である。

【図１３】 図１２に示すテスト方法を実現するための
半導体記憶装置の構成を示す図である。

【図１４】 図１３に示す半導体記憶装置の全体の構成
を概略的に示すブロック図である。

【図１５】 図１４に示すＩＣＣテスト制御回路の構成
を概略的に示す図である。

【図１６】 図１４に示すＲＡＳバッファの構成を示す
図である。

【図１７】 図１６に示すＲＡＳバッファの動作を示す
信号波形図である。

【図１８】 図１４に示すＩＣＣテスト検出器の構成を
示す図である。

【図１９】 図１８に示すＩＣＣテスト検出器の動作を
示す信号波形図である。

【図２０】 図１４に示す行アドレスバッファの構成を
示す図である。

【図２１】 図２０に示すアレイラッチイネーブル信号
を発生するための回路の構成および動作を示す信号波形
図である。

【図２２】 図２０に示すアドレスイネーブル信号を発
生するための回路構成および動作を示す信号波形図であ
る。

【図２３】 図１４に示すＩＣＣテスト制御回路の構成
を示す図である。

【図２４】 この発明の他の実施例である半導体記憶装
置の全体の構成を概略的に示す図である。

【図２５】 図２４に示すスイッチング素子制御信号を
発生するための構成を示す図である。

【図２６】 スペアアレイのＩｃｃ２テストを行なうた
めの構成を示す図である。

【図２７】 この発明のさらに他の実施例である半導体
記憶装置の全体の構成を概略的に示す図である。

【図２８】 図２７に示す半導体記憶装置における不良
ワード線の救済の方法を説明するための図である。

【図２９】 図２７に示す半導体記憶装置における不良
ワード線の救済の方法を示す図である。

【図３０】 図２７に示す冗長行デコーダに対するプロ
グラム回路の構成を概略的に示す図である。

【図３１】 図２７に示すスペア行デコーダに対するプ
ログラム回路の構成を示す図である。

【図３２】 図２７に示す半導体記憶装置における行選
択系の構成を概略的に示す図である。

【図３３】 従来の半導体記憶装置の全体の構成を概略
的に示す図である。

【図３４】 従来の半導体記憶装置における行選択系の
構成を概略的に示す図である。

【図３５】 従来の半導体記憶装置における行選択系の
構成をより詳細に示す図である。

【図３６】 従来の半導体記憶装置における行デコーダ
およびスペア行デコーダの構成を示す図である。

【図３７】 従来の半導体記憶装置における１列のメモ
リセルに関連する部分の構成を示す図である。

【図３８】 従来の半導体記憶装置における問題点を説
明するための図である。

【図３９】 従来の半導体記憶装置の他の構成を概略的
に示す図である。

【符号の説明】

１ 内部電圧線、Ｆ１〜Ｆ４ ヒューズ素子、ＳＷ１
スイッチング素子、ＲＤ（１，１）〜ＲＤ（４，１６）
行デコーダ、ＳＲＤ（ｓ，１）〜ＳＲＤ（ｓ，１６）
スペア行デコーダ、１０ 第１のプログラム回路、１
２ 第２のプログラム、２ アドレスバッファ、３ ブ
ロックデコーダ、１ａ，１ｂ，１ｃ 内部電圧線、ＳＷ
１ａ，ＳＷ１ｂ スイッチング素子、ＳＡ センスアン
プ、Ｔ１Ｐ〜Ｔ４Ｐ，Ｔ１ｂ−Ｔ４ｂ スイッチング素
子、ＳＷ１Ｐ，ＳＷ２Ｐ，ＳＷ２ｂ スイッチング素
子、１００ メモリアレイ部、１０２ スペアアレイ
部、１０４ 行デコーダ、１０６ スペアデコーダ回
路、１０８ 電圧制御回路、１１０ センスアンプ回
路、１２２ ＲＡＳバッファ １２４ 行アドレスバッ
ファ、１２６ 行アドレスバッファ、１２５，１２７
行プリデコーダ、１２８ ワード線／センスアンプコン
トロール回路、１２０ ＩＣＣテスト検出器、１４０内
部電圧発生器、１５０ ＩＣＣテスト制御回路、１５１
アレイ選択器、１５３ スペアアレイ選択器、２２０
モード検出器、ＭＢ１−ＭＢ４ メモリブロック、Ｍ
Ａ１１−ＭＡ４４ メモリアレイ、ＳＭＡ１１−ＳＭＡ
４４ スペアメモリアレイ、３００ ブロックデコー
ダ、３０２ アレイデコーダ、３０４スペアアレイＩＣ
Ｃテスト検出器、３２０ スペアテストアレイデコー
ダ、３２１ プログラム回路、３１８ ＮＡＮＤゲー
ト、３１４ ＮＡＮＤゲート、ＲＷＬ１−ＲＷＬ４ 冗
長ワード線領域、ＳＲＷＬ スペア冗長ワード線領域、
ＳＮＤ１−ＳＮＤ４ 冗長行デコード回路、ＬＰ 不良
行アドレスプログラム回路、ＳＰＤ スペアワード線プ
ログラム回路、ＳＳＰＤ スペア冗長プログラム回路。

Claims (10)

【特許請求の範囲】
1. 【請求項１】 各々が、行および列状に配列される複数
   のメモリセルと、各前記行に対応して配設されかつ各々
   に対応の行のメモリセルが接続される複数のワード線と
   を含む複数のメモリアレイと、 行および列のマトリックス状に配列される複数のメモリ
   セルと、各前記行に対応して配設され各々に対応の行の
   メモリセルが接続され、かつさらに各前記メモリアレイ
   に含まれるワード線と同一数設けられるスペアワード線
   を含む少なくとも１個のスペアメモリアレイとを備え、
   各前記メモリアレイにおけるワード線の各々は、不良ワ
   ード線が前記メモリアレイおよびスペアメモリアレイの
   いずれにも存在しないとき、前記スペアメモリアレイの
   スペアワード線と１意的に対応付けられ、 前記複数のメモリアレイのうちのメモリアレイにおいて
   不良ワード線が存在するとき、該不良ワード線を対応の
   スペアワード線と置換するための置換制御回路とを備え
   る、半導体記憶装置。
2. 【請求項２】 前記複数のメモリアレイの各々は、さら
   に、１行のメモリセルが接続される少なくとも１本の冗
   長ワード線を含み、かつ前記スペアメモリアレイはさら
   に、複数のメモリセルを接続する少なくとも１本のスペ
   ア冗長ワード線を備え、 前記置換制御回路は、あるメモリアレイにおいて不良ワ
   ード線が存在するとき、該不良ワード線を該あるメモリ
   アレイ内の冗長ワード線と置換するための冗長置換回路
   を備える、請求項１記載の半導体記憶装置。
3. 【請求項３】 前記置換制御回路は、 各前記スペアワード線に対応して設けられ、与えられた
   行アドレス信号をデコードして該デコード結果に従って
   対応のスペアワード線上へスペアワード線駆動信号を発
   生する複数のスペア行デコーダと、 各前記メモリアレイにおける前記複数のワード線各々に
   対応して設けられ、与えられた行アドレス信号をデコー
   ドし、該デコード結果に従って対応のワード線上へワー
   ド線駆動信号を発生するための複数の行デコーダを備
   え、 前記複数の行デコーダの各々は、前記複数のスペア行デ
   コーダの各々と同じ論理ゲートの接続配置を備える、請
   求項１記載の半導体記憶装置。
4. 【請求項４】 さらに、前記複数のメモリアレイのうち
   に不良メモリアレイが存在する場合、該不良メモリアレ
   イを所定の内部電圧を伝達する内部電圧伝達手段から分
   離しかつ前記内部電圧伝達線を前記スペアメモリアレイ
   へ接続する電圧供給制御手段を備える、請求項１ないし
   ３のいずれかに記載の半導体記憶装置。
5. 【請求項５】 前記複数のメモリアレイのいずれにおい
   ても不良ワード線のみしかその存在が見出されない場合
   には、所定の内部電圧を前記複数のメモリアレイの各々
   へ供給する電圧制御素子をさらに備える、請求項１ない
   し４のいずれかに記載の半導体記憶装置。
6. 【請求項６】 スタンバイ電流テストモード指示信号を
   発生するためのスタンバイ手段と、 前記スタンバイ電流テストモード指示信号に応答して、
   メモリアレイを指定するアレイ指示信号を発生しかつ行
   アドレス信号の発生を禁止するアドレス決定回路と、 前記スタンバイ電流モード指示信号と前記アレイ指示信
   号とに応答して前記アレイ指示信号が指定するメモリア
   レイへ所定の内部電圧を供給する接続制御回路を備え
   る、請求項１ないし５のいずれかに記載の半導体記憶装
   置。
7. 【請求項７】 さらに、複数のメモリアレイそれぞれに
   おける行を指定する行アドレス信号に従って行指定信号
   を発生する行選択手段と、アレイアドレス信号に従って
   アレイ指定信号を発生するアレイ選択手段と、スタンバ
   イ電流テストモード指示信号の活性化に応答してアレイ
   選択手段をイネーブルしかつ行選択手段をディスエーブ
   ルする選択制御手段を備える、請求項１に記載の半導体
   記憶装置。
8. 【請求項８】 さらに、前記スペアメモリアレイを指定
   するためのスペアアレイ指示信号を発生する手段と、 前記スタンバイ電流テストモード指示信号と前記スペア
   アレイ指示信号とに応答して、所定の内部電圧の前記複
   数のメモリアレイへの印加を禁止しつつ前記スペアアレ
   イ指示信号が指定するスペアアレイへ所定の内部電圧を
   供給する手段とを備える、請求項６記載の半導体記憶装
   置。
9. 【請求項９】 前記複数のメモリアレイおよび前記少な
   くとも１つのスペアアレイで構成されるメモリブロック
   が複数個設けられ、かつ前記置換制御回路は各前記メモ
   リブロックに対応して設けられる、請求項１〜８のいず
   れかに記載の半導体記憶装置。
10. 【請求項１０】 各々が、行および列状に配列される複
    数のメモリセルを有する複数のメモリアレイと、各前記
    メモリアレイと同数の行および列のメモリセルを有する
    少なくとも１個のスペアメモリアレイと、内部電圧を伝
    達する内部電圧伝達線とを備える半導体記憶装置のテス
    ト方法であって、 アレイ指示信号に従って、該アレイ指示信号が指定する
    アレイ以外のアレイを前記内部電圧伝達線から分離しか
    つ前記アレイ指示信号が指定するアレイに対するスタン
    バイ電流テストを行なうステップと、 該スタンバイ電流テストにおいてスタンバイ電流が所定
    値より大きいため該メモリアレイが不良と判別されたと
    き、スペアアレイのみを内部電圧線に接続して該スペア
    アレイに対するスタンバイ電流テストを行なうステップ
    と、 該スタンバイ電流テストが前記複数のメモリアレイのす
    べてに対して行なわれたとき、前記複数のメモリアレイ
    のいずれかにおいて不良行が存在するか否かを判別する
    機能テストを行なうステップと、 該不良行がスペアアレイの行と置換可能なとき、該スペ
    アアレイにおける行と不良行とを置換するステップとを
    備える、半導体記憶装置のテスト方法。