JPH07169795A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH07169795A JPH07169795A JP5316962A JP31696293A JPH07169795A JP H07169795 A JPH07169795 A JP H07169795A JP 5316962 A JP5316962 A JP 5316962A JP 31696293 A JP31696293 A JP 31696293A JP H07169795 A JPH07169795 A JP H07169795A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor chip
- lead
- electrodes
- electrode
- anisotropic conductive
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/531—Shapes of wire connectors
- H10W72/536—Shapes of wire connectors the connected ends being ball-shaped
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/531—Shapes of wire connectors
- H10W72/5363—Shapes of wire connectors the connected ends being wedge-shaped
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/851—Dispositions of multiple connectors or interconnections
- H10W72/853—On the same surface
- H10W72/865—Die-attach connectors and bond wires
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/731—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors
- H10W90/736—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors between a chip and a stacked lead frame, conducting package substrate or heat sink
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】
【目的】半導体チップの回路面上に金属リードを設けた
リード・オン・チップ（ＬＯＣ）パッケージを低コスト
で製造可能とする。 【構成】半導体チップ１０２の表面の複数の電極１０４
の上方には金属リードの内側部分であるインナーリード
１０７があり、電極とは一対一に相対している。半導体
チップとインナーリードとは異方性導電膜１０８により
接着結合されている。電極は、その電極に相対するイン
ナーリードと、異方性導電膜中に含まれている導電性粒
子１０９により電気的に導通している。異方性導電膜は
微小な導電性粒子を接着剤フィルムに分散した接続材料
であり、導電性粒子で電極間を電気的に接続すると同時
に、接着剤で機械的に固定をする。 【効果】半導体チップとインナーリードとの機械的接着
と、半導体チップ表面上の電極とインナーリードとの電
気的結合とを一工程でできる。
リード・オン・チップ（ＬＯＣ）パッケージを低コスト
で製造可能とする。 【構成】半導体チップ１０２の表面の複数の電極１０４
の上方には金属リードの内側部分であるインナーリード
１０７があり、電極とは一対一に相対している。半導体
チップとインナーリードとは異方性導電膜１０８により
接着結合されている。電極は、その電極に相対するイン
ナーリードと、異方性導電膜中に含まれている導電性粒
子１０９により電気的に導通している。異方性導電膜は
微小な導電性粒子を接着剤フィルムに分散した接続材料
であり、導電性粒子で電極間を電気的に接続すると同時
に、接着剤で機械的に固定をする。 【効果】半導体チップとインナーリードとの機械的接着
と、半導体チップ表面上の電極とインナーリードとの電
気的結合とを一工程でできる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置のパッケー
ジに関し、半導体チップの回路面上に金属リードを設け
たリード・オン・チップ（Ｌｅａｄ ｏｎ ｃｈｉｐ。
以下、「ＬＯＣ」と略記する。）パッケージに関する。
ＬＯＣパッケージは、インナーリードを半導体チップの
横に配置した従来のパッケージに比べ、幅の広い半導体
チップを内蔵できる利点があり、主に半導体メモリ用に
使われている。
ジに関し、半導体チップの回路面上に金属リードを設け
たリード・オン・チップ（Ｌｅａｄ ｏｎ ｃｈｉｐ。
以下、「ＬＯＣ」と略記する。）パッケージに関する。
ＬＯＣパッケージは、インナーリードを半導体チップの
横に配置した従来のパッケージに比べ、幅の広い半導体
チップを内蔵できる利点があり、主に半導体メモリ用に
使われている。
【０００２】
【従来の技術】従来のＬＯＣパッケージは図５に示すよ
うに、金属リード１０１と半導体チップ１０２とを両面
に粘着性を持った絶縁膜１０３で接着して結合し、半導
体チップ表面に設けられた電極１０４と金属リードの内
端部とを金属細線１０５で結合して電気的に導通させ、
半導体チップ１０２、金属リードの内側部分であるイン
ナーリード１０７、金属細線１０５を樹脂１０６で封止
した構造をしていた。
うに、金属リード１０１と半導体チップ１０２とを両面
に粘着性を持った絶縁膜１０３で接着して結合し、半導
体チップ表面に設けられた電極１０４と金属リードの内
端部とを金属細線１０５で結合して電気的に導通させ、
半導体チップ１０２、金属リードの内側部分であるイン
ナーリード１０７、金属細線１０５を樹脂１０６で封止
した構造をしていた。
【０００３】
【発明が解決しようとする課題】前述した従来のＬＯＣ
パッケージは、金属リードと半導体チップとを、両面に
粘着性を持った絶縁膜で接着する工程と、然るのち半導
体チップ表面に設けられた電極と金属リードの内端部と
を金属細線で一つ一つ結合するいわゆるワイヤボンディ
ング工程を経て製造する。この為、製造コストが高くな
るという問題があった。
パッケージは、金属リードと半導体チップとを、両面に
粘着性を持った絶縁膜で接着する工程と、然るのち半導
体チップ表面に設けられた電極と金属リードの内端部と
を金属細線で一つ一つ結合するいわゆるワイヤボンディ
ング工程を経て製造する。この為、製造コストが高くな
るという問題があった。
【０００４】本発明の目的は、かかる課題を解決し、低
コストで、しかも製造容易なＬＯＣパッケージを提供す
る事にある。
コストで、しかも製造容易なＬＯＣパッケージを提供す
る事にある。
【０００５】
【課題を解決するための手段】半導体チップと、該半導
体チップの表面に設けられた電極群と、金属リード群
と、該半導体素子表面と該金属リード群とを接着する薄
膜とを含んで成る半導体装置において、該電極群の中の
一電極と該金属リード群の中の一金属リード間では該薄
膜中の導電物質により電気的に導通しており、他の金属
リードとは該薄膜を介しては電気的に非導通である事を
特徴とする。
体チップの表面に設けられた電極群と、金属リード群
と、該半導体素子表面と該金属リード群とを接着する薄
膜とを含んで成る半導体装置において、該電極群の中の
一電極と該金属リード群の中の一金属リード間では該薄
膜中の導電物質により電気的に導通しており、他の金属
リードとは該薄膜を介しては電気的に非導通である事を
特徴とする。
【０００６】
【実施例】以下、実施例により本発明を詳しく説明す
る。
る。
【０００７】図１、図２はそれぞれ第１の実施例の断面
図、要部の平面図である。半導体チップ１０２の表面に
はアルミニウムあるいはアルミニウムに少量のシリコ
ン、銅などを混入した金属でできた複数の電極１０４が
ある。電極の上方には金属リードの内側部分であるイン
ナーリード１０７があり、電極とは一対一に相対してい
る。この金属リードには、４２％のニッケルを含んだ鉄
−ニッケル合金である４２アロイでできたものを用い
た。４２アロイの代わりに、銅を主体にしてスズ、ニッ
ケルなどの少量の他の金属を含んだ銅アロイでできたも
のを用いることもできる。半導体チップとインナーリー
ドとは異方性導電膜１０８により接着結合されている。
電極は、その電極に相対するインナーリードと、異方性
導電膜中に含まれている導電性粒子１０９により電気的
に導通している。しかし、隣接するインナーリードと
は、導電性粒子の最大径より離れているため電気的に非
導通である。異方性導電膜は微小な導電性粒子を接着剤
フィルムに分散した接続材料であり、導電性粒子で電極
間を電気的に接続すると同時に、接着剤で機械的に固定
をする。異方性導電膜は、膜厚２５ミクロンメートル、
接着剤は熱硬化系のエポキシ樹脂で、膜中に含まれる導
電性粒子はニッケルで直径が１０ミクロンメートルのも
のを用いた。
図、要部の平面図である。半導体チップ１０２の表面に
はアルミニウムあるいはアルミニウムに少量のシリコ
ン、銅などを混入した金属でできた複数の電極１０４が
ある。電極の上方には金属リードの内側部分であるイン
ナーリード１０７があり、電極とは一対一に相対してい
る。この金属リードには、４２％のニッケルを含んだ鉄
−ニッケル合金である４２アロイでできたものを用い
た。４２アロイの代わりに、銅を主体にしてスズ、ニッ
ケルなどの少量の他の金属を含んだ銅アロイでできたも
のを用いることもできる。半導体チップとインナーリー
ドとは異方性導電膜１０８により接着結合されている。
電極は、その電極に相対するインナーリードと、異方性
導電膜中に含まれている導電性粒子１０９により電気的
に導通している。しかし、隣接するインナーリードと
は、導電性粒子の最大径より離れているため電気的に非
導通である。異方性導電膜は微小な導電性粒子を接着剤
フィルムに分散した接続材料であり、導電性粒子で電極
間を電気的に接続すると同時に、接着剤で機械的に固定
をする。異方性導電膜は、膜厚２５ミクロンメートル、
接着剤は熱硬化系のエポキシ樹脂で、膜中に含まれる導
電性粒子はニッケルで直径が１０ミクロンメートルのも
のを用いた。
【０００８】本実施例の半導体装置は以下の工程により
製造した。
製造した。
【０００９】まず、半導体チップ表面に異方性導電膜
を、全ての電極が被われるように貼る。
を、全ての電極が被われるように貼る。
【００１０】次に、リードフレームをインナーリードが
電極の上方に位置するように位置合わせし、異方性導電
膜の上面に貼り合わせ、加熱、加圧して固定する。加熱
条件としては、温度１５０〜２００゜Ｃ、時間１０〜３
０秒が、加圧条件としては、２０〜４０Ｋｇ／ｃｍ2が
好ましい。本実施例では、１７０゜Ｃ、２０秒、３０Ｋ
ｇ／ｃｍ2で行った。
電極の上方に位置するように位置合わせし、異方性導電
膜の上面に貼り合わせ、加熱、加圧して固定する。加熱
条件としては、温度１５０〜２００゜Ｃ、時間１０〜３
０秒が、加圧条件としては、２０〜４０Ｋｇ／ｃｍ2が
好ましい。本実施例では、１７０゜Ｃ、２０秒、３０Ｋ
ｇ／ｃｍ2で行った。
【００１１】半導体チップ、インナーリード、異方性導
電膜を樹脂で封止し、アウターリードを整形する。樹脂
封止技術、リード加工技術は、応用技術出版株式会社１
９８５年発行の「最近の半導体アセンブリ技術とその高
信頼化・全自動化」の第１３章、第１５章に詳述されて
いるので参照されたい。
電膜を樹脂で封止し、アウターリードを整形する。樹脂
封止技術、リード加工技術は、応用技術出版株式会社１
９８５年発行の「最近の半導体アセンブリ技術とその高
信頼化・全自動化」の第１３章、第１５章に詳述されて
いるので参照されたい。
【００１２】図３、図４はそれぞれ第２の実施例の断面
図、要部の平面図である。第１の実施例と異なる点は、
異方性導電膜中の導電性粒子１０９が、電極部１０４お
よびその周辺にのみ含まれ、導電性を要しない部分には
含まれていないことである。この構造の利点は、半導体
チップ表面の絶縁膜にピンホールがあってもインナーリ
ード１０７と半導体チップ１０２の配線との短絡を防止
できるため、製造歩留、信頼性を高められることであ
る。また、電極部には異方性導電膜を、半導体チップと
インナーリードとを機械的にのみ接着し導電性を要しな
い部分には単なる絶縁性接着膜を用いれば、膜そのもの
は構造が単純になり低コストで製造できる。
図、要部の平面図である。第１の実施例と異なる点は、
異方性導電膜中の導電性粒子１０９が、電極部１０４お
よびその周辺にのみ含まれ、導電性を要しない部分には
含まれていないことである。この構造の利点は、半導体
チップ表面の絶縁膜にピンホールがあってもインナーリ
ード１０７と半導体チップ１０２の配線との短絡を防止
できるため、製造歩留、信頼性を高められることであ
る。また、電極部には異方性導電膜を、半導体チップと
インナーリードとを機械的にのみ接着し導電性を要しな
い部分には単なる絶縁性接着膜を用いれば、膜そのもの
は構造が単純になり低コストで製造できる。
【００１３】異方性導電膜中の導電性粒子としてニッケ
ルを用いたが、半田、カーボンあるいは金属膜を被覆し
たプラスチック粒子でもよい。異方性導電膜の接着剤と
しては熱硬化系のエポキシ樹脂を用いたが、熱可塑系の
材料を用いることもできる。
ルを用いたが、半田、カーボンあるいは金属膜を被覆し
たプラスチック粒子でもよい。異方性導電膜の接着剤と
しては熱硬化系のエポキシ樹脂を用いたが、熱可塑系の
材料を用いることもできる。
【００１４】リードフレームは４２アロイ材をエッチン
グ加工したものを用いた。材料としては銅アロイ等を用
いる事もできるし、加工方法もプレスを採用することも
できる。
グ加工したものを用いた。材料としては銅アロイ等を用
いる事もできるし、加工方法もプレスを採用することも
できる。
【００１５】樹脂封止はエポキシ樹脂を用い、トランス
ファモールドにより封止した。
ファモールドにより封止した。
【００１６】アウターリードの形状はＬ字形のいわゆる
ガルウイングの例を図示したが、Ｊ字形、その他の形状
とすることもできる。
ガルウイングの例を図示したが、Ｊ字形、その他の形状
とすることもできる。
【００１７】
【発明の効果】本発明によれば、半導体チップとインナ
ーリードとの機械的接着と、半導体チップ表面上の電極
とインナーリードとの電気的結合とを一工程でできるた
め、ＬＯＣパッケージを低コストで製造する事が可能と
なる。
ーリードとの機械的接着と、半導体チップ表面上の電極
とインナーリードとの電気的結合とを一工程でできるた
め、ＬＯＣパッケージを低コストで製造する事が可能と
なる。
【図１】本発明の第１の実施例の断面図。
【図２】本発明の第１の実施例の要部の平面図。
【図３】本発明の第２の実施例の断面図。
【図４】本発明の第２の実施例の要部の平面図。
【図５】従来のＬＯＣパッケージの断面図。
１０１ 金属リード １０２ 半導体チップ １０３ 絶縁膜 １０４ 電極 １０５ 金属細線 １０６ 樹脂 １０７ インナーリード １０８ 異方性導電膜 １０９ 導電性粒子
Claims (1)
- 【請求項１】 半導体チップと、該半導体チップの表面
に設けられた電極群と、金属リード群と、該半導体素子
表面と該金属リード群とを接着する薄膜とを含んで成る
半導体装置において、 該電極群の中の一電極と該金属リード群の中の一金属リ
ード間では該薄膜中の導電物質により電気的に導通して
おり、他の金属リードとは該薄膜を介しては電気的に非
導通である事を特徴とした半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5316962A JPH07169795A (ja) | 1993-12-16 | 1993-12-16 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5316962A JPH07169795A (ja) | 1993-12-16 | 1993-12-16 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07169795A true JPH07169795A (ja) | 1995-07-04 |
Family
ID=18082884
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5316962A Pending JPH07169795A (ja) | 1993-12-16 | 1993-12-16 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07169795A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6011315A (en) * | 1996-12-13 | 2000-01-04 | Sharp Kabushiki Kaisha | Semiconductor device and film carrier tape and respective manufacturing methods thereof |
| US6853086B1 (en) * | 1998-10-30 | 2005-02-08 | Seiko Epson Corporation | Semiconductor device and method of manufacture thereof, circuit board, and electronic instrument |
-
1993
- 1993-12-16 JP JP5316962A patent/JPH07169795A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6011315A (en) * | 1996-12-13 | 2000-01-04 | Sharp Kabushiki Kaisha | Semiconductor device and film carrier tape and respective manufacturing methods thereof |
| US6853086B1 (en) * | 1998-10-30 | 2005-02-08 | Seiko Epson Corporation | Semiconductor device and method of manufacture thereof, circuit board, and electronic instrument |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6002165A (en) | Multilayered lead frame for semiconductor packages | |
| CN1065662C (zh) | 半导体芯片封装及其制造方法 | |
| US4363076A (en) | Integrated circuit package | |
| JP2001024135A (ja) | 半導体装置の製造方法 | |
| JPH0448767A (ja) | 樹脂封止型半導体装置 | |
| JPH1012773A (ja) | 樹脂封止型半導体装置およびその製造方法 | |
| JP2895920B2 (ja) | 半導体装置及びその製造方法 | |
| US6168975B1 (en) | Method of forming extended lead package | |
| JPH01303730A (ja) | 半導体素子の実装構造とその製造方法 | |
| JP2000156464A (ja) | 半導体装置の製造方法 | |
| JP2874483B2 (ja) | 半導体装置 | |
| JPH0817870A (ja) | 半導体装置 | |
| JPH11145322A (ja) | 半導体装置 | |
| JPS60160624A (ja) | 半導体チツプの絶縁分離方法 | |
| JPH0574831A (ja) | 半導体装置 | |
| JPH08255868A (ja) | 半導体装置およびその製造方法 | |
| JP3249263B2 (ja) | 半導体パッケージおよびその製造方法 | |
| JPH0287655A (ja) | 半導体装置 | |
| JP3145892B2 (ja) | 樹脂封止型半導体装置 | |
| JP4123131B2 (ja) | 半導体装置 | |
| JP2785441B2 (ja) | 半導体装置とその製造方法 | |
| JPH07249708A (ja) | 半導体装置及びその実装構造 | |
| JPH06132462A (ja) | リードフレームおよびその製造方法 | |
| JPH0661371A (ja) | 半導体装置 | |
| JPS61241955A (ja) | リ−ド部材およびそれを用いた半導体装置 |