JPH07169865A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH07169865A JPH07169865A JP5316861A JP31686193A JPH07169865A JP H07169865 A JPH07169865 A JP H07169865A JP 5316861 A JP5316861 A JP 5316861A JP 31686193 A JP31686193 A JP 31686193A JP H07169865 A JPH07169865 A JP H07169865A
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- gate
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Abstract
(57)【要約】
【目的】 平坦化及び高集積化に優れ、安定したメモリ
特性が得られ且つ配線の信頼性が向上した不揮発性半導
体記憶装置を提供する。 【構成】 半導体基板１に形成した凹部２内のチャネル
の導通方向に、フローティングゲート４と、一部が絶縁
膜５を介してフローティングゲート４上に形成され且つ
他の一部がゲート絶縁膜３を介してチャネル上に形成さ
れたコントロールゲート６を並設した。また、凹部２内
のチャネルの導通方向に、フローティングゲート４及び
コントロールゲート６からなる記憶部を複数並設した。
特性が得られ且つ配線の信頼性が向上した不揮発性半導
体記憶装置を提供する。 【構成】 半導体基板１に形成した凹部２内のチャネル
の導通方向に、フローティングゲート４と、一部が絶縁
膜５を介してフローティングゲート４上に形成され且つ
他の一部がゲート絶縁膜３を介してチャネル上に形成さ
れたコントロールゲート６を並設した。また、凹部２内
のチャネルの導通方向に、フローティングゲート４及び
コントロールゲート６からなる記憶部を複数並設した。
Description
【０００１】
【産業上の利用分野】本発明は、不揮発性半導体記憶装
置の改良に関する。
置の改良に関する。
【０００２】
【従来の技術】従来から、一般的な不揮発性半導体記憶
装置として、ＥＰＲＯＭ（Electrically Programmable
Read Only Memory）や、ＥＥＰＲＯＭ（Electrically E
rasable Programmable ＲＯＭ）等がある。この不揮発
性半導体記憶装置のメモリセルには、通常、ゲート酸化
膜とゲート電極との間にシリコン窒化膜を介在させたｎ
ＭＯＳ（ｎ型−Metal Oxide Semiconductor ）トランジ
スタが用いられている。
装置として、ＥＰＲＯＭ（Electrically Programmable
Read Only Memory）や、ＥＥＰＲＯＭ（Electrically E
rasable Programmable ＲＯＭ）等がある。この不揮発
性半導体記憶装置のメモリセルには、通常、ゲート酸化
膜とゲート電極との間にシリコン窒化膜を介在させたｎ
ＭＯＳ（ｎ型−Metal Oxide Semiconductor ）トランジ
スタが用いられている。
【０００３】このようなメモリセルでは、通常のコント
ロールゲート（半導体記憶装置のゲート）において、書
き込み後は、エンハンスメント型、消去後は、ディプリ
ーション型の特性を示す。従って、消去状態にあるメモ
リセルの非読み出し時に、チャネル領域が短絡しないよ
うに、１ビットセルが、コントロールゲートと、エンハ
ンスメント型特性を持つフローティングゲートと、を有
した構造、即ち、実質的には、２つのトランジスタで１
つの半導体記憶装置を構成する構造を有していた。
ロールゲート（半導体記憶装置のゲート）において、書
き込み後は、エンハンスメント型、消去後は、ディプリ
ーション型の特性を示す。従って、消去状態にあるメモ
リセルの非読み出し時に、チャネル領域が短絡しないよ
うに、１ビットセルが、コントロールゲートと、エンハ
ンスメント型特性を持つフローティングゲートと、を有
した構造、即ち、実質的には、２つのトランジスタで１
つの半導体記憶装置を構成する構造を有していた。
【０００４】
【発明が解決しようとする課題】しかしながら、前記不
揮発性半導体記憶装置は、１セル当たり１ビットである
ため、１ビット当たりの面積が大きい欠点を有してい
た。また、前記フローティングゲート上に、コントロー
ルゲートが重なった多層構造を有しているため、下地と
の段差が大きくなり、配線の信頼性が低下するという問
題があった。
揮発性半導体記憶装置は、１セル当たり１ビットである
ため、１ビット当たりの面積が大きい欠点を有してい
た。また、前記フローティングゲート上に、コントロー
ルゲートが重なった多層構造を有しているため、下地と
の段差が大きくなり、配線の信頼性が低下するという問
題があった。
【０００５】本発明は、このような従来の問題点を解決
することを課題とするものであり、平坦化及び高集積化
に優れ、安定したメモリ特性が得られ且つ配線の信頼性
が向上した不揮発性半導体記憶装置を提供することを目
的とする。
することを課題とするものであり、平坦化及び高集積化
に優れ、安定したメモリ特性が得られ且つ配線の信頼性
が向上した不揮発性半導体記憶装置を提供することを目
的とする。
【０００６】
【課題を解決するための手段】この目的を達成するため
に、請求項１記載の発明は、半導体基板に形成された凹
部と、前記凹部を挟んで形成されたソース及びドレイン
と、フローティングゲートと、一部が絶縁膜を介して前
記フローティングゲート上に形成され且つ他の一部が絶
縁膜を介してチャネル上に形成されたコントロールゲー
トと、を備え、前記コントロールゲートの他の一部及び
フローティングゲートを、前記凹部内のチャネルの導通
方向に並設したことを特徴とする不揮発性半導体記憶装
置を提供するものである。
に、請求項１記載の発明は、半導体基板に形成された凹
部と、前記凹部を挟んで形成されたソース及びドレイン
と、フローティングゲートと、一部が絶縁膜を介して前
記フローティングゲート上に形成され且つ他の一部が絶
縁膜を介してチャネル上に形成されたコントロールゲー
トと、を備え、前記コントロールゲートの他の一部及び
フローティングゲートを、前記凹部内のチャネルの導通
方向に並設したことを特徴とする不揮発性半導体記憶装
置を提供するものである。
【０００７】また、請求項２記載の発明は、前記凹部内
のチャネルの導通方向に、請求項１に係るコントロール
ゲート及びフローティングゲートからなる複数の記憶部
を並設したことを特徴とする不揮発性半導体記憶装置を
提供するものである。さらに、請求項３記載の発明は、
請求項２に係る記憶部が２つであって、前記凹部のソー
ス側及びドレイン側の側面に、絶縁膜を介して各々のフ
ローティングゲートを隣接したことを特徴とする不揮発
性記憶装置を提供するものである。
のチャネルの導通方向に、請求項１に係るコントロール
ゲート及びフローティングゲートからなる複数の記憶部
を並設したことを特徴とする不揮発性半導体記憶装置を
提供するものである。さらに、請求項３記載の発明は、
請求項２に係る記憶部が２つであって、前記凹部のソー
ス側及びドレイン側の側面に、絶縁膜を介して各々のフ
ローティングゲートを隣接したことを特徴とする不揮発
性記憶装置を提供するものである。
【０００８】
【作用】請求項１に係る不揮発性半導体記憶装置は、半
導体基板に形成した凹部内のチャネルの導通方向に、コ
ントロールゲートのチャネル形成に携わる部分（絶縁膜
を介してチャネル領域上に形成された部分）とフローテ
ィングゲートとを並設した構造を備えているため、前記
半導体基板の表面には、コントロールゲートの一部が突
出形成された状態となる。従って、フローティングゲー
ト及びコントロールゲートからなる記憶部と下地（半導
体基板表面）との段差が緩和される。
導体基板に形成した凹部内のチャネルの導通方向に、コ
ントロールゲートのチャネル形成に携わる部分（絶縁膜
を介してチャネル領域上に形成された部分）とフローテ
ィングゲートとを並設した構造を備えているため、前記
半導体基板の表面には、コントロールゲートの一部が突
出形成された状態となる。従って、フローティングゲー
ト及びコントロールゲートからなる記憶部と下地（半導
体基板表面）との段差が緩和される。
【０００９】そして、請求項２記載の不揮発性半導体記
憶装置は、請求項１に係るフローティングゲート及びコ
ントロールゲートからなる複数の記憶部を、前記凹部内
のチャネルの導通方向に並設した構造を備えているた
め、１つのチャネル領域上に複数の記憶部が形成され
る。従って、１つのチャネル領域で、複数ビットの情報
を得ることができ、１ビット当たりの面積を縮小するこ
とが可能となる。このため、前記記憶部と下地（半導体
基板表面）との段差が緩和されると共に、高集積化が達
成される。
憶装置は、請求項１に係るフローティングゲート及びコ
ントロールゲートからなる複数の記憶部を、前記凹部内
のチャネルの導通方向に並設した構造を備えているた
め、１つのチャネル領域上に複数の記憶部が形成され
る。従って、１つのチャネル領域で、複数ビットの情報
を得ることができ、１ビット当たりの面積を縮小するこ
とが可能となる。このため、前記記憶部と下地（半導体
基板表面）との段差が緩和されると共に、高集積化が達
成される。
【００１０】さらに、請求項３記載の不揮発性半導体記
憶装置は、請求項２記載の記憶部を２つ備え、前記凹部
のソース側及びドレイン側の側面に、絶縁膜を介して各
々のフローティングゲートを隣接させた構造を備えてい
るため、２つのフローティングゲートは、パターニング
のためのフォト工程を行うことなく、前記凹部表面に絶
縁膜を介して堆積したゲート電極形成材料からなる膜を
エッチバックすることにより同時に形成される。従っ
て、前記作用に加え、マスクの位置合わせ等、フォト工
程に起因した寸法誤差が生じることなく、常に安定した
ゲート長が得られると共に、製造工程が簡略化される。
憶装置は、請求項２記載の記憶部を２つ備え、前記凹部
のソース側及びドレイン側の側面に、絶縁膜を介して各
々のフローティングゲートを隣接させた構造を備えてい
るため、２つのフローティングゲートは、パターニング
のためのフォト工程を行うことなく、前記凹部表面に絶
縁膜を介して堆積したゲート電極形成材料からなる膜を
エッチバックすることにより同時に形成される。従っ
て、前記作用に加え、マスクの位置合わせ等、フォト工
程に起因した寸法誤差が生じることなく、常に安定した
ゲート長が得られると共に、製造工程が簡略化される。
【００１１】
【実施例】次に、本発明に係る実施例について、図面を
参照して説明する。 （実施例１）図１は、本発明の実施例１に係る不揮発性
半導体記憶の製造工程の一部を示す部分断面図である。
参照して説明する。 （実施例１）図１は、本発明の実施例１に係る不揮発性
半導体記憶の製造工程の一部を示す部分断面図である。
【００１２】図１（１）に示す工程では、所望の処理が
行われた半導体基板１のゲート電極形成位置を選択的に
エッチングし、深さが３０００〜５０００Å程度の凹部
２を形成する。次に、図１（２）に示す工程では、図１
（１）に示す工程で得た半導体基板１の全面に、膜厚が
１００〜２００Å程度の第１のゲート絶縁膜３を形成す
る。
行われた半導体基板１のゲート電極形成位置を選択的に
エッチングし、深さが３０００〜５０００Å程度の凹部
２を形成する。次に、図１（２）に示す工程では、図１
（１）に示す工程で得た半導体基板１の全面に、膜厚が
１００〜２００Å程度の第１のゲート絶縁膜３を形成す
る。
【００１３】次いで、図１（３）に示す工程では、図１
（２）に示す工程で得た第１のゲート絶縁膜３上に、膜
厚が３０００〜５０００Å程度の多結晶シリコン膜を堆
積する。次に、前記多結晶シリコン膜をエッチバックし
て、凹部２の側壁に、多結晶シリコン膜からなるサイド
ウォールを形成する。次いで、前記多結晶シリコン膜か
らなるサイドウォールのうち不要なサイドウォールを除
去し、フローティングゲート４を形成する。この時、前
記不要なサイドウォールが除去された部分が、後に形成
するコントロールゲートの一部を形成する領域となるた
め、高集積化が達成される。
（２）に示す工程で得た第１のゲート絶縁膜３上に、膜
厚が３０００〜５０００Å程度の多結晶シリコン膜を堆
積する。次に、前記多結晶シリコン膜をエッチバックし
て、凹部２の側壁に、多結晶シリコン膜からなるサイド
ウォールを形成する。次いで、前記多結晶シリコン膜か
らなるサイドウォールのうち不要なサイドウォールを除
去し、フローティングゲート４を形成する。この時、前
記不要なサイドウォールが除去された部分が、後に形成
するコントロールゲートの一部を形成する領域となるた
め、高集積化が達成される。
【００１４】このようにすることで、フローティングゲ
ート４は、凹部２内に設けられたため、半導体基板１と
の段差が緩和された。次いで、図１（４）に示す工程で
は、図１（３）に示す工程で得たフローティングゲート
４上に、絶縁膜５を形成する。次に、全面に、膜厚が３
０００〜５０００Å程度の多結晶シリコン膜を堆積す
る。この時、前記多結晶シリコン膜は、凹部２内に埋め
込まれた状態となる。次いで、前記多結晶シリコン膜の
一部が、フローティングゲート４上に形成されるよう
に、当該多結晶シリコン膜をパターニングし、コントロ
ールゲート６を形成する。
ート４は、凹部２内に設けられたため、半導体基板１と
の段差が緩和された。次いで、図１（４）に示す工程で
は、図１（３）に示す工程で得たフローティングゲート
４上に、絶縁膜５を形成する。次に、全面に、膜厚が３
０００〜５０００Å程度の多結晶シリコン膜を堆積す
る。この時、前記多結晶シリコン膜は、凹部２内に埋め
込まれた状態となる。次いで、前記多結晶シリコン膜の
一部が、フローティングゲート４上に形成されるよう
に、当該多結晶シリコン膜をパターニングし、コントロ
ールゲート６を形成する。
【００１５】次に、公知の方法で、凹部２の外側にソー
ス７及びドレイン８を形成した後、層間絶縁膜形成工程
や配線形成工程等、所望の工程を行い不揮発性半導体記
憶装置を完成する。なお、実施例１では、図１（３）に
示す工程で、多結晶シリコン膜からなるサイドウォール
のうち不要なサイドウォールを除去し、フローティング
ゲート４を形成したが、これに限らず、図２に示すよう
に、多結晶シリコン膜からなるサイドウォールを除去せ
ずに、コントロールゲートを形成してもよい。 （実施例２）次に、本発明に係る実施例２について、図
面を参照して説明する。
ス７及びドレイン８を形成した後、層間絶縁膜形成工程
や配線形成工程等、所望の工程を行い不揮発性半導体記
憶装置を完成する。なお、実施例１では、図１（３）に
示す工程で、多結晶シリコン膜からなるサイドウォール
のうち不要なサイドウォールを除去し、フローティング
ゲート４を形成したが、これに限らず、図２に示すよう
に、多結晶シリコン膜からなるサイドウォールを除去せ
ずに、コントロールゲートを形成してもよい。 （実施例２）次に、本発明に係る実施例２について、図
面を参照して説明する。
【００１６】図３は、本発明の実施例２に係る不揮発性
半導体記憶装置の製造工程の一部を示す部分断面図であ
る。図３（１）に示す工程では、所望の処理が行われた
半導体基板１のゲート電極形成位置を選択的にエッチン
グし、深さが３０００〜５０００Å程度の凹部２を形成
する。次に、この半導体基板１の全面に、膜厚が１００
〜２００Å程度の第１のゲート絶縁膜３を形成する。
半導体記憶装置の製造工程の一部を示す部分断面図であ
る。図３（１）に示す工程では、所望の処理が行われた
半導体基板１のゲート電極形成位置を選択的にエッチン
グし、深さが３０００〜５０００Å程度の凹部２を形成
する。次に、この半導体基板１の全面に、膜厚が１００
〜２００Å程度の第１のゲート絶縁膜３を形成する。
【００１７】次いで、図３（２）に示す工程では、図３
（１）に示す工程で得た第１のゲート絶縁膜３上に、膜
厚が３０００〜５０００Å程度の多結晶シリコン膜を堆
積する。次に、前記多結晶シリコン膜をエッチバックし
て、凹部２の側壁に、多結晶シリコン膜からなるサイド
ウォールを形成する。このサイドウォールが、フローテ
ィングゲート４Ａ及び４Ｂとなる。
（１）に示す工程で得た第１のゲート絶縁膜３上に、膜
厚が３０００〜５０００Å程度の多結晶シリコン膜を堆
積する。次に、前記多結晶シリコン膜をエッチバックし
て、凹部２の側壁に、多結晶シリコン膜からなるサイド
ウォールを形成する。このサイドウォールが、フローテ
ィングゲート４Ａ及び４Ｂとなる。
【００１８】このようにして、パターニングのためのフ
ォト工程を行うことなく、フローティングゲート４Ａ及
び４Ｂが形成できるため、フォト工程における位置合わ
せ誤差を生じることなく、寸法精度に優れたフローティ
ングゲート４Ａ及び４Ｂが得られた。また、フローティ
ングゲート４Ａ及び４Ｂは、凹部２内に設けられたた
め、半導体基板１との段差が緩和された。
ォト工程を行うことなく、フローティングゲート４Ａ及
び４Ｂが形成できるため、フォト工程における位置合わ
せ誤差を生じることなく、寸法精度に優れたフローティ
ングゲート４Ａ及び４Ｂが得られた。また、フローティ
ングゲート４Ａ及び４Ｂは、凹部２内に設けられたた
め、半導体基板１との段差が緩和された。
【００１９】次に、図３（３）に示す工程では、図３
（２）に示す工程で得たフローティングゲート４Ａ及び
４Ｂ上に絶縁膜５を形成する。次いで、全面に、膜厚が
３０００〜５０００Å程度の多結晶シリコン膜を堆積す
る。この時、前記多結晶シリコン膜は、凹部２内に埋め
込まれた状態となる。次に、前記多結晶シリコン膜の一
部が、フローティングゲート４Ａ及び４Ｂ上に各々独立
して形成されるように、当該多結晶シリコン膜をパター
ニングし、コントロールゲート６Ａ及び６Ｂを形成す
る。
（２）に示す工程で得たフローティングゲート４Ａ及び
４Ｂ上に絶縁膜５を形成する。次いで、全面に、膜厚が
３０００〜５０００Å程度の多結晶シリコン膜を堆積す
る。この時、前記多結晶シリコン膜は、凹部２内に埋め
込まれた状態となる。次に、前記多結晶シリコン膜の一
部が、フローティングゲート４Ａ及び４Ｂ上に各々独立
して形成されるように、当該多結晶シリコン膜をパター
ニングし、コントロールゲート６Ａ及び６Ｂを形成す
る。
【００２０】このように、１つのチャネル領域上に、２
つの記憶部（フローティングゲート４Ａとコントロール
ゲート６Ａとからなる記憶部、及びフローティングゲー
ト４Ｂとコントロールゲート６Ｂとからなる記憶部）が
形成されるため、１つのチャネル領域で、２ビットの情
報を得ることができる。従って、１ビット当たりの面積
を縮小することが可能となり、高集積化を達成すること
ができる。
つの記憶部（フローティングゲート４Ａとコントロール
ゲート６Ａとからなる記憶部、及びフローティングゲー
ト４Ｂとコントロールゲート６Ｂとからなる記憶部）が
形成されるため、１つのチャネル領域で、２ビットの情
報を得ることができる。従って、１ビット当たりの面積
を縮小することが可能となり、高集積化を達成すること
ができる。
【００２１】次に、公知の方法で、凹部２の外側にソー
ス７及びドレイン８を、コントロールゲート６Ａ及び６
Ｂの間に対応する半導体基板１の表面に高濃度領域９
を、形成した後、層間絶縁膜形成工程や配線形成工程
等、所望の工程を行い不揮発性半導体記憶装置を完成す
る。次に、実施例２で製造した不揮発性半導体記憶装置
のフローティグゲート４Ａ及び４Ｂへの書き込み、消去
及び読み出しを行う場合の具体的な実施例について説明
する。
ス７及びドレイン８を、コントロールゲート６Ａ及び６
Ｂの間に対応する半導体基板１の表面に高濃度領域９
を、形成した後、層間絶縁膜形成工程や配線形成工程
等、所望の工程を行い不揮発性半導体記憶装置を完成す
る。次に、実施例２で製造した不揮発性半導体記憶装置
のフローティグゲート４Ａ及び４Ｂへの書き込み、消去
及び読み出しを行う場合の具体的な実施例について説明
する。
【００２２】表１に、フローティグゲート４Ａへの書き
込み、消去及び読み出しを行う場合のコントロールゲー
ト６Ａ、ソース７、ドレイン８、コントロールゲート６
Ｂにかける電圧値（Ｖ）を示す。なお、フローティグゲ
ート４Ａに記憶されているデータの読み出しを行う場合
には、フローティグゲート４Ｂのチャネルは、常にＯＮ
となる。
込み、消去及び読み出しを行う場合のコントロールゲー
ト６Ａ、ソース７、ドレイン８、コントロールゲート６
Ｂにかける電圧値（Ｖ）を示す。なお、フローティグゲ
ート４Ａに記憶されているデータの読み出しを行う場合
には、フローティグゲート４Ｂのチャネルは、常にＯＮ
となる。
【００２３】
【表１】
【００２４】表２に、フローティグゲート４Ｂへの書き
込み、消去及び読み出しを行う場合のコントロールゲー
ト６Ｂ、ソース７、ドレイン８、コントロールゲート６
Ａにかける電圧値（Ｖ）を示す。なお、フローティグゲ
ート４Ｂに記憶されているデータの読み出しを行う場合
には、フローティグゲート４Ａのチャネルは、常にＯＮ
となる。
込み、消去及び読み出しを行う場合のコントロールゲー
ト６Ｂ、ソース７、ドレイン８、コントロールゲート６
Ａにかける電圧値（Ｖ）を示す。なお、フローティグゲ
ート４Ｂに記憶されているデータの読み出しを行う場合
には、フローティグゲート４Ａのチャネルは、常にＯＮ
となる。
【００２５】
【表２】
【００２６】このように、１つのチャネル領域から２ビ
ットの情報が得られるため、１ビット当たりの面積を縮
小することができた。なお、実施例２では、フローティ
ングゲート４Ａ及び４Ｂを、凹部２の側面に形成された
サイドウォールから形成したため、凹部２のソース７側
及びドレイン８側の側面に、第１のゲート絶縁膜３を介
してフローティングゲート４Ａ及び４Ｂを形成した構造
としたが、これに限らず、フローティグゲートとコント
ロールゲートからなる記憶部におけるフローティグゲー
トとコントロールゲートの並設順序は、例えば、図４に
示すように、任意に決定してよい。
ットの情報が得られるため、１ビット当たりの面積を縮
小することができた。なお、実施例２では、フローティ
ングゲート４Ａ及び４Ｂを、凹部２の側面に形成された
サイドウォールから形成したため、凹部２のソース７側
及びドレイン８側の側面に、第１のゲート絶縁膜３を介
してフローティングゲート４Ａ及び４Ｂを形成した構造
としたが、これに限らず、フローティグゲートとコント
ロールゲートからなる記憶部におけるフローティグゲー
トとコントロールゲートの並設順序は、例えば、図４に
示すように、任意に決定してよい。
【００２７】また、実施例２では、凹部２内に２つの記
憶部を備えた構造について説明したが、これに限らず、
複数の記憶部を備えてもよい。さらに、本発明に係る不
揮発性半導体記憶装置は、ｐ型半導体基板にｎ型のメモ
リセルを備えた構造としてもよく、ｎ型半導体基板にｐ
型のメモリセルを備えた構造としてもよい。
憶部を備えた構造について説明したが、これに限らず、
複数の記憶部を備えてもよい。さらに、本発明に係る不
揮発性半導体記憶装置は、ｐ型半導体基板にｎ型のメモ
リセルを備えた構造としてもよく、ｎ型半導体基板にｐ
型のメモリセルを備えた構造としてもよい。
【００２８】
【発明の効果】以上説明したように、請求項１に係る不
揮発性半導体記憶装置は、半導体基板に形成した凹部内
のチャネルの導通方向に、コントロールゲートのチャネ
ル形成に携わる部分とフローティングゲートとを並設し
た構造を備えているため、フローティングゲート及びコ
ントロールゲートからなる記憶部と下地との段差を緩和
することができる。この結果、平坦化に優れ、安定した
メモリ特性が得られると共に、配線の信頼性を向上する
という効果がある。
揮発性半導体記憶装置は、半導体基板に形成した凹部内
のチャネルの導通方向に、コントロールゲートのチャネ
ル形成に携わる部分とフローティングゲートとを並設し
た構造を備えているため、フローティングゲート及びコ
ントロールゲートからなる記憶部と下地との段差を緩和
することができる。この結果、平坦化に優れ、安定した
メモリ特性が得られると共に、配線の信頼性を向上する
という効果がある。
【００２９】そして、請求項２記載の不揮発性半導体記
憶装置は、前記凹部内のチャネルの導通方向に、請求項
１に係るコントロールゲート及びフローティングゲート
からなる複数の記憶部を並設した構造を備えているた
め、１つのチャネル領域で、複数ビットの情報を得るこ
とができる。従って、１ビット当たりの面積を縮小する
ことが可能となり、前記効果に加え、高集積化を向上す
るという効果がある。
憶装置は、前記凹部内のチャネルの導通方向に、請求項
１に係るコントロールゲート及びフローティングゲート
からなる複数の記憶部を並設した構造を備えているた
め、１つのチャネル領域で、複数ビットの情報を得るこ
とができる。従って、１ビット当たりの面積を縮小する
ことが可能となり、前記効果に加え、高集積化を向上す
るという効果がある。
【００３０】さらに、請求項３記載の不揮発性半導体記
憶装置は、請求項２に係る記憶部が２つであって、前記
凹部のソース側及びドレイン側の側面に、絶縁膜を介し
て各々のフローティングゲートを隣接した構造を備えて
いるため、２つのフローティングゲートを、パターニン
グのためのフォト工程を行うことなく同時に形成するこ
とができる。従って、平坦化に優れ、安定したメモリ特
性が得られると共に、配線の信頼性を向上するという効
果に加え、製造工程が簡略化されるという効果がある。
憶装置は、請求項２に係る記憶部が２つであって、前記
凹部のソース側及びドレイン側の側面に、絶縁膜を介し
て各々のフローティングゲートを隣接した構造を備えて
いるため、２つのフローティングゲートを、パターニン
グのためのフォト工程を行うことなく同時に形成するこ
とができる。従って、平坦化に優れ、安定したメモリ特
性が得られると共に、配線の信頼性を向上するという効
果に加え、製造工程が簡略化されるという効果がある。
【図１】本発明の実施例１に係る不揮発性半導体記憶の
製造工程の一部を示す部分断面図である。
製造工程の一部を示す部分断面図である。
【図２】本発明の他の実施例に係る不揮発性半導体記憶
の製造工程の一部を示す部分断面図である。
の製造工程の一部を示す部分断面図である。
【図３】本発明の実施例２に係る不揮発性半導体記憶の
製造工程の一部を示す部分断面図である。
製造工程の一部を示す部分断面図である。
【図４】本発明の他の実施例に係る不揮発性半導体記憶
の製造工程の一部を示す部分断面図である。
の製造工程の一部を示す部分断面図である。
１ 半導体基板 ２ 凹部 ３ 第１のゲート絶縁膜 ４ フローティングゲート ５ 絶縁膜 ６ コントロールゲート ７ ソース ８ ドレイン ９ 高濃度領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/115
Claims (3)
- 【請求項１】 半導体基板に形成された凹部と、前記凹
部を挟んで形成されたソース及びドレインと、フローテ
ィングゲートと、一部が絶縁膜を介して前記フローティ
ングゲート上に形成され且つ他の一部が絶縁膜を介して
チャネル上に形成されたコントロールゲートと、を備
え、前記コントロールゲートの他の一部及びフローティ
ングゲートを、前記凹部内のチャネルの導通方向に並設
したことを特徴とする不揮発性半導体記憶装置。 - 【請求項２】 前記凹部内のチャネルの導通方向に、前
記コントロールゲート及びフローティングゲートからな
る複数の記憶部を並設したことを特徴とする請求項１記
載の不揮発性半導体記憶装置。 - 【請求項３】 前記記憶部は２つであって、前記凹部の
ソース側及びドレイン側の側面に、絶縁膜を介して各々
のフローティングゲートを隣接したことを特徴とする請
求項２記載の不揮発性記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5316861A JPH07169865A (ja) | 1993-12-16 | 1993-12-16 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5316861A JPH07169865A (ja) | 1993-12-16 | 1993-12-16 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07169865A true JPH07169865A (ja) | 1995-07-04 |
Family
ID=18081736
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5316861A Pending JPH07169865A (ja) | 1993-12-16 | 1993-12-16 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07169865A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6469343B1 (en) | 1998-04-02 | 2002-10-22 | Nippon Steel Corporation | Multi-level type nonvolatile semiconductor memory device |
| US6596590B1 (en) | 1997-04-25 | 2003-07-22 | Nippon Steel Corporation | Method of making multi-level type non-volatile semiconductor memory device |
| JP2005136426A (ja) * | 2003-10-30 | 2005-05-26 | Samsung Electronics Co Ltd | Ｓｏｎｏｓ素子及びその製造方法 |
| US7544991B2 (en) | 2006-10-23 | 2009-06-09 | Samsung Electronics Co., Ltd. | Non-volatile memory device and methods of manufacturing and operating the same |
| JP2009253266A (ja) * | 2008-04-10 | 2009-10-29 | Nanya Technology Corp | ２ビットｕ字型メモリ構造及びその製作方法 |
-
1993
- 1993-12-16 JP JP5316861A patent/JPH07169865A/ja active Pending
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| US6649542B2 (en) | 1997-04-25 | 2003-11-18 | Nippon Steel Corporation | Multi-level type nonvolatile semiconductor memory device |
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