JPH0855920A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JPH0855920A
JPH0855920A JP6191534A JP19153494A JPH0855920A JP H0855920 A JPH0855920 A JP H0855920A JP 6191534 A JP6191534 A JP 6191534A JP 19153494 A JP19153494 A JP 19153494A JP H0855920 A JPH0855920 A JP H0855920A
Authority
JP
Japan
Prior art keywords
film
mask material
polycrystalline silicon
material film
mask
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP6191534A
Other languages
English (en)
Inventor
Riichiro Shirata
理一郎 白田
Tetsuo Endo
哲郎 遠藤
Seiichi Aritome
誠一 有留
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP6191534A priority Critical patent/JPH0855920A/ja
Publication of JPH0855920A publication Critical patent/JPH0855920A/ja
Pending legal-status Critical Current

Links

Landscapes

  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

(57)【要約】 【目的】 ＰＥＰで決まる最小ピッチよりも狭いピッチ
のライン＆スペース・パターンを形成することができ、
素子の微細化及び高集積化に寄与し得る半導体装置の製
造方法を提供すること。 【構成】 半導体基板上に複数本の平行なストライプ状
の導電膜パターンを有する半導体装置の製造方法におい
て、シリコン基板１１上にゲート絶縁膜１４を介して多
結晶シリコン膜１５を形成した後、多結晶シリコン膜１
５上にＣＶＤシリコン酸化膜１６を形成し、次いで酸化
膜１６をストライプ状にパターン加工し、次いで多結晶
シリコン膜１５及び酸化膜１６上にＣＶＤシリコン窒化
膜１９を形成し、次いで窒化膜１９を全面エッチングし
ストライプ状パターンの側壁部のみに残し、次いで酸化
膜１６を除去したのち、窒化膜１９をマスクに多結晶シ
リコン膜１５を選択エッチングすることを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に係わり、特にＮＡＮＤセル型ＥＥＰＲＯＭの制御ゲー
ト等のような微小ピッチのストライプ状パターンを有す
る素子の製造に適した半導体装置の製造方法に関する。
【０００２】
【従来の技術】近年、電気的書替え可能でかつ高集積化
可能なＥＥＰＲＯＭとして、複数のメモリセルを直列接
続してＮＡＮＤセルを構成するものが知られている。図
８はその様なＥＥＰＲＯＭの１つのＮＡＮＤセルを示す
平面図であり、図９（ａ）（ｂ）はそれぞれ図８のＡ−
Ａ′及びＢ−Ｂ′断面を示す。ｐ型シリコン基板（又は
ｎ型シリコン基板にｐ型ウェルが形成されたウェハ）１
の素子分離絶縁膜２で囲まれた領域にこの例では、８個
のメモリセルＭ１〜Ｍ８と２つの選択ゲート・トランジ
スタＳ１，Ｓ２を持つＮＡＮＤセルが配列形成されてい
る。
【０００３】ＮＡＮＤセルを構成するメモリセルは、基
板１上に熱酸化膜からなる第１ゲート絶縁膜３を介して
第１層多結晶シリコン膜による浮遊ゲート４（４1 ，４
2 ，…）が形成され、さらに酸化膜からなる第２ゲート
絶縁膜５を介して第２層多結晶シリコン膜による制御ゲ
ート６（６1 ，６2 ，…）が形成されている。選択ゲー
ト・トランジスタＳ１，Ｓ２のゲート絶縁膜はゲート絶
縁膜５と同時に形成され、それらのゲート電極８1 ，８
2 は制御ゲート６と同時に形成されている。各メモリセ
ルの制御ゲート６は行方向に連続的に形成されてワード
線となる。各メモリセル間は、ソース，ドレインとなる
ｎ型拡散層７が形成されて、ソース，ドレインを隣接す
るもの同士で共用する直列接続されて、ＮＡＮＤセルが
構成されている。
【０００４】この様なＮＡＮＤセルを形成するに当り、
浮遊ゲートと制御ゲートとは自己整合的にパターン形成
される。その工程を簡単に説明すれば、まず基板上に第
１ゲート絶縁膜を介して第１層多結晶シリコン膜を堆積
する。この第１層多結晶シリコン膜に、ワード線方向に
並ぶメモリセルの浮遊ゲートを分離するため、素子領域
に位置する分離溝を形成した後、その上に第２ゲート絶
縁膜を介して第２層多結晶シリコン膜を堆積する。そし
てＰＥＰ工程によりレジストパターンを形成して、これ
をマスクとして反応性イオンエッチング法により、第２
層多結晶シリコン膜、第２ゲート絶縁膜続いて第１層多
結晶シリコン膜を順次選択エッチングして、制御ゲート
及び浮遊ゲートを分離形成する。
【０００５】このＮＡＮＤセル型ＥＥＰＲＯＭの書込
み、消去の動作は、基板１と浮遊ゲート４間のトンネル
電流による電荷の授受により行われる。例えば一括消去
の方法は、全てのメモリセルの制御ゲート及び選択ゲー
トに高電位を印加し、ＮＡＮＤセルのドレインに繋がる
ビット線及びＮＡＮＤセルの共通ソース線を接地する。
これにより、全てのメモリセルで基板から浮遊ゲートに
電子が注入され、しきい値が正方向に移動した状態
“１”が得られる。書込みは、ソース側のメモリセルＭ
８から順に行われる。
【０００６】まず、メモリセルＭ８の制御ゲートと共有
ソース及びソース側選択ゲートを接地し、残りの制御ゲ
ートとドレイン（即ちビット線）に光電位を印加する。
これにより、ビット線の高電位はメモリセルＭ８のドレ
インまで伝達され、このメモリセルＭ８で浮遊ゲートの
電子がドレイン拡散層に放出されてしきい値が負方向に
移動する。つまり“０”書込みがなされる。以下、メモ
リセルＭ７，Ｍ６，…の順にデータ書き込みがなされ
る。データ読出しは、選択メモリセルの制御ゲート及び
共通ソース線を接地し、残りの制御ゲートと選択ゲート
に電源電位を与えて、電流の有無を検出することにより
行われる。
【０００７】このＮＡＮＤセル型ＥＥＰＲＯＭは、従来
のＮＯＲ型と比べるとコンタクト数が大幅に減少し、高
集積化が可能であるという利点を有する。しかしなが
ら、これをさらに高集積化しようとする場合、まだ問題
が残っている。即ち、制御ゲートと浮遊ゲートはメモリ
セル毎に独立にパターン形成されなければならない。従
って、メモリセル間には必ずスペースが必要であり、こ
の部分に隣接するメモリセルで共用されるソース，ドレ
イン拡散層が形成される。そして、従来の制御ゲートと
浮遊ゲートのパターニング工程では、制御ゲート間ピッ
チはＰＥＰ用ステッパの露光技術により決定され、加工
限界以上の微細ピッチを得ることができなかった。
【０００８】同様の問題は、制御ゲート型のＥＥＰＲＯ
Ｍに限らず、ＭＮＯＳ型のメモリセルを用いたＮＡＮＤ
セル型のＥＥＰＲＯＭにもある。また、ＥＥＰＲＯＭに
限らず、チャネルイオン注入等により情報を固定的に書
き込んだＭＯＳトランジスタをメモリセルとする所謂マ
スクＲＯＭにおいても、ＮＡＮＤセル構成とする場合に
は同様の問題がある。
【０００９】
【発明が解決しようとする課題】このように、従来のＮ
ＡＮＤセル型ＥＥＰＲＯＭの製造工程では、制御ゲート
間ピッチを十分小さくすることができず、これがさらな
る高集積化を阻害しているという問題があった。また、
上記の問題はＥＥＰＲＯＭに限らず、狭いピッチのライ
ン＆スペース・パターンを有する各種の半導体装置の製
造に関して同様に言えることである。
【００１０】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、通常のリソグラフィ
（ＰＥＰ）で決まる最小ピッチよりも狭いピッチのライ
ン＆スペース・パターンを形成することができ、素子の
微細化及び高集積化に寄与し得る半導体装置の製造方法
を提供することにある。
【００１１】
【課題を解決するための手段】上記課題を解決するため
に本発明は、次のような構成を採用している。即ち本発
明は、半導体基板上に複数本の平行なストライプ状の導
電膜パターンを有する半導体装置の製造方法において、
半導体基板上に導電膜を形成した後、この導電膜上に第
１のマスク材料膜を形成し、次いで第１のマスク材料膜
をストライプ状にパターン加工し、次いで導電膜及び第
１のマスク材料膜上にこれらとは異なる第２のマスク材
料膜を形成し、次いで第２のマスク材料膜を全面エッチ
ングしストライプ状パターンの側壁部のみに残し、次い
で第１のマスク材料膜を除去したのち、第２のマスク材
料膜をマスクに導電膜を選択エッチングすることを特徴
とする。
【００１２】また本発明は、半導体基板上に浮遊ゲート
と制御ゲートを積層した不揮発性メモリセルを複数個直
列接続してＮＡＮＤセルを構成し、ＮＡＮＤセルを複数
個列形成されて構成される半導体装置の製造方法におい
て、半導体基板上に第１のゲート絶縁膜を介して浮遊ゲ
ートとなる第１層多結晶シリコン膜を形成し、次いでこ
の第１層多結晶シリコン膜をワード線方向に隣接する素
子間で分離するように加工し、次いで基板全面に第２の
ゲート絶縁膜を介して制御ゲートとなる第２層多結晶シ
リコン膜を形成し、次いで第２層多結晶シリコン膜上に
第１のマスク材料膜を形成し、次いで第１のマスク材料
膜をストライプ状にパターン加工し、次いで基板全面に
第２層多結晶シリコン膜及び第１のマスク材料膜とは異
なる材質の第２のマスク材料膜を形成し、次いで第２の
マスク材料膜を全面エッチングしストライプ状パターン
の側壁部のみに残し、次いで第１のマスク材料膜を除去
したのち、第２のマスク材料膜をマスクに第２多結晶シ
リコン膜，第２ゲート絶縁膜，第１多結晶シリコン膜を
順次エッチングすることを特徴とする。
【００１３】
【作用】本発明によれば、第１のマスク材料膜の側壁に
残す第２のマスク材料膜の幅は通常のＰＥＰで決まる最
小寸法よりも小さくすることができ、さらに隣接する第
２のマスク材料膜間の距離もＰＥＰで決まる最小寸法よ
りも小さくすることができる。従って、第２のマスク材
料膜を用いた導電膜のエッチングにより、導電膜のライ
ン＆スペースのピッチを極めて狭くすることができ、こ
れにより半導体装置の高集積化が可能となる。
【００１４】特に、ＮＡＮＤセル型ＥＥＰＲＯＭのゲー
ト加工に適用した場合、ゲート間スペースをＰＥＰによ
る加工限界以下の微細なものとすることができ、従って
ＮＡＮＤセル型ＥＥＰＲＯＭの高集積化をはかることが
可能となる。
【００１５】
【実施例】以下、本発明の実施例を図面を参照して説明
する。なお、以下の実施例ではＥＥＰＲＯＭに適用した
場合を説明するが、本発明はこれに限らず各種の半導体
装置に適用できるのは勿論である。
【００１６】図１〜図６は、本発明の第１の実施例に係
わるＮＡＮＤセル型ＥＥＰＲＯＭの製造工程を示す図で
ある。なお、これらの図において（ａ）は断面図、
（ｂ）は平面図である。
【００１７】まず、図１（ａ）に示すように、シリコン
基板１１上の素子形成領域の表面に厚さ１０ｎｍ程度の
熱酸化膜（トンネル酸化膜）１２を形成し、その上に浮
遊ゲートとなる第１層多結晶シリコン膜１３を堆積す
る。第１層多結晶シリコン膜１３には、ワード線方向の
メモリセルの浮遊ゲートを分離形成するための分離溝を
形成する。その後、シリコン熱酸化膜換算で２５〜１５
ｎｍ程度の第２ゲート絶縁膜１４を形成し、その上に制
御ゲートとなる第２層多結晶シリコン膜１５を堆積す
る。さらにこの上にＣＶＤシリコン酸化膜（又はＣＶＤ
シリコン窒化膜）１６を堆積形成し、レジストパターン
１７をマスクにＣＶＤシリコン酸化膜１６をストライプ
状にパターン形成する。このストライプ状パターンは、
例えば線幅を０．３μｍ、線間隔を１．１μｍとする。
【００１８】なお、図１（ｂ）は上記の酸化膜１６のパ
ターニング後にレジストパターン１７を除去した状態を
示している。また、図中の１８は素子分離酸化膜で囲ま
れた素子領域を示している。
【００１９】次いで、図２（ａ）に示すように、基板上
の全面にＣＶＤシリコン窒化膜（又ＣＶＤシリコン酸化
膜）１９を堆積する。その後、図２（ｂ）に示すよう
に、ＣＶＤシリコン酸化膜１６のストライプパターンの
両端部を覆うようにレジストを２１を形成する。また、
この状態における図２（ｂ）の矢視Ａ−Ａ′断面構造を
図３に示す。図中の２２は素子分離酸化膜である。
【００２０】次いで、図４（ａ）に示すように、ＣＶＤ
シリコン窒化膜１９を反応性イオンエッチングにより全
面エッチングして、ＣＶＤシリコン酸化膜１６のストラ
イプパターンの側壁にのみＣＶＤシリコン窒化膜１９を
残す。ＣＶＤシリコン酸化膜１６の側壁に残ったＣＶＤ
シリコン窒化膜１９の幅は、例えば０．４μｍとする。
ここで、図４（ｂ）に示すように、前記レジスト２１に
より覆われた部分のＣＶＤシリコン窒化膜１９も残るこ
とになる。
【００２１】次いで、ＣＶＤシリコン酸化膜１６をエッ
チング除去したのち、図５（ａ）に示すように、全面に
フォトレジスト２３を塗布する。そして、これを露光描
画して、図５（ｂ）に示すように、レジスト２３に開口
部２４を形成する。続いて、レジストの開口部２４に露
出したＣＶＤシリコン窒化膜１９をエッチングしたの
ち、レジスト２３を除去する。なお、図中の２５は制御
ゲートのコンタクト領域である。
【００２２】図５において、ＣＶＤシリコン窒化膜１９
をレジスト２３をマスクに用いて特定の箇所のみエッチ
ングするのは次のためである。図においてＣＶＤシリコ
ン窒化膜１９はＣＶＤシリコン酸化膜１６のストライプ
パターンの側壁に付いているが、ＣＶＤシリコン酸化膜
１６のパターンのエッジ部を経由し、側壁に付着したＣ
ＶＤシリコン窒化膜１９はＣＶＤシリコン酸化膜１６の
パターンの両側で繋がっている。よってＣＶＤシリコン
窒化膜１９をマスクにエッチングした第２層多結晶シリ
コン層（制御ゲートとして使用）も隣り合う線同士でシ
ョートする形となってしまう。それを避けるために、レ
ジスト２３を用いてエッジ部のＣＶＤシリコン窒化膜１
９のみエッチングする。
【００２３】次いで、図６（ａ）に示すように、ＣＶＤ
シリコン窒化膜１９をマスクとして用い、反応性イオン
エッチングにより第２層多結晶シリコン膜１５，第２ゲ
ート絶縁膜１４及び第１層多結晶シリコン膜１３を同時
にエッチングする。これにより、ＮＡＮＤセル内の複数
のメモリセルの制御ゲートと浮遊ゲートが自己整合で分
離形成される。なお、図６（ｂ）には、上記工程により
形成された第２層多結晶シリコン１５からなる制御ゲー
トパターンを示している。
【００２４】このように本実施例によれば、ＣＶＤシリ
コン酸化膜１６のストライプパターンの側壁にＣＶＤシ
リコン窒化膜１９をセルフアラインで残し、このＣＶＤ
シリコン窒化膜１９をマスクに多結晶シリコン膜１５，
１３を選択エッチングすることにより、多結晶シリコン
膜１５，１３を従来よりも狭いピッチでパターニングす
ることができる。
【００２５】具体的には、フォトレジスト１７の線幅と
間隔が０．３μｍと１．１μｍのピッチ１．４μｍのリ
ソグラフィ可能なステッパを用いて、ゲート長とゲート
間の間隔がそれぞれ０．４μｍと０．３μｍ、つまりピ
ッチ０．７μｍのゲートパターンが形成できる。従っ
て、ＥＥＰＲＯＭにおける制御ゲートと浮遊ゲートをＰ
ＥＰで決まる最小ピッチよりも狭いピッチに形成するこ
とができ、ＮＡＮＤセルを構成するメモリセル間隔を微
細なものとして、ＥＥＰＲＯＭの高集積化を実現するこ
とができる。
【００２６】なお、本発明は上述した各実施例に限定さ
れるものではない。実施例では、第１，２層多結晶シリ
コン膜１３，１５及び第２ゲート絶縁膜１４のエッチン
グ時のマスク材としてＣＶＤシリコン窒化膜１９を用い
たが、この代わりにＣＶＤシリコン酸化膜を用いてもよ
い。この場合、ＣＶＤシリコン酸化膜１６をＣＶＤシリ
コン窒化膜とすればよい。
【００２７】また、図７（ａ）に示すように、ＣＶＤシ
リコン窒化膜１９の膜の下に耐エッチング性を有する他
のマスク材３１を予め形成しておき、ＣＶＤシリコン窒
化膜１９にてマスク材３１をパターニングする。次い
で、図７（ｂ）に示すように、ＣＶＤシリコン窒化膜１
９のみを除去したのち、マスク材３１を用いて第１，２
多結晶シリコン膜１３，１５及び第２ゲート絶縁膜１４
を選択エッチングするようにしてもよい。
【００２８】また、実施例ではＮＡＮＤセル型ＥＥＰＲ
ＯＭのゲートパターン形成について説明したが、本発明
は微細ピッチのライン＆スペース・パターンを有する各
種の半導体装置の製造に適用することができる。その
他、本発明の要旨を逸脱しない範囲で、種々変形して実
施することができる。
【００２９】
【発明の効果】以上詳述したように本発明によれば、ス
トライプ上に形成した第１のマスク材料膜の側壁に第２
のマスク材料膜をセルフアラインで残し、この第２のマ
スク材料膜をマスクとして導電膜を選択エッチングする
ことにより、通常のリソグラフィ（ＰＥＰ）で決まる最
小ピッチよりも狭いピッチのライン＆スペース・パター
ンを形成することができ、素子の微細化及び高集積化に
寄与することが可能となる。
【００３０】特に、ＮＡＮＤセル型ＥＥＰＲＯＭのゲー
トパターンの加工に利用することにより、ＮＡＮＤセル
を構成するメモリセル間隔を微細なものとして、ＥＥＰ
ＲＯＭの高集積化を実現することが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施例に係わるＮＡＮＤセル部の製
造工程を示す断面図と平面図。
【図２】本発明の一実施例に係わるＮＡＮＤセル部の製
造工程を示す断面図と平面図。
【図３】図２（ｂ）の矢視Ａ−Ａ′断面図。
【図４】本発明の一実施例に係わるＮＡＮＤセル部の製
造工程を示す断面図と平面図。
【図５】本発明の一実施例に係わるＮＡＮＤセル部の製
造工程を示す断面図と平面図。
【図６】本発明の他の実施例に係わるＮＡＮＤセル部の
製造工程を示す断面図。
【図７】本発明の他の実施例によるＮＡＮＤセル部の製
造工程を示す断面図
【図８】ＥＥＰＲＯＭの１つのＮＡＮＤセル構成を示す
平面図。
【図９】図８の矢視Ａ−Ａ′及びＢ−Ｂ′断面図。
【符号の説明】
１１…シリコン基板 １２…第２ゲート絶縁膜 １３…第１層多結晶シリコン膜（浮遊ゲート） １４…第２ゲート絶縁膜 １５…第２層多結晶シリコン膜（制御ゲート） １６…ＣＶＤシリコン酸化膜（第１のマスク材料膜） １７，２１，２３…フォトレジスト １８…素子領域 １９…ＣＶＤシリコン窒化膜（第２のマスク材料膜） ２２…素子分離酸化膜 ２４…レジストの開口部 ２５…コンタクト領域 ３１…マスク材
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/115

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】半導体基板上に複数本の平行なストライプ
    状の導電膜パターンを有する半導体装置の製造方法にお
    いて、 半導体基板上に導電膜を形成する工程と、前記導電膜上
    に第１のマスク材料膜を形成する工程と、第１のマスク
    材料膜をストライプ状にパターン加工する工程と、前記
    導電膜及び第１のマスク材料膜上にこれらとは異なる第
    ２のマスク材料膜を形成する工程と、第２のマスク材料
    膜を全面エッチングしてストライプ状パターンの側壁部
    のみに第２のマスク材料膜を残す工程と、第１のマスク
    材料膜を除去する工程と、第２のマスク材料膜をマスク
    に前記導電膜を選択エッチングする工程とを含むことを
    特徴とする半導体装置の製造方法。
  2. 【請求項２】半導体基板上に浮遊ゲートと制御ゲートを
    積層した不揮発性メモリセルを複数個直列接続してＮＡ
    ＮＤセルを構成し、ＮＡＮＤセルを複数個配列して構成
    される半導体装置の製造方法において、 半導体基板上に第１のゲート絶縁膜を介して浮遊ゲート
    となる第１層多結晶シリコン膜を形成する工程と、第１
    層多結晶シリコン膜をワード線方向に隣接する素子間で
    分離するように加工する工程と、次いで基板全面に第２
    のゲート絶縁膜を介して制御ゲートとなる第２層多結晶
    シリコン膜を形成する工程と、第２層多結晶シリコン膜
    上に第１のマスク材料膜を形成しこの第１のマスク材料
    膜をストライプ状にパターン加工する工程と、次いで基
    板全面に第２層多結晶シリコン膜及び第１のマスク材料
    膜とは異なる材質の第２のマスク材料膜を形成する工程
    と、第２のマスク材料膜を全面エッチングしてストライ
    プ状パターンの側壁部のみに第２のマスク材料膜を残す
    工程と、次いで第１のマスク材料膜を除去する工程と、
    次いで第２のマスク材料膜をマスクとして第２多結晶シ
    リコン膜，第２ゲート絶縁膜，第１多結晶シリコン膜を
    順次エッチングする工程とを含むことを特徴とする半導
    体装置の製造方法。
JP6191534A 1994-08-15 1994-08-15 半導体装置の製造方法 Pending JPH0855920A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP6191534A JPH0855920A (ja) 1994-08-15 1994-08-15 半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP6191534A JPH0855920A (ja) 1994-08-15 1994-08-15 半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JPH0855920A true JPH0855920A (ja) 1996-02-27

Family

ID=16276271

Family Applications (1)

Application Number Title Priority Date Filing Date
JP6191534A Pending JPH0855920A (ja) 1994-08-15 1994-08-15 半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JPH0855920A (ja)

Cited By (59)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1005081A3 (en) * 1998-11-26 2001-02-07 Nec Corporation Semiconductor nonvolatile memory and manufacturing method thereof
KR100298458B1 (ko) * 1999-04-15 2001-09-26 김영환 반도체 소자의 배선 형성 방법
WO2006070474A1 (ja) * 2004-12-28 2006-07-06 Spansion Llc 半導体装置の製造方法
US7115525B2 (en) 2004-09-02 2006-10-03 Micron Technology, Inc. Method for integrated circuit fabrication using pitch multiplication
US7151040B2 (en) 2004-08-31 2006-12-19 Micron Technology, Inc. Methods for increasing photo alignment margins
JP2007049111A (ja) * 2005-07-12 2007-02-22 Toshiba Corp 不揮発性半導体記憶装置
JP2007165862A (ja) * 2005-11-15 2007-06-28 Toshiba Corp 半導体装置の製造方法
US7253118B2 (en) 2005-03-15 2007-08-07 Micron Technology, Inc. Pitch reduced patterns relative to photolithography features
JP2008027978A (ja) * 2006-07-18 2008-02-07 Toshiba Corp 半導体装置及びその製造方法
JP2008027991A (ja) * 2006-07-18 2008-02-07 Toshiba Corp 半導体装置
US7390746B2 (en) 2005-03-15 2008-06-24 Micron Technology, Inc. Multiple deposition for integration of spacers in pitch multiplication process
US7393789B2 (en) 2005-09-01 2008-07-01 Micron Technology, Inc. Protective coating for planarization
US7396781B2 (en) 2005-06-09 2008-07-08 Micron Technology, Inc. Method and apparatus for adjusting feature size and position
US7413981B2 (en) 2005-07-29 2008-08-19 Micron Technology, Inc. Pitch doubled circuit layout
US7429536B2 (en) 2005-05-23 2008-09-30 Micron Technology, Inc. Methods for forming arrays of small, closely spaced features
US7435536B2 (en) 2004-09-02 2008-10-14 Micron Technology, Inc. Method to align mask patterns
US7476933B2 (en) 2006-03-02 2009-01-13 Micron Technology, Inc. Vertical gated access transistor
US7488685B2 (en) 2006-04-25 2009-02-10 Micron Technology, Inc. Process for improving critical dimension uniformity of integrated circuit arrays
US7517804B2 (en) 2006-08-31 2009-04-14 Micron Technologies, Inc. Selective etch chemistries for forming high aspect ratio features and associated structures
JP2009094238A (ja) * 2007-10-05 2009-04-30 Toshiba Corp 半導体記憶装置およびその製造方法
US7538858B2 (en) 2006-01-11 2009-05-26 Micron Technology, Inc. Photolithographic systems and methods for producing sub-diffraction-limited features
US7541632B2 (en) 2005-06-14 2009-06-02 Micron Technology, Inc. Relaxed-pitch method of aligning active area to digit line
US7560390B2 (en) 2005-06-02 2009-07-14 Micron Technology, Inc. Multiple spacer steps for pitch multiplication
JP2009164205A (ja) * 2007-12-28 2009-07-23 Tokyo Electron Ltd パターン形成方法、半導体製造装置及び記憶媒体
US7566620B2 (en) 2005-07-25 2009-07-28 Micron Technology, Inc. DRAM including a vertical surround gate transistor
US7572572B2 (en) 2005-09-01 2009-08-11 Micron Technology, Inc. Methods for forming arrays of small, closely spaced features
US7601595B2 (en) 2005-07-06 2009-10-13 Micron Technology, Inc. Surround gate access transistors with grown ultra-thin bodies
US7611980B2 (en) 2006-08-30 2009-11-03 Micron Technology, Inc. Single spacer process for multiplying pitch by a factor greater than two and related intermediate IC structures
US7611944B2 (en) 2005-03-28 2009-11-03 Micron Technology, Inc. Integrated circuit fabrication
US7671475B2 (en) 2006-06-27 2010-03-02 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory having a word line bent towards a select gate line side
JP2010171247A (ja) * 2009-01-23 2010-08-05 Fujitsu Semiconductor Ltd 半導体装置の製造方法及び設計支援装置
US7807575B2 (en) * 2006-11-29 2010-10-05 Micron Technology, Inc. Methods to reduce the critical dimension of semiconductor devices
US7813203B2 (en) 2007-03-01 2010-10-12 Kabushiki Kaisha Toshiba Semiconductor memory device and method of manufacturing of the same
US7825439B2 (en) 2007-08-29 2010-11-02 Kabushiki Kaisha Toshiba Semiconductor memory
US7826245B2 (en) 2007-07-02 2010-11-02 Kabushiki Kaisha Toshiba Semiconductor memory
EP2232539A4 (en) * 2007-12-18 2011-03-09 Micron Technology Inc METHOD FOR ISOLATING PARTS OF A LOOP FROM RASTER DISTANCE, MULTIPLE MATERIAL, AND THE SAME STRUCTURES
JP2011108812A (ja) * 2009-11-17 2011-06-02 Toshiba Corp 半導体装置の製造方法
US7999393B2 (en) 2008-02-01 2011-08-16 Kabushiki Kaisha Toshiba Semiconductor device and manufacturing method thereof
US8030217B2 (en) 2006-04-07 2011-10-04 Micron Technology, Inc. Simplified pitch doubling process flow
JP2011205107A (ja) * 2002-10-28 2011-10-13 Sandisk Corp メモリセル電荷記憶素子あたりに二重のコントロールゲートを有するフラッシュメモリセルアレイ
US8043915B2 (en) 2005-09-01 2011-10-25 Micron Technology, Inc. Pitch multiplied mask patterns for isolated features
US8114573B2 (en) 2006-06-02 2012-02-14 Micron Technology, Inc. Topography based patterning
US8129289B2 (en) 2006-10-05 2012-03-06 Micron Technology, Inc. Method to deposit conformal low temperature SiO2
US8138097B1 (en) 2010-09-20 2012-03-20 Kabushiki Kaisha Toshiba Method for processing semiconductor structure and device based on the same
US8148247B2 (en) 2005-08-30 2012-04-03 Micron Technology, Inc. Method and algorithm for random half pitched interconnect layout with constant spacing
JP2012094880A (ja) * 2011-12-05 2012-05-17 Toshiba Corp 半導体装置の製造方法
US8426118B2 (en) 2005-08-31 2013-04-23 Micron Technology, Inc. Method of forming pitch multiplied contacts
US8871648B2 (en) 2007-12-06 2014-10-28 Micron Technology, Inc. Method for forming high density patterns
US8871646B2 (en) 2008-11-24 2014-10-28 Micron Technology, Inc. Methods of forming a masking pattern for integrated circuits
US8895232B2 (en) 2004-09-01 2014-11-25 Micron Technology, Inc. Mask material conversion
US8928111B2 (en) 2008-07-03 2015-01-06 Micron Technology, Inc. Transistor with high breakdown voltage having separated drain extensions
US9035416B2 (en) 2006-09-14 2015-05-19 Micron Technology, Inc. Efficient pitch multiplication process
US9048194B2 (en) 2008-03-21 2015-06-02 Micron Technology, Inc. Method for selectively modifying spacing between pitch multiplied structures
US9076888B2 (en) 2005-09-01 2015-07-07 Micron Technology, Inc. Silicided recessed silicon
US9099314B2 (en) 2005-09-01 2015-08-04 Micron Technology, Inc. Pitch multiplication spacers and methods of forming the same
US9196502B2 (en) 2013-09-13 2015-11-24 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same
US9412591B2 (en) 2007-07-31 2016-08-09 Micron Technology, Inc. Process of semiconductor fabrication with mask overlay on pitch multiplied features and associated structures
US9627552B2 (en) 2006-07-31 2017-04-18 Vishay-Siliconix Molybdenum barrier metal for SiC Schottky diode and process of manufacture
US10515801B2 (en) 2007-06-04 2019-12-24 Micron Technology, Inc. Pitch multiplication using self-assembling materials

Cited By (113)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6287907B1 (en) 1998-11-26 2001-09-11 Nec Corporation Method of manufacturing a flash memory having a select transistor
US6534355B2 (en) 1998-11-26 2003-03-18 Nec Corporation Method of manufacturing a flash memory having a select transistor
EP1005081A3 (en) * 1998-11-26 2001-02-07 Nec Corporation Semiconductor nonvolatile memory and manufacturing method thereof
KR100298458B1 (ko) * 1999-04-15 2001-09-26 김영환 반도체 소자의 배선 형성 방법
JP2011205107A (ja) * 2002-10-28 2011-10-13 Sandisk Corp メモリセル電荷記憶素子あたりに二重のコントロールゲートを有するフラッシュメモリセルアレイ
US7268054B2 (en) 2004-08-31 2007-09-11 Micron Technology, Inc. Methods for increasing photo-alignment margins
US7368362B2 (en) 2004-08-31 2008-05-06 Micron Technology, Inc. Methods for increasing photo alignment margins
US7361569B2 (en) 2004-08-31 2008-04-22 Micron Technology, Inc. Methods for increasing photo-alignment margins
US7151040B2 (en) 2004-08-31 2006-12-19 Micron Technology, Inc. Methods for increasing photo alignment margins
US8895232B2 (en) 2004-09-01 2014-11-25 Micron Technology, Inc. Mask material conversion
US7629693B2 (en) 2004-09-02 2009-12-08 Micron Technology, Inc Method for integrated circuit fabrication using pitch multiplication
US8216949B2 (en) 2004-09-02 2012-07-10 Round Rock Research, Llc Method for integrated circuit fabrication using pitch multiplication
US7435536B2 (en) 2004-09-02 2008-10-14 Micron Technology, Inc. Method to align mask patterns
US7115525B2 (en) 2004-09-02 2006-10-03 Micron Technology, Inc. Method for integrated circuit fabrication using pitch multiplication
US7547640B2 (en) 2004-09-02 2009-06-16 Micron Technology, Inc. Method for integrated circuit fabrication using pitch multiplication
US7455956B2 (en) 2004-09-02 2008-11-25 Micron Technology, Inc. Method to align mask patterns
WO2006070474A1 (ja) * 2004-12-28 2006-07-06 Spansion Llc 半導体装置の製造方法
JPWO2006070474A1 (ja) * 2004-12-28 2008-06-12 スパンション エルエルシー 半導体装置の製造方法
US9299578B2 (en) 2004-12-28 2016-03-29 Cypress Semiconductor Corporation Transistor formation method using sidewall masks
US7390746B2 (en) 2005-03-15 2008-06-24 Micron Technology, Inc. Multiple deposition for integration of spacers in pitch multiplication process
US7253118B2 (en) 2005-03-15 2007-08-07 Micron Technology, Inc. Pitch reduced patterns relative to photolithography features
US7611944B2 (en) 2005-03-28 2009-11-03 Micron Technology, Inc. Integrated circuit fabrication
US8859362B2 (en) 2005-03-28 2014-10-14 Micron Technology, Inc. Integrated circuit fabrication
US9412594B2 (en) 2005-03-28 2016-08-09 Micron Technology, Inc. Integrated circuit fabrication
US9147608B2 (en) 2005-03-28 2015-09-29 Micron Technology, Inc. Integrated circuit fabrication
US9099402B2 (en) 2005-05-23 2015-08-04 Micron Technology, Inc. Integrated circuit structure having arrays of small, closely spaced features
US7429536B2 (en) 2005-05-23 2008-09-30 Micron Technology, Inc. Methods for forming arrays of small, closely spaced features
US7560390B2 (en) 2005-06-02 2009-07-14 Micron Technology, Inc. Multiple spacer steps for pitch multiplication
US8865598B2 (en) 2005-06-02 2014-10-21 Micron Technology, Inc. Method for positioning spacers in pitch multiplication
US8003542B2 (en) 2005-06-02 2011-08-23 Micron Technology, Inc. Multiple spacer steps for pitch multiplication
US8598041B2 (en) 2005-06-02 2013-12-03 Micron Technology, Inc. Method for positioning spacers in pitch multiplication
US8173550B2 (en) 2005-06-02 2012-05-08 Micron Technology, Inc. Method for positioning spacers for pitch multiplication
US9117766B2 (en) 2005-06-02 2015-08-25 Micron Technology, Inc. Method for positioning spacers in pitch multiplication
US7396781B2 (en) 2005-06-09 2008-07-08 Micron Technology, Inc. Method and apparatus for adjusting feature size and position
US7541632B2 (en) 2005-06-14 2009-06-02 Micron Technology, Inc. Relaxed-pitch method of aligning active area to digit line
US7601595B2 (en) 2005-07-06 2009-10-13 Micron Technology, Inc. Surround gate access transistors with grown ultra-thin bodies
US7626219B2 (en) 2005-07-06 2009-12-01 Micron Technology, Inc. Surround gate access transistors with grown ultra-thin bodies
JP2007049111A (ja) * 2005-07-12 2007-02-22 Toshiba Corp 不揮発性半導体記憶装置
US7732854B2 (en) 2005-07-12 2010-06-08 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory and fabrication method for the same
US7566620B2 (en) 2005-07-25 2009-07-28 Micron Technology, Inc. DRAM including a vertical surround gate transistor
US7413981B2 (en) 2005-07-29 2008-08-19 Micron Technology, Inc. Pitch doubled circuit layout
US8148247B2 (en) 2005-08-30 2012-04-03 Micron Technology, Inc. Method and algorithm for random half pitched interconnect layout with constant spacing
US8877639B2 (en) 2005-08-30 2014-11-04 Micron Technology, Inc. Method and algorithm for random half pitched interconnect layout with constant spacing
US8426118B2 (en) 2005-08-31 2013-04-23 Micron Technology, Inc. Method of forming pitch multiplied contacts
US8609324B2 (en) 2005-08-31 2013-12-17 Micron Technology, Inc. Method of forming pitch multiplied contacts
US7572572B2 (en) 2005-09-01 2009-08-11 Micron Technology, Inc. Methods for forming arrays of small, closely spaced features
US9003651B2 (en) 2005-09-01 2015-04-14 Micron Technology, Inc. Methods for integrated circuit fabrication with protective coating for planarization
US10396281B2 (en) 2005-09-01 2019-08-27 Micron Technology, Inc. Methods for forming arrays of small, closely spaced features
US9099314B2 (en) 2005-09-01 2015-08-04 Micron Technology, Inc. Pitch multiplication spacers and methods of forming the same
US9679781B2 (en) 2005-09-01 2017-06-13 Micron Technology, Inc. Methods for integrated circuit fabrication with protective coating for planarization
US9082829B2 (en) 2005-09-01 2015-07-14 Micron Technology, Inc. Methods for forming arrays of small, closely spaced features
US8601410B2 (en) 2005-09-01 2013-12-03 Micron Technology, Inc. Methods for forming arrays of small, closely spaced features
US8431971B2 (en) 2005-09-01 2013-04-30 Micron Technology, Inc. Pitch multiplied mask patterns for isolated features
US7393789B2 (en) 2005-09-01 2008-07-01 Micron Technology, Inc. Protective coating for planarization
US8043915B2 (en) 2005-09-01 2011-10-25 Micron Technology, Inc. Pitch multiplied mask patterns for isolated features
US8266558B2 (en) 2005-09-01 2012-09-11 Micron Technology, Inc. Methods for forming arrays of small, closely spaced features
US9076888B2 (en) 2005-09-01 2015-07-07 Micron Technology, Inc. Silicided recessed silicon
JP2007165862A (ja) * 2005-11-15 2007-06-28 Toshiba Corp 半導体装置の製造方法
US7569454B2 (en) 2005-11-15 2009-08-04 Kabushiki Kaisha Toshiba Semiconductor device manufacturing method using strip-like gate electrode hard masks for ion implantation
US7538858B2 (en) 2006-01-11 2009-05-26 Micron Technology, Inc. Photolithographic systems and methods for producing sub-diffraction-limited features
US9184161B2 (en) 2006-03-02 2015-11-10 Micron Technology, Inc. Vertical gated access transistor
US7476933B2 (en) 2006-03-02 2009-01-13 Micron Technology, Inc. Vertical gated access transistor
US8030217B2 (en) 2006-04-07 2011-10-04 Micron Technology, Inc. Simplified pitch doubling process flow
US9184159B2 (en) 2006-04-07 2015-11-10 Micron Technology, Inc. Simplified pitch doubling process flow
US8889020B2 (en) 2006-04-25 2014-11-18 Micron Technology, Inc. Process for improving critical dimension uniformity of integrated circuit arrays
US7488685B2 (en) 2006-04-25 2009-02-10 Micron Technology, Inc. Process for improving critical dimension uniformity of integrated circuit arrays
US9553082B2 (en) 2006-04-25 2017-01-24 Micron Technology, Inc. Process for improving critical dimension uniformity of integrated circuit arrays
US8592940B2 (en) 2006-06-02 2013-11-26 Micron Technology, Inc. Topography based patterning
US8114573B2 (en) 2006-06-02 2012-02-14 Micron Technology, Inc. Topography based patterning
US9202816B2 (en) 2006-06-27 2015-12-01 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory having a word line bent towards a select gate line side
US8497582B2 (en) 2006-06-27 2013-07-30 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory having a word line bent towards a select gate line side
US8786096B2 (en) 2006-06-27 2014-07-22 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory having a word line bent towards a select gate line side
US7671475B2 (en) 2006-06-27 2010-03-02 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory having a word line bent towards a select gate line side
US8994180B2 (en) 2006-06-27 2015-03-31 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory having a word line bent towards a select gate line side
JP2008027991A (ja) * 2006-07-18 2008-02-07 Toshiba Corp 半導体装置
JP2008027978A (ja) * 2006-07-18 2008-02-07 Toshiba Corp 半導体装置及びその製造方法
US9627552B2 (en) 2006-07-31 2017-04-18 Vishay-Siliconix Molybdenum barrier metal for SiC Schottky diode and process of manufacture
US8557704B2 (en) 2006-08-30 2013-10-15 Micron Technology, Inc. Single spacer process for multiplying pitch by a factor greater than two and related intermediate IC structures
US9478497B2 (en) 2006-08-30 2016-10-25 Micron Technology, Inc. Single spacer process for multiplying pitch by a factor greater than two and related intermediate IC structures
US8883644B2 (en) 2006-08-30 2014-11-11 Micron Technology, Inc. Single spacer process for multiplying pitch by a factor greater than two and related intermediate IC structures
US7611980B2 (en) 2006-08-30 2009-11-03 Micron Technology, Inc. Single spacer process for multiplying pitch by a factor greater than two and related intermediate IC structures
US7517804B2 (en) 2006-08-31 2009-04-14 Micron Technologies, Inc. Selective etch chemistries for forming high aspect ratio features and associated structures
US8088691B2 (en) 2006-08-31 2012-01-03 Micron Technology, Inc. Selective etch chemistries for forming high aspect ratio features and associated structures
US9035416B2 (en) 2006-09-14 2015-05-19 Micron Technology, Inc. Efficient pitch multiplication process
US8129289B2 (en) 2006-10-05 2012-03-06 Micron Technology, Inc. Method to deposit conformal low temperature SiO2
US8836083B2 (en) 2006-11-29 2014-09-16 Micron Technology, Inc. Methods to reduce the critical dimension of semiconductor devices and related semiconductor devices
US8338304B2 (en) 2006-11-29 2012-12-25 Micron Technology, Inc. Methods to reduce the critical dimension of semiconductor devices and related semiconductor devices
US7807575B2 (en) * 2006-11-29 2010-10-05 Micron Technology, Inc. Methods to reduce the critical dimension of semiconductor devices
US7813203B2 (en) 2007-03-01 2010-10-12 Kabushiki Kaisha Toshiba Semiconductor memory device and method of manufacturing of the same
US10515801B2 (en) 2007-06-04 2019-12-24 Micron Technology, Inc. Pitch multiplication using self-assembling materials
US7957174B2 (en) 2007-07-02 2011-06-07 Kabushiki Kaisha Toshiba Semiconductor memory
US7826245B2 (en) 2007-07-02 2010-11-02 Kabushiki Kaisha Toshiba Semiconductor memory
US9412591B2 (en) 2007-07-31 2016-08-09 Micron Technology, Inc. Process of semiconductor fabrication with mask overlay on pitch multiplied features and associated structures
US7825439B2 (en) 2007-08-29 2010-11-02 Kabushiki Kaisha Toshiba Semiconductor memory
JP2009094238A (ja) * 2007-10-05 2009-04-30 Toshiba Corp 半導体記憶装置およびその製造方法
US8871648B2 (en) 2007-12-06 2014-10-28 Micron Technology, Inc. Method for forming high density patterns
EP2232539A4 (en) * 2007-12-18 2011-03-09 Micron Technology Inc METHOD FOR ISOLATING PARTS OF A LOOP FROM RASTER DISTANCE, MULTIPLE MATERIAL, AND THE SAME STRUCTURES
US10497611B2 (en) 2007-12-18 2019-12-03 Micron Technology, Inc. Methods for isolating portions of a loop of pitch-multiplied material and related structures
US8390034B2 (en) 2007-12-18 2013-03-05 Micron Technology, Inc. Methods for isolating portions of a loop of pitch-multiplied material and related structures
US9941155B2 (en) 2007-12-18 2018-04-10 Micron Technology, Inc. Methods for isolating portions of a loop of pitch-multiplied material and related structures
US9666695B2 (en) 2007-12-18 2017-05-30 Micron Technology, Inc. Methods for isolating portions of a loop of pitch-multiplied material and related structures
US8932960B2 (en) 2007-12-18 2015-01-13 Micron Technology, Inc. Methods for isolating portions of a loop of pitch-multiplied material and related structures
JP2009164205A (ja) * 2007-12-28 2009-07-23 Tokyo Electron Ltd パターン形成方法、半導体製造装置及び記憶媒体
US8324094B2 (en) 2008-02-01 2012-12-04 Kabushiki Kaisha Toshiba Semiconductor device and manufacturing method thereof
US7999393B2 (en) 2008-02-01 2011-08-16 Kabushiki Kaisha Toshiba Semiconductor device and manufacturing method thereof
US9048194B2 (en) 2008-03-21 2015-06-02 Micron Technology, Inc. Method for selectively modifying spacing between pitch multiplied structures
US8928111B2 (en) 2008-07-03 2015-01-06 Micron Technology, Inc. Transistor with high breakdown voltage having separated drain extensions
US8871646B2 (en) 2008-11-24 2014-10-28 Micron Technology, Inc. Methods of forming a masking pattern for integrated circuits
JP2010171247A (ja) * 2009-01-23 2010-08-05 Fujitsu Semiconductor Ltd 半導体装置の製造方法及び設計支援装置
JP2011108812A (ja) * 2009-11-17 2011-06-02 Toshiba Corp 半導体装置の製造方法
US8138097B1 (en) 2010-09-20 2012-03-20 Kabushiki Kaisha Toshiba Method for processing semiconductor structure and device based on the same
JP2012094880A (ja) * 2011-12-05 2012-05-17 Toshiba Corp 半導体装置の製造方法
US9196502B2 (en) 2013-09-13 2015-11-24 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same

Similar Documents

Publication Publication Date Title
JPH0855920A (ja) 半導体装置の製造方法
US5702964A (en) Method for forming a semiconductor device having a floating gate
US5053841A (en) Nonvolatile semiconductor memory
EP0780902B1 (en) Nonvolatile semiconductor memory and method for fabricating the same
US5646888A (en) Semiconductor device having isolating regions
JP3233998B2 (ja) 不揮発性半導体記憶装置の製造方法
JP2655124B2 (ja) 不揮発性半導体記憶装置およびその製造方法
JPH088313B2 (ja) 不揮発性半導体記憶装置及びその製造方法
US6590253B2 (en) Memory cell with self-aligned floating gate and separate select gate, and fabrication process
JP3114229B2 (ja) 不揮発性記憶装置
JP3362970B2 (ja) 不揮発性半導体記憶装置及びその製造方法
US5397723A (en) Process for forming arrayed field effect transistors highly integrated on substrate
KR100585146B1 (ko) 스플릿 게이트형 플래쉬 메모리 소자 및 그 제조 방법
US6359305B1 (en) Trench-isolated EEPROM flash in segmented bit line page architecture
KR0183482B1 (ko) 비휘발성 반도체 메모리 장치 및 그의 제조방법
JP2856811B2 (ja) 不揮発性半導体メモリ装置の製造方法
JP2989205B2 (ja) 不揮発性半導体メモリ装置の製造方法
JP2873276B2 (ja) 浮遊ゲートを有する半導体素子の製造方法
EP0112078A2 (en) A semiconductor memory element and a method for manufacturing it
JP3483460B2 (ja) 半導体記憶装置の製造方法
JPH07169865A (ja) 不揮発性半導体記憶装置
US6498030B2 (en) Surrounding-gate flash memory having a self-aligned control gate
JPH11260941A (ja) トランジスタ、トランジスタアレイ、トランジスタアレイの製造方法および不揮発性半導体メモリ
JPH06291286A (ja) 半導体記憶装置の製造方法
JPH07245340A (ja) 半導体装置