JPH0717011Y2

JPH0717011Y2 - 波形表示装置

Info

Publication number: JPH0717011Y2
Application number: JP2230089U
Authority: JP
Inventors: 悦郎川縁
Original assignee: Yokogawa Electric Corp
Current assignee: Yokogawa Electric Corp
Priority date: 1989-02-28
Filing date: 1989-02-28
Publication date: 1995-04-19
Anticipated expiration: 2004-02-28
Also published as: JPH02113170U

Description

【考案の詳細な説明】〈産業上の利用分野〉この考案は、デジタルオシロスコープなどの波形を表示
する測定器に用いて好適な波形表示装置に関するもので
ある。

〈従来技術〉第７図に波形を表示する表示装置の構成を示す。この図
において、１はフレームバッファであり、複数のプレー
ンが含まれている。各プレーンはデュアルポートメモリ
で構成されている。波形等の表示データはベクトル発生
器２に入力されて表示部の位置に対応したデータに変換
される。このベクトル発生器２の出力はフレームバッフ
ァ制御回路４を介してフレームバッファ１に書き込まれ
る。また、文字データ等のデータもフレームバッファ制
御回路４を介してCPU3によりフレームバッファ１に書き
込まれる。５はCRT制御回路であり、表示部９へ出力さ
れる水平同期信号、垂直同期信号等を発生する。これら
の信号はクロック発生器６のクロックに基づいて作られ
る。フレームバッファ１の読みだし出力及びCRT制御回
路５の出力は表示部９に入力されて波形が表示される。
７はクリヤカウンタであり、フレームバッファ１をクリ
ヤするための行アドレスを発生する。また、フレームバ
ッファ１をクリヤする期間、フレームバッファ１を構成
するデュアルポートメモリの入出力ポートにバッファ８
を介して低レベル信号が与えられる。

第８図にデュアルポートメモリの構成を示す。デュアル
ポートメモリは複数の行で構成されたメモリセル10とシ
フトレジスタで構成された入出力ポート11で構成され、
別に入力される行アドレスによりメモリセル10の行を特
定して、この行に格納されたデータを入出力ポート11に
読みだし、また入出力ポート11に書き込まれたデータを
行アドレスで指定された行に格納する。入出力ポート11
のデータはバッファ12を介してシリアルに外部に出力さ
れ、また外部からのシリアルデータを入出力ポート11に
書き込む。この構成を利用して、入出力ポート11の全て
にバッファ８を介して低レベル信号を入力し、クリアカ
ウンタ７で行アドレスをゼロからカウントアップする事
により、高速でフレームバッファ１をクリヤする事が出
来る。

〈考案が解決すべき課題〉しかしながら、この様な波形表示装置は描画する前に必
ずフレームバッファをクリヤしなければならない。その
為、フレームバッファ１を１プレーンのみで構成すると
画面がちらつくという欠点があった。従って、２枚のプ
レーンを持ち、これを切り替えて一方のプレーンを表示
している間に他方のプレーンをクリヤして描画しなけれ
ばならず、構成が複雑になるという課題があった。

〈考案の目的〉この考案の目的は、描画サイクルの高速化を図り、１枚
のプレーンで構成出来る波形表示装置を提供する事にあ
る。

〈課題を解決する為の手段〉前記課題を解決する為に本考案では、デュアルポートメ
モリでフレームバッファを構成し、このデュアルポート
メモリに表示部に出力される水平同期信号に同期してカ
ウントアップされる行アドレス信号をCRT制御回路より
与え、表示部の水平同期期間中に、表示されるデータを
前記入出力ポートに与えてライト転送用アドレスカウン
タで指定される行に格納して更新するようにしたもので
ある。

また、前回の表示データが表わす点と今回の表示データ
が表わす点の間の点を補間する補間回路を介して表示デ
ータを制御デュアルポートメモリに与えるようにしたも
のである。

〈実施例〉第１図に本考案に係る波形表示装置の一実施例を示す。
なお、第７図と同じ要素には同一符号を付し、説明を省
略する。第１図において、20はフレームバッファを構成
するデュアルポートメモリであり、その内部にメモリセ
ル201及び入出力ポート202が含まれている。21はアドレ
スカウンタであり、ライト転送時にデュアルポートメモ
リ20の行アドレスを指定する。22はフレームバッファ制
御回路であり、CRT制御回路５で発生された水平同期信
号及び垂直同期信号が入力されると共にクロック発生器
６からクロックが入力される。23は補間回路であり、表
示部９で表示される点のデータである表示データが入力
され、これを補間するデータを入出力ポート202に出力
する。入出力ポート202のシリアルデータ及びCRT制御回
路５の出力はバッファを介して表示部９に入力される。
この表示部９はラスタスキャン型であるが、図に示すよ
うに垂直方向にスキャンするものとする。すなわち、メ
モリセルの各行は表示部９の垂直線の１本に対応する。

次に、この実施例の動作を第２図タイムチャートに基づ
いて説明する。第２図において、（Ａ）は水平同期信号
であり、CRT制御回路５から出力される。（Ｂ）は表示
タイミング信号であり、CRT制御回路５からフレームバ
ッファ制御回路22に出力される。この信号の高レベルが
実際の表示期間になる。（Ｃ）はメモリセル201のリフ
レッシュ期間を表わす信号である。リフレッシュは水平
同期期間に行われる。（Ｄ）はリード転送信号であり、
表示タイミング信号（Ｂ）の立ち上がりT₁の直前に発生
する。この信号によってCRT制御回路５により出力され
る行アドレスで指定された行のデータが入出力ポート20
2に転送される。（Ｇ）は入出力ポート202から表示部９
にデータが転送される期間を表わす。すなわち、T₁から
T₂までの間に入出力ポート202のデータが表示部９にシ
リアル転送され、１垂直ラインが表示される。T₂はまた
表示タイミング信号（Ｂ）の立り下がりと一致してい
る。（Ｅ）はライト転送信号であり、２度発生する。最
初は表示タイミング信号（Ｂ）の立ち下がりT₂と同期し
て、２度目は水平同期信号（Ａ）の次の立ち上がりの直
前に発生する。最初の信号で入出力ポートを入力側に切
り替え、次の信号で入出力ポート202のデータをアドレ
スカウンタ21で指定した行に書き込む。（Ｈ）は補間回
路23から入出力ポート202にデータを入力する期間を、
（Ｆ）はCPU3がメモリセル201をアクセス出来るタイミ
ングを示す。CPU3のアクセスの優先度は低いので、他の
アクセスが行われない期間のみ許容される。この優先度
の調整はフレームバッファ制御回路22で行われる。その
後アドレスカウンタ21を１つカウントアップし、同様の
操作を繰り返す。

第３図にこの関係をさらに詳しく説明する。この例では
１画面は256本のラインから構成されているとする。第
３図において、（Ａ）は表示データと共に送られてくる
フレーム信号であり、この信号の立ち下がりに同期して
カウンタクリヤ信号（Ｂ）が発生され、アドレスカウン
タ21をクリヤする。（Ｃ）は第２図（Ｂ）で表わした表
示タイミング信号であり、この信号の立ち上がりにより
アドレスカウンンタ21が（Ｄ）に示すように１つずつカ
ウントアップされ、255になると書き替えが終了する。
表示タイミング信号の低レベル期間でフレームバッファ
20の１行が書き替えられる。（Ｅ）は表示タイミング信
号に同期し、かつフレーム信号が低レベルの時のみ発生
するレジスタクロックであり、後述する補間回路23で用
いる。この信号はフレームバッファ制御回路22で作られ
る。

第４図に補間回路の構成を示す。この回路の入力信号で
ある表示データは表示部９の垂直ラインの輝点の位置を
表わし、表示部９が１垂直ラインを表示するのと同期し
て入力される。補間回路23は１つ前の垂直ラインの輝点
と今回の垂直ラインの輝点との間の点を光らすデータを
出力し、波形をスムースな連続波形として表示する働き
をする。第４図において、24はカウンタであり、クロッ
ク発生器６の出力であるカウンタクロックが入力され
る。またクリヤ信号によりカウント値がクリヤされる。
25はレジスタであり、第３図（Ｅ）で説明したレジスタ
クロックの立つ上がりにより表示データを保持する。26
〜28はデジタルコンパレータであり、それぞれの入力端
子Ａ、Ｂにはカウンタ24の出力と表示データ、カウンタ
24の出力とレジスタ25の出力、表示データとレジスタ25
の出力が入力される。コンパレータ26と28の出力はゲー
ト29に、コンパレータ27と28の出力はゲート30に入力さ
れる。ゲート29、30の出力はゲート31に入力される。

次に、この補間回路の動作を第５図タイムチャートに基
づいて説明する。この例では前回の表示データが４、今
回の表示データが７であるとする。第５図において、
（Ａ）は第３図（Ｅ）で説明したレジスタクロック、
（Ｂ）はクロック発生器６の出力であるカウンタクロッ
クである。レジスタクロックの１周期は表示部の垂直ラ
インの表示周期に等しく、カウンタクロックの１周期は
同１ドットの表示周期に等しい。T₆でレジスタクロック
が立ち上がるとその前後でクリヤ信号（Ｃ）が発生して
カウンタ24をクリヤする。また、その直後に（Ｄ）のよ
うに表示データがY_n（＝４）からY_n+1（＝７）に更新さ
れる。さらに、レジスタクロック（Ａ）の立ち上がりで
レジスタ25は表示データを取り込む。従って、レジスタ
25の出力はY_n（＝４）になる。その後カウンタ24は
（Ｆ）のようにカウントアップを開始する。コンパレー
タ26〜28はそのＡ入力端子の値がＢ入力端子の値より小
さいときにその出力が低レベルになる。従って、コンパ
レータ27、26、28の出力はそれぞれ（Ｇ）〜（Ｊ）にな
る。ゲート29でコンパレータ26と28の出力のEXORが、ゲ
ート30でコンパレータ27と28の出力のEXORを反転した出
力が得られ、ゲート31でそれらのANDがとられるので、
ゲート31の出力は（Ｋ）のようになる。すなわち、４番
目から６番目のドットの部分が高レベルになる。この出
力はカウンタクロックの周期で入出力ポート202にシリ
アルに取り込まれ、メモリセル201の該当する行アドレ
スに格納される。従って、表示データの表わす点の間の
点が輝点になり、補間がなされる。この例を第６図に示
す。第６図はメモリセル201の状態を表わしたものであ
り、各桝は表示部９のドットに対応する。×印及び／印
は１を表わし、表示が輝点であることを表わす。×印は
表示データが表わす点であり、この点だけでは波形が不
連続になり見難くなるが、補間回路23により／印部分が
付加されるので、波形が連続し見易くなる。

〈考案の効果〉以上、実施例に基づいて具体的に説明したように、この
考案ではデュアルポートメモリの行アドレスを表示デー
タが表わす点の間の点を補間回路で補間するようにし
た。その為、特にメモリのクリヤをする必要がなく、か
つ画面がちらつくことがない。従って、２枚のプレーン
を切り替えて使用する必要がなく、１つのプレーンのみ
で構成できるので、構成が簡単になるという効果があ
る。

また、補間回路で表示データが表わす点の間の点を補間
するようにしたので、表示する波形が連続になり、見易
くなるという効果もある。

【図面の簡単な説明】

第１図は本考案に係る波形表示装置の構成図、第２図、
第３図はその動作を説明する為のタイムチャート、第４
図は補間回路の構成図、第５図はその動作を説明する為
のタイムチャート、第６図は補間回路の効果を説明する
為の図、第７図は従来の波形表示装置の構成図、第８図
はデュアルポートメモリの構成図である。９……表示部、20……デュアルポートメモリ、21……ア
ドレスカウンタ、22……フレームバッファ制御回路、23
……補間回路。

Claims

【実用新案登録請求の範囲】

【請求項１】フレームバッファを構成するデュアルポー
トメモリと、このデュアルポートメモリにその行アドレ
スを与えるアドレスカウンタと、表示部と、表示データ
が入力され今回の表示データが表わす点と前回の表示デ
ータが表わす点との間の点を補間するデータを出力する
補間部とを有し、前記アドレスカウンタを前記表示部の
水平同期信号に同期した信号で駆動すると共に、この表
示部の水平同期期間中に前記補間回路の出力を前記入出
力ポートを介して前記アドレスカウンタで指定された行
アドレスに格納するようにした事を特徴とする波形表示
装置。