JPS63131176A - 画像表示装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は画像表示装置に関し、特に画像メモリに画像
データを書き込みかつそこから画像データを読み出して
表示手段に表示する、いわゆるビデオＲＡＭ方式の画像
表示装置に関する。

（従来技術） たとえば「トランジスタ技術」の１９８４年２月号第３
４３〜３５６頁および第３７４〜３７９頁や、「トラン
ジスタ技術」の１９８５年３月号第３５８〜第３６１頁
および第３７３〜第３７７頁などに、いわゆるビデオＲ
ＡＭ方式の画像表示装置の一例が詳細に説明されている
。

従来のこの種の画像表示装置では、マイクロプロセサと
ＣＲＴコントローラとが画像メモリ　（ビデオＲＡＭ）
を共用し、画像メモリのアドレスバスやデータバスある
いはコントロールバスが、マルチプレクサによって、そ
のマイクロプロセサ側にあるいはＣＲＴコントローラ側
に切り換えられている。

（発明が解決しようとする問題点） 従来の画像表示装置では、マイクロプロセサと表示回路
が同時に画像メモリをアクセスすることが多く、そのよ
うな同時アクセスが行われた場合には、ＣＲＴでの表示
画像がちらつかないようにするために、表示回路側のア
クセスを優先させている。したがって、この従来技術で
は、同時アクセスがあった場合、マイクロプロセサにウ
ェイト（ｗａｉｔ）をかけることになり、一方、マイク
ロプロセサはＣＲＴの帰線期間においてのみ画像メモリ
にアクセスできるだけであり、したがって、従来技術で
はマイクロプロセサの処理能力が低下するという欠点が
あった。

それゆえに、この発明の主たる目的は、表示手段におけ
る表示画像のちらつきもなく、しかも、マイクロプロセ
サの処理能力の低下も招来しない、画像表示装置を提供
することである。

（問題点を解決するための手段） この発明は、簡単にいえば、画像メモリ、画像メモリに
対して画像データを書き込むためのデータ書き込み手段
、画像メモリから画像データを読み出すためのアドレス
を生成するためのアドレス生成手段、アドレス生成手段
によって生成されたアドレスに応じた画像メモリからの
画像データを受けて表示するための表示回路手段、画像
メモリの出力と表示回路手段との間に接続され、書き込
みと読み出しとが独立して行えかつ書き込んだ順序でデ
ータが読み出されるメモリ、およびデータ書き込み手段
と同期して動作し、画像メモリからの画像データをメモ
リに与えるための制御手段を備え、それによって表示回
路手段がメモリから画像データを受け取る、画像表示装
置である。

（作用） データ書き込み手段は所定のクロックに応答して画像メ
モリに画像データを書き込み、一方そのデータ書き込み
手段に同期する制御手段によってアドレス生成手段を制
御し、メモリに空領域があるとき画像メモリからそのメ
モリに画像データが転送される。表示制御手段はこのメ
モリを通して画像メモリから読み出した画像データを得
る。

（発明の効果） この発明によれば、たとえばマイクロプロセサのような
データ書き込み手段は制御手段とともに時分割的に画像
メモリを使用するため、データ書き込み手段にウェイト
をかけられることがなく、データ書き込み手段は自由に
画像メモリをアクセスすることができる。したがって、
従来のようにその処理能力が低下するということはない
。また、制御手段はデータ書き込み手段の画像メモリへ
のアクセスの影響を受けることな（、非同期で動作する
ことができ、したがって、従来必要とされていた複雑な
バス管理回路が不要になるという利点がある。

この発明の上述の目的、その他の目的、特徴および利点
は、図面を参照して行う以下の実施例の詳細な説明から
一層明らかとなろう。

（実施例） 第１図はこの発明の一実施例を示すブロック図である。

マイクロプロセサ１２および表示回路１４が画像メモリ
１８を共用する。マイクロプロセサ１２は所定のＣＰＵ
クロックによって動作し、このＣＰＵクロックは、制御
回路２０に与えられるとともに、画像メモリ１８へのア
ドレスバス。

コントロールバスおよびデータバスを切り換えるための
マルチプレクサ２２．２４および２６に与えられる。

マルチプレクサ２２には、その２つの入力として、マイ
クロプロセサ１２のアドレスバスとＣＲＴコントローラ
１６からのアドレスバスとが与えられ、その出力は画像
メモリ１８のアドレスポートに接続される。また、マル
チプレクサ２４は、マイクロプロセサ１２からのコント
ロールバスと制御回路２０からのコントロールバスとを
その入力に受け、その出力は画像メモリ１８のコントロ
ールポートに接続される。そして、マルチプレクサ２６
には、マイクロプロセサ１２のデータバスと表示回路１
４、すなわちＦＩＦＯメモリ２８のデータバスとが接続
され、このマルチプレクサ２６は、画像メモリ１８のデ
ータポートに接続される。

マルチプレクサ２２は、与えられるＣＰＵクロックがハ
イレベルの期間中マイクロプロセサ１２のアドレスバス
を画像メモリ１８のアドレスポートに接続し、ＣＰＵク
ロックがローレベルのときにはＣＲＴコントローラ１６
からのアドレスバスを画像メモリ１８のアドレスポート
に接続する。

同様に、マルチプレクサ２４はＣＰＵクロックがハイレ
ベルの期間中マイクロプロセサ１２のコントロールバス
を画像メモリ１８のコントロールポートに接続し、ＣＰ
Ｕクロックがローレベルのとき制御回路２０からのコン
トロールバスを画像メモリ１８に接続する。また、マル
チプレクサ２６は、ＣＰＵクロックがハイレベルのとき
、マイクロプロセサ１２のデータバスを画像メモリ１８
のデータポートに接続し、ＣＰＵクロックがローレベル
のとき画像メモリＩ８のデータポートをＦＩＦＯメモリ
２８に接続する。このようにして、マイクロプロセサ１
２は、ＣＰＵクロックがハイレベルの期間中、画像メモ
リ１８をアクセスすることができる。

表示回路１４は独自のクロック発生回路を有しし、この
クロック発生回路からは２つのクロック、すなわちキャ
ラクタクロックおよびドツトクロックが出力される。キ
ャラクタクロックはこの表示回路１４に含まれるＣＲＴ
の表示タイミングと同期しかつＣＰＵクロックより低い
周波数を有し、ＦＩＦＯメモリ２８のリード信号として
与えられる。またドツトクロックは、ＣＲＴのドツト（
画素）に対応した繰り返し周波数を有し、ＦＩＦＯメモ
リ２８のビット並列のデータ出力を受ける並列−直列変
換器の出力クロックとして与えられる。すなわち、ＦＩ
ＦＯメモリ２８から入力されたビット並列の画像データ
が、並列−直列変換器によって、ドツトクロックに応答
して、ビット（ドツト）順次にＣＲＴへのビデオ信号と
して与えられる。

ＣＲＴコントローラ１６は、後に詳細に説明する制御回
路２０からのＣＲＴＣクロックを受け、表示回路１４の
ための画像メモリ１８のアドレスを生成するとともに、
ＦＩＦＯメモリ２８に対して同期信号を与える。

制御回路２０は、前述のＣＰＵクロックの他に、ＦＩＦ
Ｏメモリ２８からのＦＩＦＯライト許可信号（これはＦ
ＩＦＯメモリ２８が「満杯」でないとき、すなわち空領
域があるときに出力される）を受け、ＣＲＴコントロー
ラ１６に上述のＣＲＴＣクロックを与えるとともに、Ｆ
ＩＦＯメモリ２８に対してＦＩＦＯライト信号を与える
。

より詳細に説明すると、この制御回路２０は、第２図に
示すように、Ｄフリップフロップ３０を含み、そのＤフ
リップフロップ３０のデータ人力りとして上述のＦＩＦ
Ｏライト許可信号が与えられる。そして、Ｄフリップフ
ロップ３０のクロック入力には、インバータ３２によっ
て反転されたＣＰＵクロックが与えられる。Ｄフリップ
フロップ３０の出力Ｑが３人力ナンドゲート３４の１つ
の入力として与えられ、インバータ３２の出力すなわら
反転されたＣＰＵクロックが他の１つの入力として与え
られる。さらに、インバータ３２の出力が、所定の遅延
時間を有する遅延素子３６とインバータ３８とを介して
２人力ナンドゲート４０の一方入力として与えられ、こ
の２人力ナンドゲート４０の他方入力にはインバータ３
２の出力がそのまま与えられる。そして、ナントゲート
４０の出力が、上述の３人力ナンドゲート３４の残余の
入力として与えられる。

ナントゲート３４の出力は、インバータ４２を通して、
前述のＣＲＴＣクロックとして出力され、これがＣＲＴ
コントローラ１６に与えられる。

また、ナントゲート３４の出力がそのまま、ＦＩＦＯラ
イト信号としてＦＩＦ○メモリ２８に与えられるととも
に、画像メモリリード信号として、マルチプレクサ２４
へのコントロールバスに出力される。

なお、この第２図に示す制御回路２０において、遅延素
子３６．インバータ３８および２人力ナンドゲート４０
は、Ｄフリップフロップ３０による遅延によって、３人
力ナンドゲート３４の出力に「ひげ」が発生するのを防
ぐためのものである第２図に示す制御回路２０のタイミ
ング図が第３図に示されている。詳しく説明すると、第
３図（Ａ）に示すようなＣＰＵクロックがインバータ３
２によって反転されてＤフリップフロップ３０のクロッ
ク入力に与えられ、他方第３図（Ｂ）に示すようなＦＩ
ＦＯライト許可信号がＦＩＦＯメモリ２８から与えられ
る。そうすると、このＤフリップフロップ３０の出力は
、第３図（Ｃ）に示すようになる。

一方、遅延素子３６は、インバータ３２によって反転さ
れたＣＰＵクロックを所定時間遅延させるため、その出
力は第３図（Ｄ）に示すようになる。この遅延素子３６
の出力のインバータ３８による反転と、インバータ３２
によって反転されたＣＰＵクロックとをその２人力とし
て受けるナンドゲー）４０からは、第３図（Ｅ）に示す
出力が得られる。したがって、第３図（Ｆ）に示すよう
なＦＩＦＯライト信号と画像メモリリード信号とが得ら
れ、第３図（Ｇ）に示すように、インバータ４２からＣ
ＲＴＣクロックが得られる。

動作において、マイクロプロセサ１２は、第４図（Ａ）
に示すＣＰＵクロックに応答し、第４図（Ｂ）に示すよ
うに、そのＣＰＵクロックの立ち下がりエツジからアド
レスおよびコントロール信号（リード／ライト信号）を
出力する。また、このマイクロプロセサ１２は、画像メ
モリ１８からデータを読み出す場合には、第４図（Ｃ）
に示すようにＣＰＵクロックの次の立ち下がり工・７ジ
でデータバス上の画像データをその内部に取り込むまた
、ＣＲＴコントローラ１６は、第４図（Ｅ）に示すよう
に、制御回路２０から与えられる第４図（Ｄ）のような
ＣＲＴＣクロックの立ち下がりエツジから画像メモリ１
８のアドレスおよびＦＩＦＯメモリ２８に対する同期信
号を出力する。

また、マルチプレクサ２２〜２６は、第４図（Ｆ）およ
び（Ｈ）に示すように、第４図（Ａ）に示すＣＰＵクロ
ックに応答して、ＣＲＴＣサイクルとＣＰＵサイクルと
を切り換える。

さらに、ＦＩＦＯメモリ２８には、第４図（Ｇ）に示す
ようなＦＩＦＯライト信号の立ち上がりエツジに応答し
てデータが書き込まれる。そして、表示回路１４からの
第４図（Ｉ）に示すキャラクタクロックすなわちｆｌＦ
ｏリード信号がローレベルになったとき、第４図（Ｊ）
に示すように、そのＦＩＦＯメモリ２８の先頭のレジス
タからデータが読み出されるものとする。

表示回路１４に含まれる並列−直列変換器は、たとえば
シフトレジスタからなり、第４図Ｎ）のキャラクタクロ
ックの立ち上がりエツジでデータを取り込み、第４図（
Ｋ）に示すドツトクロックに応答して順次ビット直列の
表示データを出力する。

なお、第４図に示す例においては、ＣＲＴＣりロック、
画像メモリアドレス、ＦＩＦＯライト信号などは、ＦＩ
ＦＯメモリ２８が「満杯」でない場合の状態を示し、こ
のＦＩＦＯメモリ２８が「満杯」のときには、この第４
図に示すようにはならないということを指摘しておく。

第５図を参照して、画像メモリ１８がどのようにして読
み出されるかについて説明する。ｎワードのＦＩＦＯメ
モリ２８を使用した場合、タイミング■では、このＦＩ
ＦＯメモリ２８には、データｉ−ｎ、ｉ−ｎ＋ｌ、　　
・・・、ｉ−２の、ｎ−１個のデータが蓄えられている
。したがって、ＦＩＦＯメモリ２８は「満杯」ではない
ため、第５図（Ｂ）に示すようにＦＩＦＯライト許可信
号がハイレベルとなって出力されている。

ＦＩＦＯライト信号の立ち下がり工・ノジで、すなわち
タイミング■で、ＦＩＦＯメモリ２８にデータｉ−１が
書き込まれることによって、ＦＩＦＯメモリ２８は「満
杯」になり、ＦＩＦＯライト許可信号は、第５図（Ｂ）
のタイミング■に示すように、一旦ローレベルになる。

しかしながら、第５図（１１）に示すＦ　Ｉ　Ｆ　Ｏリ
ード信号の立ち上がりエツジすなわち第５図のタイミン
グ■において、第５図（Ｆ）に示すように、ＦＩＦＯメ
モリ２８の先頭データｉ−ｎの読み出しが完了すること
により、ＦＩＦＯメモリは再び「満杯」ではなくなり、
第５図（Ｂ）のタイミング■で示すように、ＦＩＦＯラ
イト許可信号は再びハイレベルに転じる。

第５図（Ａ）に示すＣＰＵクロックの立ち下がりエツジ
、すなわちタイミング■においては、前述のように、Ｆ
ＩＦＯライト許可信号がハイレベルであるから、第５図
（Ｃ）および第５図（Ｇ）に示すように、ＣＲＴクロッ
クおよびＦＩＦＯライト信号が出力され、また画像メモ
リアドレスが第５図（Ｄ）に示すように変更され、それ
に後続する期間■において、第５図（Ｆ）に示すように
ＦＩＦＯメモリ２８に、第５図（Ｇ）に示すＦＩＦＯラ
イト信号に応答して、次のデータｉが書き込まれる。

ＣＰ［Ｊクロックの別の立ち下がりエツジすなわちタイ
ミング■においてはＦＩＦＯライト許可信号がローレベ
ルであるため、それに後続するＣＰＵクロックがローレ
ベルの期間■において、第５図（Ｂ）で示すようにＦＩ
ＦＯライト信号は発生されない。

そして、マルチプレクサ２２〜２６が、第５図（Ｅ）に
示すように、ＣＰＵサイクルとＣＲＴＣサイクルとに切
り換えられ、一方画像メモリ１８から第５図（Ｆ）に示
すようにデータが読み出されて、ＦＩＦＯメモリ２８に
ストアされるので、このＦＩＦ○メモリ２８からは第５
図（＋）に示すように、順次データが読み出される。

なお、第５図（Ａ）における期間［相］において、ＣＰ
Ｕクロックのハイレベルの期間が長いのは、マイクロプ
ロセサ１２が他の低速デバイスをアクセスしたことによ
ってウェイトがかけられたことを想定したものであって
、画像メモリ１８の読み出し動作とは無関係であること
を付言しておく。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すブロック図である。 第２図は制御回路の詳細を示す回路図である。 第３図は第２図に示す制御回路の動作を説明するタイミ
ング図である。 第４図は第１図実施例においてマイクロプロセサが画像
メモリをアクセスする場合の動作を説明するためのタイ
ミング図である。 第５図は画像メモリが読み出される状態を説明するタイ
ミング図である。 図において、１２はマイクロプロセサ、１４は表示回路
、Ｉ６はＣＲＴコントローラ、１８は画像メモリ、２０
は制御回路、２ＢはＦ　Ｉ　ＦＯメモリを示す。 特許出願人　　三洋電機株式会社 代理人　弁理士　山　１）義　人 （ほか１名） し−一一一〜−−−−−−−−−−−−−−−−−一一
一一」第　２　図 第３図

Claims (1)

1. 【特許請求の範囲】 １　画像メモリ、 前記画像メモリに対して画像データを書き込むためのデ
   ータ書き込み手段、 前記画像メモリから画像データを読み出すためのアドレ
   スを生成するためのアドレス生成手段、前記アドレス生
   成手段によって生成されたアドレスに応じた前記画像メ
   モリからの画像データを受けて表示するための表示回路
   手段、 前記画像メモリの出力と前記表示回路手段との間に接続
   され、書き込みと読み出しとが独立して行えかつ書き込
   んだ順序でデータが読み出されるメモリ、および 前記データ書き込み手段と同期して動作し、前記画像メ
   モリからの画像データを前記メモリに与えるための制御
   手段を備え、それによって前記表示回路手段が前記メモ
   リから画像データを受け取る、画像表示装置。 ２　前記データ書き込み手段は所定の周波数のクロック
   を発生する第１のクロック発生手段を含む、特許請求の
   範囲第１項記載の画像表示装置。 ３　前記メモリはデータ記憶領域に空きがあるときデー
   タの書き込みが可能なことを示すライト許可信号を出力
   し、 前記制御手段は前記クロックと前記ライト許可信号とを
   受け、前記アドレス生成手段に対してアドレス生成のた
   めのクロックを与えるための手段を含む、特許請求の範
   囲第２項記載の画像表示装置。 ４　前記制御手段は前記メモリに対してデータを書き込
   むためのライト信号を与えるための手段を含む、特許請
   求の範囲第３項記載の画像表示装置。 ５　前記表示回路手段は別のクロックを発生する第２の
   クロック発生手段を含み、 前記メモリは前記別のクロックに応答して読み出される
   、特許請求の範囲第４項記載の画像表示装置。 ６　前記表示回路手段はラスタ走査形の表示手段を含み
   、前記第２のクロック発生手段は前記ラスタ走査形の表
   示手段に同期して前記別のクロックを発生する、特許請
   求の範囲第５項記載の画像表示装置。