JPH07170183A - 温度補償機能を有するｎ分周周波数シンセサイザ - Google Patents

温度補償機能を有するｎ分周周波数シンセサイザ

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JPH07170183A
JPH07170183A JP6265659A JP26565994A JPH07170183A JP H07170183 A JPH07170183 A JP H07170183A JP 6265659 A JP6265659 A JP 6265659A JP 26565994 A JP26565994 A JP 26565994A JP H07170183 A JPH07170183 A JP H07170183A
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frequency
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Abstract

(57)【要約】 【目的】 位相同期ループにおけるスパーのキャンセル
において、温度補償を行う。 【構成】 位相検出器１１０は、基準分割器１００から
の基準周波数とフィードバック周波数を入力して、その
位相差を示す発振器制御信号を出力し、ループフィルタ
２６０を介した電圧制御型発振器２７０より所定の周波
数を出力する。この出力された周波数をプリスケーラ２
１０にて入力し、メイン分割器１２０との共働により上
記フィードバック周波数を出力する。この位相同期ルー
プにおいて望ましくないスパーが生じる。このスパー
は、スパーキャンセルネットワーク２５０およびキャン
セルゲイン調整器２２５によりキャンセルされる。ま
た、このキャンセルにおける温度補償がゲイン調整ネッ
トワーク２４０により行われる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、Ｎ分周周波数シンセサ
イザの位相同期ループシステムにおける改良に関する。
特に、本発明は、Ｎ分周位相同期ループおよびそのため
の温度補償ネットワークを有する回路に関する。
【０００２】
【従来の技術】本発明は、電気通信への応用として用い
られる周波数シンセサイザの改良に関する。このような
周波数シンセサイザは、とりわけ、誤ったスペクトルの
混入を低減し、周波数あるいは位相の高速設定を行い、
さらに側波帯の位相ノイズを低減しなければならない。
【０００３】多くのシンセサイザは、所望の出力周波数
を出力する整数分割法を用いた位相同期ループを有して
いる。これらの位相同期ループは、高分割比を有しなけ
ればならない。そのため、上述した性能を満足すること
が難しい。Ｎ分周タイプの位相同期ループ（ＰＬＬとい
う）は、所定の分周値を用いた分割にて、同じ周波数帯
を維持している間、分割比を低下させる。
【０００４】これは、以下のようにして行われる。分周
計数機構は、少なくとも２つの異なる分割比を用いる。
その２つの分割比は、それぞれの基準サイクルでスイッ
チされる。例えば、１３３．１２５で分割するために
は、１３３による分割が７つのサイクルの間行われ、１
３４による分割が８つ目のサイクルで行われる。従っ
て、８つのサイクルによる平均の分割比は１３３．１２
５になる。しかしながら、１３３によって分割している
間、瞬間的な位相エラーが位相検出器により検出され、
それがそれぞれのサイクルにて蓄積される。そして、１
３４による分割が行われている間、そのようなエラーは
急速に低下し、８つ目のサイクルが終わった時０にな
る。そして、繰り返しサイクルによって、上記蓄積が再
び開始される。その結果、鋸歯状波が、シンセサイザの
出力周波数をＦＭ変調する。これは、出力されるスペク
トラムに、望ましくないスパー(spur)を生じさせる。従
って、この分周計数機構は、分周計数機構によって生じ
るスパーが加えられるという犠牲を払ってループ分割比
を低下させる。
【０００５】上記分周スパーは、それぞれの対象サイク
ルにおいて、同一のエネルギーで、位相検出器の鋸歯状
波出力と位相が反転したものを加えることによって補正
され得る。これは、交流成分を取り除くもので、その結
果、望ましくないスパーを生じる分周変調の効果をキャ
ンセルする。
【０００６】
【発明が解決しようとする課題】上記の従来のものに対
し、本願発明者は、上記キャンセルは、温度依存性が非
常に高いということを見いだした。適度な温度範囲であ
っても、キャンセル量は著しく変化する。従って、本発
明は、その温度依存による変化を補償することを目的と
する。
【０００７】このような位相同期ループおよび他の周波
数分割機構における温度補償は、公知である。例えば、
米国特許４，３９７，５３７には、異なる出力を有する
位相検出器が、オペアンプのコモンモード除去比により
コモンモードの変動に対して温度補償され得ることが開
示されている。また、ループの電圧発振制御器（ＶＣ
Ｏ）の温度補償も示唆している。
【０００８】米国特許４，９２９，９１８には、周波数
探索ループ（ＦＬＬ）が、ＰＬＬと関連して、温度変動
と同様に、構成物の許容変化に対してＶＣＯを動的に補
償することが開示されている。米国特許４，４８４，３
５５、５，１２６，６９９、５，２０４，９７５およっ
び５，２１６，３８９には、ＰＬＬの入力として、水晶
発振器の温度補償が用いられていることが開示されてい
る。米国特許５，１３６，２６０、５，０６１，９０７
および４，５１９，０８６には、ＶＣＯの補償が、ＰＬ
Ｌにおいて用いられていることが開示されている。
【０００９】しかしながら、これらの米国特許のいずれ
も、Ｎ分周計数タイプの位相同期ループにおけるスパー
のキャンセルのために温度補償を行うことについては何
ら開示されていない。即ち、これらの従来技術のいずれ
も、位相同期ループのそれぞれの要素は分離して補償さ
れるものであり、その場合それぞれ独立した補償ネット
ワークを用いている。
【００１０】本発明においては、ループの１つの部分に
おける１つの温度補償が、ループの他の部分における温
度補償に用いられ得る。
【００１１】
【課題を解決するための手段】本願発明者は、位相同期
ループの位相検出器のゲインの温度補償を行うことによ
って、スパーキャンセルもまた温度補償され得るという
ことを見いだした。これは、分数スパーキャンセルより
位相検出器ゲインの方が温度依存性が非常に高いことに
よるものである。ここで、本発明は、位相同期ループの
１つの部分の温度補償が位相同期ループの他の部分の温
度補償に用いるシステムに適用される。これに対し、先
行技術は、位相同期ループのそれぞれの部分の温度補償
に分離されたものである。
【００１２】本願発明においては、外部の位相検出器ゲ
インを設定するネットワークと、外部のスパーキャンセ
ルゲインを設定するネットワークを備えるＮ分周計数位
相同期ループのための温度補償ネットワークを有する。
本願発明の好ましい実施例によれば位相検出器ゲインネ
ットワークに対してのみ温度補償を行い、これによりス
パーキャンセルの温度補償も行う。位相検出器ゲインの
温度ドリフトがスパーキャンセルゲインのものよりも大
きい場合に可能である。
【００１３】それゆえ、本発明の目的は、位相検出器ゲ
インの温度補償をスパーキャンセルの補償のために用い
ることである。また、他の特徴としては、位相同期ルー
プは、ループのパラメータを設定する２つの外部ネット
ワークの関連にある。１つのネットワークは位相検出器
ゲインを決定し、他方のネットワークは分数スパーキャ
ンセルの値を決定する。特に、本発明においては、位相
検出器ゲインとスパーキャンセル両方を補償する温度補
償回路により、位相検出器ゲインを決定するネットワー
クに温度補償を加える。
【００１４】
【実施例】以下、本発明を図に示す実施例について説明
する。図１は、フィリップス製ＵＭＡ１００５として入
手できるＮ分周タイプの位相同期ループ（ＦＮＰＬＬ）
ＩＣのブロック図である。図２は、ＦＮＰＬＬの機能ブ
ロック部である。この２つの図を用いて以下説明される
が、図２が全体回路を含む具体的なブロック図であり、
図１は集積回路の特定された具体例を示す。
【００１５】回路は、典型的な水晶制御発振器として構
成される基準周波数発生器２００に基づき周波数ｆvco
を出力する。基準周波数発振器２００の出力は、非常に
安定したクロックである。そのクロック周波数は、入力
ＩＮＲ２０２としてループに入力され、そして基準分割
器(divider) １００に取り込まれる。この基準分割器１
００は、Ｒでクロック比を分割し、周波数検出器比較周
波数ｆcompを形成する。基準分割器１００は、好ましく
は、分割比をプログラムするディジタルワード入力に基
づき整数値で基準周波数を分割する。基準分割器１００
の比較周波数出力ｆcompは、位相検出器１１０の第１の
入力１１２となる。
【００１６】メイン分割器１２０は、フィードバック周
波数ｆfbを形成する。このフィードバック周波数ｆ
fbは、位相検出器１１０の第２の入力１１４となる。位
相検出器１１０は、フィードバック信号ｆfbと基準信号
ｆcompの位相及び周波数を比較する。ループがロック状
態にあるとき、ｆfbとｆcompは、同じ周波数で、それら
の位相差は一定となる。なお、メイン分割器１２０も、
ディジタル制御ワードによりプログラマブルなものとす
る。
【００１７】Ｎ分周位相同期ループの重要な部分の１つ
は、分周計数に対する能力である。分周計数は、分周ア
キュムレータ１３０、プリスケーラー（prescaler)フィ
ードバックネットワーク１４０および複数係数(Multi-m
odulus) プリスケーラー２１０を用いて行われる。ディ
ジタルワードＮＦ１３２は、全体計数の分周部分をプロ
グラムする。プリスケーラーフィードバック１４０は、
１４２および１４４で示されるＦＢ１およびＦＢ２の１
つあるいは２つを出力する。これらは、複数係数プリス
ケーラー２１０の分周比を所定のｆpre サイクルに制御
するために用いられる。
【００１８】位相検出器１１０は、比較信号１１２の位
相／周波数を、フィードバック信号１１４の位相／周波
数と比較する。位相検出器１１０の出力はエラー信号Ｐ
ＨＰ２２０である。この信号の振幅(amplitude) は、比
較信号１１２とフィードバック信号１１４の間の位相差
を意味する。位相検出器１１０のゲインは、ポートＲＮ
２２２に接続されたネットーク２４０によって調整され
る。また、この特定のＩＣデバイスのために、位相検出
器１１０のゲインはディジタル制御ワードＣＮにより独
立して調整され得る。ＣＮを変えるにより図５に示され
る変化を持たらす。しかしながら、通常の作動において
は、温度に対して変化しないＣＮ値が使用される。それ
ゆえ、本実施例においては、ＣＮは固定値と考えること
ができる。
【００１９】位相検出器ネットワーク２４０は、好まし
くは、図１１に示す、抵抗−温度（Ｒ−Ｔ）特性を有し
ている。分周スパーキャンセルゲインは、スパーゲイン
調整ポートＲＦ２２４に接続されたネットワーク２５０
によって調整される。図２に示される位相検出器ブロッ
ク１１０は、信号を処理する複数の要素としてモデル化
される。比較周波数とフィードバック周波数の間の実際
の位相差は、位相検出器要素２８０によって検出され
る。この位相検出器要素２８０は、２つの一定の振幅信
号の位相を効果的に減算し、その結果、振幅が位相差を
表すエラー信号となる。位相検出器要素２８０の出力
は、検出器増幅器２８２によって増幅される。検出器増
幅器のゲインは、可変であり、ディジタル制御ワードＣ
Ｎの値および位相検出器ネットワーク２４０の直流抵抗
に基づいて定められる。これら２つの入力による倍率器
２８４の出力にて、位相検出器ゲインが決定される。位
相検出器ゲインは、位相差のラジアン当たりのアンペア
単位で表される。他のデバイスは、ラジアン当たりのボ
ルト単位で表される。
【００２０】検出器増幅器２８２の出力は、スパーキャ
ンセル増幅器２２５にて得られたスパーキャンセル信号
で加算される。スパーキャンセル増幅器２２５は、分周
アキュムレータ１３０からのエラー補償信号を受け、そ
れを外部ネットワーク２５０の直流抵抗に基づく値によ
って増幅する。スパーキャンセル増幅器２２５の出力
は、加算器２８６により、検出器増幅器２８２とで加算
される。その結果、位相検出器１１０の出力Ｉsteer を
ポートＰＨＰに出力する。図２に示される増幅器加算器
２８６は、キャンセル信号を−入力に入力する。これに
より、位相の異なる２つの信号を加算してスパーキャン
セルを行うことができる。
【００２１】本実施例によって行われる分周計数は、望
ましくない周期的な位相エラーを生じる。キャンセルを
行わない場合、その信号は、ループフィルターを通り、
ＶＣＯ２７０をＦＭ的に変調(modulation)する。これ
は、分周スパーとして言及される望ましくないスペクト
ル線を生じさせる。分周スパーキャンセルゲインは、ネ
ットワーク２５０によって決定される。ネットワーク２
５０は、位相検出器ゲインのために、キャンセル量を所
望値に調整する。位相検出器ゲインが増加すると、キャ
ンセルゲインが比例的に増加する。このネットワーク２
５０は、ネットワーク２４０と同様の構成を有する。
【００２２】位相検出器出力Ｉsteer ２２０は、電圧制
御型発振器ＶＣＯ２７０を、位相検出器１１０のエラー
出力を減少させる方向に制御する。その制御電流は、Ｉ
stee r ＝Δp ×Ｋp として表される。ここで、Δp は比
較信号１１２とフィードバック信号１１４の間の位相差
（ラジアン）であり、Ｋp は位相検出器ゲイン（例え
ば、ラジアン当たりのアンペア）である。ループがロッ
クされている時、フィードバック信号ｆfb１１４の平均
周波数は、基準比較信号ｆcompの周波数と等しい。さら
に、それらの位相差は一定である。
【００２３】位相検出器出力２２０は、ループフィルタ
２６０に入力される。ループフィルタ２６０は、位相検
出器出力２２０を積分および低域ろ波し、ＶＣＯ制御信
号を形成する。フィルタの極(pole)とゼロ位置は、ルー
プの周波数（あるいは位相）決定時間、ノイズ性能、ロ
ック範囲、およびスパー性能を決定する上で重要であ
る。特に、シンセサイザの設計において、上記性能パラ
メータの間のトレードオフは、ループフィルタが分周ス
パーを許容レベルまで減少させるのを阻止する。ループ
フィルタは、好ましくは、単に受動ローパスフィルタと
される。その伝達関数Ｖtune／Ｉsteer はｆz ＞０Ｈｚ
で単一のゼロを、ｆ＝０Ｈｚで単一の極を、さらにｆp
＞ｆz で複合極ペアーを含むものである。積分チャージ
ポンプを有するディジタル位相／周波数検出器において
は、位相検出器出力２２０は通常パルス電流であり、位
相比較器２８０の出力の極性により、増加、減少する。
【００２４】ループフィルタ２６０は、このパルス電流
を低域ろ波および積分することにより電流を電圧に変換
する。電圧制御型発振器２７０は、ｆVCO ＝Ｖtune×Ｋ
V で表される出力周波数ｆVC O を出力する公知のＶＣＯ
である。なお、ＫV はＨｚ／Ｖで表されるＶＣＯゲイン
である。
【００２５】複数係数プリスケーラー２１０は、アキュ
ムレータ１３０およびメイン分割器１２０と共働する高
速可変周波数分割器であり、位相同期ループ全体の分割
比Ｎ（＝ｆvco ／ｆfb）を与える。分周計数は、分周ア
キュムレータ１３０によって制御される。複数係数プリ
スケーラー２１０は、モトローラ、プレッセー、フィリ
ップ、富士通、ＮＥＣ等のＩＣを用いることができる。
本実施例では、モトローラ社製ＭＣ１２０２８を用いて
いる。このデバイスは、３２又は３３あるいは６４又は
６５の分割が可能である。他のデバイスにより、異なる
分割比とすることができる。このプリスケーラー２１０
はＮ分周ＩＣに一体的に形成するようにしてもよい。
【００２６】複数係数プリスケーラー２１０は、２つの
分割比のいずれか一方（例えば、３２、３３）により分
割する複式係数モード、あるいは４つの分割比（例え
ば、３２、３３、６４、６５）のいずれかにより分割し
得る複数係数モードとして作動させることができる。１
４２、１４４として示される１ビットのディジタル制御
信号ＦＢ１、ＦＢ２により、所定のｆpre サイクルを得
るためにどの分割比を用いるかが決定される。複式係数
モードにおいて使用されるプリスケーラー２１０のため
に、２つの分割比が、分割比Ｐおよび分割比Ｐ＋１とし
て示される。この場合には、１つのディジタル制御信
号、例えばＦＢ１が用いられる。３つの係数あるいは４
つの係数を用いるプリスケーラー２１０の場合には、Ｆ
Ｂ１およびＦＢ２の両方が、複数の分割比の中から１つ
の分割比を決定するために使用される。
【００２７】上記システムの作動を添付図面とともに説
明する。最初に、用語の定義について説明する。Ｎは、
位相同期ループにおける全体の分割比をいい、これはル
ープがロック状態にある時に、電圧制御型発振器の出力
周波数ｆvco を平均フィードバック周波数ｆfbによって
分割した値に等しい。但し、ループがロックされている
時、ｆfb＝ｆcompである。位相検出器比較は、ディジタ
ル位相／周波数検出器におけるそれぞれのｆcompサイク
ルにおいて１回なされる。それぞれのｆfbサイクルにお
いて、複数の小分割サイクルがある。それぞれの小サイ
クルは、ｆpre サイクルと呼ばれる。ｆfbサイクルにつ
きＭ個のｆpre サイクルがある。Ｍはメイン分割器１２
０の整数分割比である。これらＭ個のｆpre サイクルか
ら、プリスケーラー２１０は、それらのサイクルのＣの
間、Ｐによって分割するよう制御される。０≦Ｃ≦Ｍの
時、プリスケーラー２１０は、ｆpre の残りのＭ−Ｃサ
イクルのために、Ｐ＋１で分割する。ＣとＭは、ユーザ
ーによってプログラムされ得る。分周アキュムレータ１
３０は、それぞれのｆfbサイクルにおいて１回インクリ
メントされる。インクリメント値はＮＦ、すなわちユー
ザーによってプログラムされたディジタルワードであ
る。Ｑは、分周アキュムレータ１３０がとる固有の状態
での最大値である。それゆえ、アキュムレータ１３０は
インクリメントＮＦでMODULO Ｑをカウントする。
【００２８】分周アキュムレータ１３０がオーバーフロ
ーする時、プリスケーラー２１０は、ｆfbサイクル内の
１つのｆpre サイクルに対しその分割比をＰからＰ＋１
に変化するよう指令される。これは、瞬間的な分割比を
数１のようにする。
【００２９】
【数１】
【００３０】そして、ｆfbサイクルを１だけインクリン
トする。それゆえ、もしアキュムレータ１３０のオーバ
ーフローがｆfbのそれぞれのＱサイクルで１回生じると
すると、Ｑサイクルにおける平均の分割比Ｎは、Ｎn ＋
ＮＦ／Ｑとなる。ここで、Ｎn は、アキュムレータ１３
０のオーバーフローがない状態でのｆfbサイクル間の瞬
間的分割比である。これは、Ｎn ＝Ｐ×Ｃ＋（Ｐ＋１）
×（Ｍ−Ｃ）で表されることができる。ここで、ＰとＰ
＋１は複数係数プリスケーラー２１０の分割比であり、
ＣはＰ分割の時のｆpre サイクルの数、Ｍはメイン分割
器の分割比である。それゆえ、アキュムレータ１３０が
ＱサイクルにおいてＮＦ回オーバーフローする場合に
は、全体の平均分割比は、Ｎ＝Ｎn ＋ＮＦ／Ｑとなる。
ここで、Ｎn ＝Ｐ×Ｃ＋（Ｐ＋１）×（Ｍ−Ｃ），（Ｃ
＞０），Ｍ≧Ｃ，Ｑ＞ＮＦ≧０である。但し、Ｎn ，
Ｐ，Ｃ，Ｍ，ＮＦは整数である。
【００３１】先に述べたように、分周計数の使用は、位
相検出器出力にエラー信号を生じさせる。それは、ＶＣ
ＯをＦＭ変調させ、出力スペクトルに望ましくないスパ
ーを生じさせる。この流れを簡単に説明する。ＮＦ＝０
（すなわち、分周分割がない）場合には、それぞれのｆ
fbサイクルでの瞬間的な分割比は同じである。ここで、
平均的な全体の分割比が、それぞれのｆfbサイクルにお
いて見られる瞬間的な分割比に等しい。
【００３２】しかしながら、分周分割が行われる、すな
わちＮＦ＞０の時はそうはならない。すなわち、それぞ
れのｆfbサイクルの瞬間的な分割比は全体の平均分割比
（Ｑｆb サイクルに渡って）に等しくならない。さら
に、アキュムレータ１３０がオーバーフローしないｆb
サイクルの間、位相エラーがｆfbとｆcompの間で存在
し、オーバーフローが生じないそれぞれの連続したｆfb
サイクルと折り合う。そのようなエラー信号が、Ｑ＝
８、ＮＦ＝１の単純なケースにおいて図３に示される。
【００３３】アキュムレータ１３０のオーバーフローの
生じない最初の７回のｆfbサイクルのそれぞれの間、分
割比は、上記式から分かるようにＮn である。この間、
位相エラーは、アキュムレータ１３０の状態がそれぞれ
のｆfbサイクルでＮＦ（１）だけインクリメントされる
時折り合う。８回目のｆfbサイクルで、分周アキュムレ
ータ１３０はオーバーフローし、プリスケーラー２１０
にその分割比をＰからＰ＋１に変更するよう指示する。
上述したように、ｆfbサイクルに対し、Ｍ個のｆpre サ
イクルがある。それ以上の計数は、調合している位相エ
ラーを、８回目のｆfbサイクルの終わりで、ゼロにす
る。以上の全体動作が繰り返し行われる。
【００３４】図３に示される例において、Ｎ＝１３３．
１２５の分周カウントが行われる。ＮＦは１にプログラ
ムされており、Ｑ（８）サイクルにて１回オーバーフロ
ーする。それゆえ、もし７回のサイクルの間１３３で分
割が行われ、８回目のサイクルで１３４で分割が行われ
たならば、全体の平均的な分割比は、Ｎ＝１３３．１２
５になる。
【００３５】ループフィルタ２６０は、図３に示される
エラーを数学的に積分しフィルターする。その結果、潜
在的スパーを減少させる。しかしながら、ループフィル
タ自信は全体のエラーを除去しない。多くのシンセサイ
ザにおいて、位相検出器エラーによって生じたスパー
は、キャンセルメカニズムによって減少される必要があ
る。
【００３６】上述した実施例に戻り、Ｎ＝１３３．１２
５，Ｎn ＝１３３，Ｃ＝１０，ＮＦ＝１，Ｑ＝８，Ｐ＝
１０，Ｍ＝１３である。オーバーフローが生じていない
ｆfbサイクルのそれぞれにおいて、プリスケーラー２１
０が１０で分割するＣ（１０）ｆpre サイクルと、プリ
スケーラー２１０が１１で分割するＭ−Ｃ（３）ｆpr e
サイクルがある（ｆfbサイクルにつき全体で１３３ｆ
VCO サイクル）。分周アキュムレータ１３０がｆfbサイ
クルの間でオーバーフローする時、ｆfbサイクルは、プ
リスケーラー２１０が１０で分割する９つのｆpre サイ
クルと、プリスケーラー２１０が１１で分割する４つの
ｆpre サイクルがある（全体で１３４）。この例では、
アキュムレータ１３０は８回のｆfbサイクル毎に１回オ
ーバーフローするのみであるので、全体のＰＬＬ分割比
はＮ＝（７×１３３＋１×１３４）／８＝１３３．１２
５となる。この分割比を用い、ＰＬＬが位相同期される
時、ｆVCO ＝ｆcomp×１３３．１２５，ｆfb（平均）＝
ｆcompとなり、さらに一定の位相差がｆfb（平均）とｆ
compの間に存在する。この時の位相差は０ラジアンであ
る。Ｑ ｆfbサイクルに渡って、位相検出器１１０での
平均の位相エラーはゼロである。
【００３７】しかしながら、カウントは１３３あるいは
１３４であるため、瞬間的なエラーがそれぞれ個々のｆ
fbサイクルの間に存在する。それゆえ、正確には１３
３．１２５にはならないが、ゼロエラーでＱサイクルに
おける平均カウントとしてみた場合１３３．１２５にな
る。もし、スパーキャンセルがなされなければ、位相検
出器出力は図３に示されるようになる。
【００３８】カウントが１３３である７回のｆfbサイク
ルの間、ｆfbの位相はｆcompの位相に向かい、その時の
エラー傾斜は図に示されるようになる。カウントが１３
４になった時のみ、平均のエラーはゼロに戻る。この鋸
歯状波のエラーは、ＶＣＯ２７０を変調し、ＶＣＯ出力
に望ましくないスペクトル線、すなわちスパーを生じさ
せる。この例では、鋸歯状波エラーの基本的な期間は８
つのｆfbサイクルである。分周スパーは、キャリアー
（ｆVCO ）から＋／−（ｆfb／８）Ｈｚの整数倍オフセ
ットしたところで生じる。一般的に、最も顕著なスパー
は、キャリアーから＋／−〔ＭＩＮ（ＮＦ，Ｑ−ＮＦ）
×ｆfb／Ｑ〕Ｈｚの整数倍オフセットしたところで生じ
る。ここで、ＭＩＮ（ｘ，ｙ）はｘとｙの最小値であ
り、ループが位相同期している時、ｆfb＝ｆcompであ
る。
【００３９】スパーキャンセルは、図３の示すものと等
しい波形を位相検出器出力から引くことによって行わ
れ、これにより分周スパー振幅を減少させる。分周変調
の振幅(amplitude) および反変調(anti-modulation) の
振幅が等しい時、理想的なキャンセルが行われる。振幅
という用語は、チャージ、すなわちクーロン(coulomb)
の単位で電流(amps)×時間を意味する。しかしながら、
２つの波形の蓄積されたチャージが所定のｆfbサイクル
において等しいならば、十分な近似を得ることができ
る。理論的には、変調されない波形は、サイクルに対す
る全体的な蓄積されたチャージが分周変調波のチャージ
に等しいならば、任意の包絡線を有することができる。
【００４０】分周アキュムレータ１３０の状態は、反変
調の波形を生じるに必要な情報を与える。図２の分周ア
キュムレータブロック１３０は、ポート１３１にその波
形を生じさせるために、ディジタル／アナログ変換回路
を有している。位相検出器１１０は、キャンセルゲイン
増幅器２２５を有している。このキャンセルゲイン増幅
器２２５は、スパーキャンセル信号を受け、それを所定
値で反転増幅する。ゲイン値は、スパーゲイン調整ポー
トＲＦ２２４に接続されたスパーキャンセルネットワー
ク２５０に依存している。
【００４１】ネットワーク２５０は、位相検出器エラー
とキャンセル信号振幅（チャージ）が等しくなり、キャ
ンセルする時の値にゲインを設定することで、ＰＬＬ作
動状態におけるキャンセル量を決定する。しかしなが
ら、位相検出器ゲインとキャンセルゲインの両方が温度
変化および他の要因により変化するということを発明者
は見いだした。この温度変化は、信号の振幅を不一致に
し、ＰＬＬの疑似性能(spurious performance)を低下さ
せる。発明者は、Ｎ分周ＩＣのデータを取り、ＰＬＬの
疑似性能の低下に関する最も重要な要因は、温度に対す
る位相検出器ゲインのチャージ量であり、それはスパー
キャンセルゲインに追従しない。それゆえ、温度による
位相検出器ゲインのそれぞれのチャージにスパーキャン
セルネットワーク（Ｒf ）を調整するのが好ましい。こ
れは、スパーレベルを効果的に減少させる。
【００４２】本願発明者は、スパーレベルを減少させる
のみならず、温度に対して位相検出器ゲイン（Ｋp ）を
一定に維持するという方法により、温度補償が実現でき
るということを見いだした。これは、Ｒf でなくＲn を
温度補償された要素（好ましくはサーミスタ回路）に置
き換えることによりなされる。上述したように、位相検
出器ゲインＫp は、入力されたディジタルワードＣＮと
ネットワークネットワーク２４０（Ｒn ）の値の組み合
わせにより決定される。位相検出器１１０のゲインは、
サーミスタ温度補償機構を用いることにより、所定のＣ
Ｎ値に対する温度関数として、一定のＫp を維持するよ
うにして、補正される。
【００４３】サーミスタは、温度により電気抵抗値が変
化する温度検出素子である。所定のサーミスタネットワ
ークが所望のＲ−Ｔ曲線を得るために用いることができ
る。本願発明者は、Ｒn における特定の変化が、所定の
ＣＮ値に対し、温度に対しＫ p を一定に保つことを見い
だした。これは、位相同期ループを設定する上で非常に
重要であり、位相同期ゲインはＫp ／Ｎ比を一定に保つ
ために、周波数に対して変化される。
【００４４】本願発明者は、Ｋp における温度変化がキ
ャンセルゲインの温度変化より非常に大きいことを見い
だした。それゆえ、位相検出器１１０のゲインＫp を温
度補償することにより、スパーキャンセルの温度補償を
行うことができる。従って、固定の温度補償されない抵
抗によりネットワーク２５０（Ｒf ）が構成され得る。
【００４５】このことは以下の理論に基づく。図４は、
フィリップス社製ＵＭＡ１００５を用いて具体化したＮ
分周タイプの計数位相同期ループ回路である。ループフ
ィルタとＶＣＯは、Ｋp を直接測定するために除かれて
いる。図５は、ＣＮ（ディジタルワード）の異なる値に
おける、この回路の位相検出器ゲインを示している。こ
のテストは、外気温ＴA ＝＋２５°Ｃ、Ｒn を１０ｋΩ
一定、Ｖｃｃ＝直流５ボルト、ｆcomp＝２００．０００
１ｋＨｚ、ｆfb＝２００．００００ｋＨｚ、ＰＨＰピン
の負荷を１０ｋΩ、そしてＲf ＝２８．７ｋΩの条件下
で行った。ｆco mpとｆfbの間の０．１Ｈｚは、それぞれ
のプログラムされたＣＮ値に対し一連の鋸歯状波を発生
する。鋸歯状波の１つのサイクルのみが図に示される。
それぞれの線の傾斜は、所定のＣＮ値に対する位相検出
定数(constant)に等しい。
【００４６】図６は、１つの特定のＣＮ（１２８）値
（図７はその場合の回路を示す）における、温度に対す
る位相検出器ゲインＫp の変化を示す。図６は、−２０
°Ｃから＋７０°Ｃの外気温に対しプロットした、複数
の線を示している。Ｋp が分周スパーキャンセルの効果
を有するということを図示するために、位相同期ループ
は、ｆVCO ＝７２８．１７５ＭＨｚ、ステップサイズが
２５ＫＨｚ、Ｑ＝８として構成した。それゆえ、ｆcomp
は２５ＫＨｚ×８＝２００ＫＨｚで、Ｎ＝３６４０．８
７５である。
【００４７】図８は、キャリアに対する分周スパーレベ
ルの測定結果を示す。キャリアの両サイドにおけるスパ
ーは、レベル的に同じであるので、一方のサイドのみプ
ロットしてある。この図における可変値は、Ｒf であ
る。データは、−２０、＋２５および７０°Ｃの３つの
温度のそれぞれに対して示されている。なお、図８は、
温度補償しない場合の値を示している。
【００４８】スパーレベルとしては最低限のものにする
必要がある。図８は、異なるＲf の値に対して、３つの
異なる温度値に対する最適スパーを示している。−２０
°Ｃでは、２２ｋΩで最適Ｒf となっている。＋２５°
Ｃでは３０ｋΩで、＋７０°Ｃでは３５ｋΩで最適とな
っている。Ｒf ＝３０ｋΩの固定値においては、−６５
ｄＢｃより低いスパーレベルとなっている。
【００４９】図６および図８は、Ｋp と最適なＲf 値の
関係を示している。Ｋp が増加するにつれて、最適なＲ
f が減少する。本願発明者は、最適なスパーキャンセル
ネットワーク（Ｒf ）においてシフトが生じる主な原因
は、Ｋp のドリフトにあるということをデータに基づい
て判断した。この理論を基にテストを行い、図９に示す
結果を得た。発明者は、テスト用のＰＬＬにおける位相
検出器ゲイン抵抗（Ｒ n ）を、Ｋp が温度に対して一定
となる特性を有する温度抵抗ネットワークに置き換え
た。その結果、図９に示すように、スパーレベルに対す
る一連のＲf カーブを得た。これらのカーブは、発明者
の想像した通り、ほとんど温度に対して独立したもので
あった。ここで、２８ｋに固定されたＲf の場合、−７
３ｄＢｃより低いスパーレベルとなっており、８ｄＢ改
善されている。
【００５０】従って、本願発明者は、温度に対する理想
的な位相検出器ゲインネットワーク（Ｒn ）をモデル化
し、これを、温度補償されていないネットワーク
（Ｒf ）を用いて、位相検出器ゲインＫp のみならずス
パーキャンセルの補償に用いた。位相検出器ゲインネッ
トワークＲn は、好ましくは次のようにして構成される
サーミスタである。温度カーブに対する理想的なＲ
n は、位相検出器ゲインを一定にするために、それぞれ
の温度に対するＲn を変えることにより決定される。図
１１に、１つの温度補償回路に対する、理想的なＲ−Ｔ
カーブ、計算されたＲ−Ｔカーブ、測定されたＲ−Ｔカ
ーブのそれぞれが示される。
【００５１】理想カーブは、図１０に示される３つの要
素からなるサーミスタ回路により決定される。この特定
のネットワークは、１つのサーミスタＲ(t) と２つの固
定抵抗Ｒ１、Ｒ２からなる。標準のサーミスタにおける
Ｒ−Ｔカーブは、ネットワーク特性抵抗値を理想カーブ
に適合させるために用いられる。なお、図１０のサーミ
スタ回路における計算されたＲ−Ｔカーブは次のように
して得ることができる。すなわち、温度Ｔi を−２０〜
７０（°Ｃ）の間で可変値とし、数２で表されるＹに対
し、数３によりＲ（Ｔi ）を求め、これを数４に代入す
ることにより、サーミスタ回路の全抵抗値Ｒtotiが求め
られる。
【００５２】
【数２】 Ｙ＝Ａ＋Ｂ（Ｔi ＋２７３．１５）＋Ｃ（Ｔi ＋２７３．１５）2 ここで、Ａ＝２１８３．０３，Ｂ＝６．６１９０，Ｃ＝
−０．００８０４８である。
【００５３】
【数３】
【００５４】なお、温度２５°Ｃにおけるサーミスタの
初期値ＴＲo が１０4 の値として設定されている。
【００５５】
【数４】
【００５６】ここで、Ｒ１＝６．１９×１０3 ，Ｒ２＝
６１９０である。上記数２〜数４を用いることにより、
図１１に示す計算されたカーブを得ることができる。従
って、上記した技術を用いれば、スパーキャンセルの温
度補償が、位相検出器ゲインを補正するためのサーミス
タネットワークに用いられ得る。
【００５７】上記した実施例に限らず、本発明は種々の
変形例に適用することができる。例えば、Ｎ分周計数タ
イプに限らず他の種類の位相同期ループに適用するよう
にしてもよい。仮にＮ分周計数タイプに限るとしても、
ＩＣ回路タイプのループに限らず、ディスクリートな電
子回路あるいは１つのＬＳＩデバイスにて構成するよう
にしてもよい。これらの変形例も特許請求の範囲に記載
された技術的範囲に属するものである。
【図面の簡単な説明】
【図１】位相同期ループの集積回路のブロックダイアグ
ラムである。
【図２】図１に示すものの機能ブロック図である。
【図３】分周計数による位相検出器出力のエラー蓄積を
示す図である。
【図４】Ｎ分周集積回路により位相検出器ゲインを測定
する回路を示す図である。
【図５】ディジタルプログラミングの４つの値に対する
位相検出器ゲインを示す図である。
【図６】位相検出器ゲインと温度との関係を示す図であ
る。
【図７】図６の測定を行う場合の回路を示す図である。
【図８】３つの異なる温度に対し、所定の周波数での分
周スパーレベルを示す図である。
【図９】位相検出器ゲイン補正を用いた場合の温度に対
する分周スパーレベルを示す図である。
【図１０】サーミスタ回路の構成を示す図である。
【図１１】１つの温度補償回路に対する、理想的なＲ−
Ｔカーブ、計算されたカーブ、測定されたカーブを示す
図である。
【符号の説明】
１００……基準分割器、１１０……位相検出器、１２０
……メイン分割器、１３０……分周アキュムレータ、１
４０……プリスケーラーフィードバックネットワーク、
２００……基準周波数発振器、２１０……プリスケーラ
ー、２４０……位相検出器ネットワーク、２５０……外
部ネットワーク、２６０……ループフィルタ、２７０…
…電圧制御型発振器。

Claims (17)

    【特許請求の範囲】
  1. 【請求項１】 基準周波数の位相をフィードバック周波
    数の位相と比較し、その位相差を示す発振器制御信号を
    出力する位相検出器と、 前記発振器制御信号に基づいた周波数を出力する電圧制
    御型発振器と、 前記電圧制御型発振器からの周波数を入力し、分割制御
    信号に基づいて少なくとも２つの分割比から選択された
    分割比によって前記周波数を分割し、前記フィードバッ
    ク信号を形成するために用いられる信号を出力するプロ
    グラマブル分割器と、 このプログラマブル分割器を制御するアキュムレータと
    を備え、 このアキュムレータの状態が現行(current) の分割比と
    所望の分周分割比の間の差によって生じるエラーを意味
    するものであって、 前記位相検出器は、前記位相検出器のゲインを決定す
    る、ゲイン調整ポートおよびそれに接続されたゲイン調
    整ネットワーク、さらにスパーキャンセル調整ポートお
    よびそれに接続されたスパーキャンセルネットワークを
    有しており、さらに前記位相検出器は、前記エラーを意
    味する信号を入力し、そのエラーを意味する信号を、前
    記スパーキャンセルネットワークの特性による値によっ
    て増幅して前記エラーによって生じたスパー成分を補償
    する補償構成物(component) を有するものであり、 さらに、前記スパーキャンセルネットワークは、温度補
    償されない要素を含むものであり、前記ゲイン調整ネッ
    トワークは、温度補償要素を含み、前記位相検出器と前
    記スパーキャンセル両方のゲインを温度補償することを
    特徴とする温度補償機能を有するＮ分周周波数シンセサ
    イザ。
  2. 【請求項２】 前記基準周波数を発生する基準周波数発
    生器を有することを特徴とする請求項１に記載の温度補
    償機能を有するＮ分周周波数シンセサイザ。
  3. 【請求項３】 前記位相検出器と前記電圧制御型発振器
    の間に設けられたループフィルタを有することを特徴と
    する請求項１に記載の温度補償機能を有するＮ分周周波
    数シンセサイザ。
  4. 【請求項４】 前記プログラマブル分割器は、前記分割
    制御信号に基づいて選択される少なくとも２つの値の１
    つによって分割する第１の分割器と、他方の値によって
    分割する第２の分割器とを有することを特徴とする請求
    項１に記載の温度補償機能を有するＮ分周周波数シンセ
    サイザ。
  5. 【請求項５】 前記位相検出器は、位相差を検出する位
    相差検出器要素、前記位相差検出器要素の出力を前記ゲ
    イン調整ネットワークにおける構成物の値に依存する値
    によって増幅する第１の増幅器を含み、前記補償構成物
    は、前記エラーを示す信号を入力して、スパーキャンセ
    ルネットワークによって決定される量によって前記エラ
    ー信号を反転増幅するスパーキャンセル増幅器と、前記
    第１の増幅器の出力に前記スパーキャンセル増幅器の出
    力を加算し前記発振器制御信号を出力する加算器とを有
    することを特徴とする請求項１に記載の温度補償機能を
    有するＮ分周周波数シンセサイザ。
  6. 【請求項６】 前記スパーキャンセルネットワークは、
    固定抵抗のみからなることを特徴とする請求項１に記載
    の温度補償機能を有するＮ分周周波数シンセサイザ。
  7. 【請求項７】 前記ゲイン調整ネットワークは、固定抵
    抗と少なくとも１つのサーミスタを有することを特徴と
    する請求項６に記載の温度補償機能を有するＮ分周周波
    数シンセサイザ。
  8. 【請求項８】 検出入力端にて基準周波数を入力すると
    とともに他の検出端にてフィードバック周波数を入力
    し、それらの差を示す発振器制御信号を出力する位相検
    出器と、 前記発振器制御信号にに応答して、それに対応した周波
    数を出力する電圧制御型発振器と、を有する位相同期ル
    ープであって、 温度補償要素を含み、位相同期ループの構成物と接続さ
    れて、前記位相同期ループの他の構成物の値を補償する
    複数の構成物を有する温度補償機能を有する位相同期ル
    ープ。
  9. 【請求項９】 前記位相同期ループは、Ｎ分周集積回路
    を有しており、さらに、 前記電圧制御型発振器からの周波数を入力し、分割制御
    信号に基づいて選択される少なくとも２つの分割比の内
    の１つによって分割し、前記フィードバック周波数を形
    成するために用いられる信号をその出力端に出力するプ
    ログラマブル分割器と、 前記プログラマブル分割器を制御するアキュムレータと
    を備え、 このアキュムレータの状態が現行(current) の分割比と
    所望の分周分割比の間の差によって生じるエラーを意味
    するものであって、 前記位相検出器は、前記位相検出器のゲインを決定す
    る、ゲイン調整ポートおよびそれに接続されたゲイン調
    整ネットワーク、さらにスパーキャンセル調整ポートお
    よびそれに接続されたスパーキャンセルネットワークを
    有しており、前記位相検出器は、前記エラーを意味する
    信号を入力し、そのエラーを意味する信号を、前記スパ
    ーキャンセルネットワークの特性による値によって増幅
    して前記エラーによって生じたスパー成分を補償する補
    償構成物(component) を有する、 さらに、前記スパーキャンセルネットワークは、温度補
    償されない要素を含むものであり、前記ゲイン調整ネッ
    トワークは、温度補償要素を含み、前記位相検出器と前
    記スパーキャンセル両方のゲインを温度補償することを
    特徴とする請求項８に記載の位相同期ループ。
  10. 【請求項１０】 前記位相同期ループは、Ｎ分周タイプ
    のループであり、少なくとも２つの分割比の１つによっ
    て分割し、その分割による分周スパー変調を発生するも
    のであって、さらに外部スパーキャンセルネットワーク
    を有するスパーキャンセル回路を含み、前記温度補償要
    素は、前記位相検出器のゲンインを温度補償し、前記ス
    パーキャンセルネットワークは、温度補償されない構成
    物を有することを特徴とする請求項８に記載の位相同期
    ループ。
  11. 【請求項１１】 制御電圧の印加により発振周波数を出
    力する電圧制御型発振器を含む第１のループ部分(part)
    と、 前記発振周波数から抽出される位相を基準周波数から抽
    出される位相と比較し、制御電圧を出力する位相検出器
    を含む第２のループ部分と、 分周変調キャンセル回路を含む第３のループ部分と、 前記第１乃至第３のループ部分の１つに接続され、その
    ループ部分と、それ以外の他のループ部分の両方の温度
    補償を行う温度補償ネットワークとからなる位相同期ル
    ープ。
  12. 【請求項１２】 前記１つのループ部分は第２のループ
    部分であり、前記他のループ部分は前記第３のループ部
    分であることを特徴とする請求項１１に記載の位相同期
    ループ。
  13. 【請求項１３】 前記位相同期ループは、Ｎ分周分割位
    相同期ループ回路であり、前記第３のループ部分は、前
    記蓄積された分割エラーによって生じるスパーをキャン
    セルするスパーキャンセル回路であることを特徴とする
    請求項１２に記載の位相同期ループ。
  14. 【請求項１４】 基準周波数の位相をフィードバック周
    波数の位相と比較し、その位相差を示すエラー信号を出
    力する位相検出器であって、この位相検出器は、ゲイン
    調整ネットワーク、およびこのゲイン調整ネットワーク
    の値に依存する値によって増幅する可変ゲイン要素を含
    むものであり、 前記発振器制御信号に基づいた周波数を出力する電圧制
    御型発振器と、 位相変調キャンセルネットワークを含み、位相エラーを
    示す信号を入力し、前記位相変調キャンセルネットワー
    クにおける構成物の値に依存して前記位相エラーを示す
    信号を増幅することによって、前記位相エラーによって
    生じる変調を補償する位相変調キャンセル要素とを備
    え、 前記ゲイン調整ネットワークは、前記位相検出器の温度
    補償を行う温度補償要素を含み、前記位相変調キャンセ
    ルネットワークは温度補償されない要素を含むものであ
    り、前記位相変調キャンセルは前記ゲイン調整ネットワ
    ークによって温度補償されることを特徴とする温度補償
    機能を有するＮ分周周波数シンセサイザ。
  15. 【請求項１５】 前記位相変調はスパーを発生すること
    を特徴とする請求項１４に記載の温度補償機能を有する
    Ｎ分周周波数シンセサイザ。
  16. 【請求項１６】 基準周波数の位相をフィードバック周
    波数の位相と比較しその差を示す差信号を出力し、 前記差信号を外部ネットワークに依存するゲインによっ
    て増幅し、 前記外部ネットワークを温度補償し、 前記増幅された差信号に基づく周波数を出力し、 温度補償されない構成物を有する外部ネットワークを有
    する回路を用いて、位相エラーを示す位相変調をキャン
    セルし、 前記外部ネットワークの温度補償を用いて前記位相変調
    キャンセルを温度補償することを特徴とする位相同期ル
    ープの温度補償方法。
  17. 【請求項１７】 前記位相変調キャンセルステップは、
    分周計数の蓄積されたエラーによって生じるスパーをキ
    ャンセルするステップであることを特徴とする請求項１
    ６に記載の位相同期ループの温度補償方法。
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