JPH07175677A - 高密度プログラマブルロジックデバイス内蔵のシステム内プログラミング用および境界走査用状態マシンのための多重化した制御用ピン - Google Patents
高密度プログラマブルロジックデバイス内蔵のシステム内プログラミング用および境界走査用状態マシンのための多重化した制御用ピンInfo
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- JPH07175677A JPH07175677A JP21192294A JP21192294A JPH07175677A JP H07175677 A JPH07175677 A JP H07175677A JP 21192294 A JP21192294 A JP 21192294A JP 21192294 A JP21192294 A JP 21192294A JP H07175677 A JPH07175677 A JP H07175677A
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Abstract
(57)【要約】
【目的】 システム内プログラミングの可能なロジック
ＩＣにおいて、最小の数のピンでシステム内プログラミ
ングおよび境界走査試験の両方をできるようにする。 【構成】 システム内プログラミングに必要なＳＤＩ、
ＳＣＬＫ、ＭＯＤＥおよびＳＤＯ接続と境界走査試験に
必要なＴＤＩ、ＴＣＫ、ＴＭＳおよびＴＤＯ接続とを共
通な四つのピンで提供できるように多重化する。システ
ム内プログラミング可能化ピンをこれらピンの多重化の
制御に用いる。代替的実施例では、システム内プログラ
ミングおよび境界走査試験の両方を同一のピンおよび同
一の状態マシンにより行う。ＩＥＥＥ技術標準１１４
９．１−１９９０に規定された試験ロジックアーキテク
チュアを利用する。システム内プログラミングをインプ
リメントするために、上記技術標準１１４９．１−１９
９０の命令レジスタを、所望のプログラム機能を行う特
有命令を含むように改変する。
ＩＣにおいて、最小の数のピンでシステム内プログラミ
ングおよび境界走査試験の両方をできるようにする。 【構成】 システム内プログラミングに必要なＳＤＩ、
ＳＣＬＫ、ＭＯＤＥおよびＳＤＯ接続と境界走査試験に
必要なＴＤＩ、ＴＣＫ、ＴＭＳおよびＴＤＯ接続とを共
通な四つのピンで提供できるように多重化する。システ
ム内プログラミング可能化ピンをこれらピンの多重化の
制御に用いる。代替的実施例では、システム内プログラ
ミングおよび境界走査試験の両方を同一のピンおよび同
一の状態マシンにより行う。ＩＥＥＥ技術標準１１４
９．１−１９９０に規定された試験ロジックアーキテク
チュアを利用する。システム内プログラミングをインプ
リメントするために、上記技術標準１１４９．１−１９
９０の命令レジスタを、所望のプログラム機能を行う特
有命令を含むように改変する。
Description
【０００１】
【産業上の利用分野】この発明は集積回路（ＩＣ）の設
計に関し、とくにプログラム可能なロジックデバイスに
関する。
計に関し、とくにプログラム可能なロジックデバイスに
関する。
【０００２】
【従来の技術】慣用のプログラム可能なロジックデバイ
ス（ＰＬＤ）と違って、システム内でプログラム可能な
ロジックデバイス（ｉｎ−ｓｙｓｔｅｍ ｐｒｏｇｒａ
ｍｍａｂｌｅ ｌｏｇｉｃ ｄｅｖｉｃｅ−ＩＳＰＬ
Ｄ）は、その取付位置で、すなわちそのデバイスを採用
したシステムから取り外すことなく、プログラム書換え
可能である。取付け位置でのプログラム可能なロジック
デバイスのプログラム書換えの方法はシステム内プログ
ラミング（ＩＳＰ）として知られている。システム内プ
ログラミングに用いられる標準ピンには、シリアルデー
タ入力ピン（ＳＤＩ）、シリアルデータ出力ピン（ＳＤ
Ｏ）、選択モードピン（ＭＯＤＥ）、およびシフトクロ
ックピン（ＳＣＬＫ）などがある。システム内プログラ
ミングについては、この出願と同一出願人名義の１９９
１年５月３日付米国特許出願第０７／６９５，３５６号
（１９９３年８月１７日登録の米国特許第５，２３７，
２１８号）に説明が記載されている。
ス（ＰＬＤ）と違って、システム内でプログラム可能な
ロジックデバイス（ｉｎ−ｓｙｓｔｅｍ ｐｒｏｇｒａ
ｍｍａｂｌｅ ｌｏｇｉｃ ｄｅｖｉｃｅ−ＩＳＰＬ
Ｄ）は、その取付位置で、すなわちそのデバイスを採用
したシステムから取り外すことなく、プログラム書換え
可能である。取付け位置でのプログラム可能なロジック
デバイスのプログラム書換えの方法はシステム内プログ
ラミング（ＩＳＰ）として知られている。システム内プ
ログラミングに用いられる標準ピンには、シリアルデー
タ入力ピン（ＳＤＩ）、シリアルデータ出力ピン（ＳＤ
Ｏ）、選択モードピン（ＭＯＤＥ）、およびシフトクロ
ックピン（ＳＣＬＫ）などがある。システム内プログラ
ミングについては、この出願と同一出願人名義の１９９
１年５月３日付米国特許出願第０７／６９５，３５６号
（１９９３年８月１７日登録の米国特許第５，２３７，
２１８号）に説明が記載されている。
【０００３】この米国特許第５，２３７，２１８号の発
明は１個だけのシステム内プログラミング専用ピン（Ｉ
ＳＰバー）によりシステム内プログラミングの可能なロ
ジック装置を実現している。付加的なシステム内プログ
ラミングピン（ＭＯＤＥ、ＳＣＬＫ、ＳＤＩおよびＳＤ
Ｄ）は、システム内プログラミングモードでないときに
通常の機能ピン（入力ピンなど）として使われるピンを
多重利用することによって構成できる。システム内プロ
グラミングは命令ベースの状態マシーンによって制御さ
れる。命令集合がシステム内プログラミング動作の制御
のために供給される。
明は１個だけのシステム内プログラミング専用ピン（Ｉ
ＳＰバー）によりシステム内プログラミングの可能なロ
ジック装置を実現している。付加的なシステム内プログ
ラミングピン（ＭＯＤＥ、ＳＣＬＫ、ＳＤＩおよびＳＤ
Ｄ）は、システム内プログラミングモードでないときに
通常の機能ピン（入力ピンなど）として使われるピンを
多重利用することによって構成できる。システム内プロ
グラミングは命令ベースの状態マシーンによって制御さ
れる。命令集合がシステム内プログラミング動作の制御
のために供給される。
【０００４】ＩＣの試験の分野においては、「境界走
査」という手法が最近開発された。去る１９９０年２月
１５日付でＩＥＥＥ（米国電気電子学会）は技術標準１
１４９．１−１９９０）を認可した。この技術標準はＩ
Ｃ試験用にＩＣに内蔵できる境界走査機能インプリメン
ト用の標準試験ロジック・アーキテクチュアを定義して
いる。この試験アーキテクチュアは、試験クロック・ピ
ン（ＴＣＫ）、試験モード選択ピン（ＴＭＳ）、試験デ
ータ入力ピン（ＴＤＩ）および試験データ出力ピン（Ｔ
ＤＯ）への接続を有する試験アクセス・ポートを含むも
のとして定義されている。また、試験アーキテクチュア
はＴＡＰコントローラ（境界走査状態マシン）をも含
む。ＴＡＰコントローラの状態図は図１に示すとおりで
ある（なお、図１において各状態遷移の近傍に示した数
値はＴＣＫ前縁の時点でＴＭＳに生ずる信号を表わ
す。）。試験アーキテクチュアはさらに命令レジスタお
よび一群の試験データレジスタを含む。試験データレジ
スタは少なくとも一つのバイパスレジスタと境界走査レ
ジスタとを含む。試験ロジックのブロック図を図２に示
す。ここで、ＩＥＥＥ技術標準１１４９．１−１９９０
を参照してこの明細書に組み入れる。
査」という手法が最近開発された。去る１９９０年２月
１５日付でＩＥＥＥ（米国電気電子学会）は技術標準１
１４９．１−１９９０）を認可した。この技術標準はＩ
Ｃ試験用にＩＣに内蔵できる境界走査機能インプリメン
ト用の標準試験ロジック・アーキテクチュアを定義して
いる。この試験アーキテクチュアは、試験クロック・ピ
ン（ＴＣＫ）、試験モード選択ピン（ＴＭＳ）、試験デ
ータ入力ピン（ＴＤＩ）および試験データ出力ピン（Ｔ
ＤＯ）への接続を有する試験アクセス・ポートを含むも
のとして定義されている。また、試験アーキテクチュア
はＴＡＰコントローラ（境界走査状態マシン）をも含
む。ＴＡＰコントローラの状態図は図１に示すとおりで
ある（なお、図１において各状態遷移の近傍に示した数
値はＴＣＫ前縁の時点でＴＭＳに生ずる信号を表わ
す。）。試験アーキテクチュアはさらに命令レジスタお
よび一群の試験データレジスタを含む。試験データレジ
スタは少なくとも一つのバイパスレジスタと境界走査レ
ジスタとを含む。試験ロジックのブロック図を図２に示
す。ここで、ＩＥＥＥ技術標準１１４９．１−１９９０
を参照してこの明細書に組み入れる。
【０００５】ＩＣ内でシステム内プログラミングおよび
標準試験アーキテクチュアの両方を提供するには、従来
８個のピンを必要とした。その種のＩＣのピンの一例を
図３に示す。ＭＯＤＥピン、ＳＤＯピン、ＳＤＩピンお
よびＳＣＬＫピンはシステム内プログラミング機能のた
めのものであり、ＴＭＳピン、ＴＤＯピン、ＴＤＩピン
およびＴＣＫピンは境界走査試験機能のためのものであ
る。ＩＣパッケージのピンはその数がごく限られている
ので、ピン数を最小に抑えることが強く要求される。シ
ステム内プログラミング用および境界走査用のピンの数
もしたがって減らすのが望ましい。
標準試験アーキテクチュアの両方を提供するには、従来
８個のピンを必要とした。その種のＩＣのピンの一例を
図３に示す。ＭＯＤＥピン、ＳＤＯピン、ＳＤＩピンお
よびＳＣＬＫピンはシステム内プログラミング機能のた
めのものであり、ＴＭＳピン、ＴＤＯピン、ＴＤＩピン
およびＴＣＫピンは境界走査試験機能のためのものであ
る。ＩＣパッケージのピンはその数がごく限られている
ので、ピン数を最小に抑えることが強く要求される。シ
ステム内プログラミング用および境界走査用のピンの数
もしたがって減らすのが望ましい。
【０００６】さらに、システム内プログラミングおよび
境界走査試験は各機能の制御用に互いに異なる状態マシ
ンを利用する。これら状態マシンの片方を不要にするこ
とによって、ＩＣ形成用のシリコン表面積を減らすこと
ができる。したがって、同一の状態マシンをシステム内
プログラミングおよび境界走査試験の両方の制御に使う
のが望ましい。
境界走査試験は各機能の制御用に互いに異なる状態マシ
ンを利用する。これら状態マシンの片方を不要にするこ
とによって、ＩＣ形成用のシリコン表面積を減らすこと
ができる。したがって、同一の状態マシンをシステム内
プログラミングおよび境界走査試験の両方の制御に使う
のが望ましい。
【０００７】
【発明が解決しようとする課題】したがって、この発明
の目的は最小の数のピンでシステム内プログラミングお
よび境界走査試験の両方を可能にするプログラム可能な
ロジックデバイスを提供することである。
の目的は最小の数のピンでシステム内プログラミングお
よび境界走査試験の両方を可能にするプログラム可能な
ロジックデバイスを提供することである。
【０００８】この発明のもう一つの目的はシステム内プ
ログラミングおよび境界走査試験の両方の機能に必要な
状態マシンを両機能に共通な単一の状態マシンで構成す
ることによりシリコン表面積の利用の効率化を図ったプ
ログラム可能なロジックデバイスを提供することであ
る。
ログラミングおよび境界走査試験の両方の機能に必要な
状態マシンを両機能に共通な単一の状態マシンで構成す
ることによりシリコン表面積の利用の効率化を図ったプ
ログラム可能なロジックデバイスを提供することであ
る。
【０００９】
【問題を解決するための手段】この発明によると、ＩＣ
におけるシステム内プログラミングおよび境界走査試験
をこれら両方の機能に共通なインタフェースの使用によ
りインプリメントする構成および方法を提供できる。こ
の共通インタフェース（例えば制御用ピンの共用化）は
境界走査試験機能およびシステム内プログラミング機能
のための互いに異なる状態マシンを動作させるインタフ
ェースでも構成できる。互いに異なる状態マシンは一つ
の制御用ピンの状態により、あるいは共通の物理的イン
タフェースにおける制御信号のプロトコルにより動作さ
せることができる。さらに、この種の共通インタフェー
スは、境界走査試験機能およびシステム内プログラミン
グ機能を達成する互いに異なる命令を含む命令集合を実
行する状態マシンを動作させるインタフェースでも構成
できる。
におけるシステム内プログラミングおよび境界走査試験
をこれら両方の機能に共通なインタフェースの使用によ
りインプリメントする構成および方法を提供できる。こ
の共通インタフェース（例えば制御用ピンの共用化）は
境界走査試験機能およびシステム内プログラミング機能
のための互いに異なる状態マシンを動作させるインタフ
ェースでも構成できる。互いに異なる状態マシンは一つ
の制御用ピンの状態により、あるいは共通の物理的イン
タフェースにおける制御信号のプロトコルにより動作さ
せることができる。さらに、この種の共通インタフェー
スは、境界走査試験機能およびシステム内プログラミン
グ機能を達成する互いに異なる命令を含む命令集合を実
行する状態マシンを動作させるインタフェースでも構成
できる。
【００１０】一つの実施例においては、システム内プロ
グラミングピンを機能の選択に用いる。すなわち、この
システム内プログラミングピンが可能化されている間
は、所定のピンがシステムプログラム用となる。システ
ム内プログラミングピンが可能化されていない場合は、
それら所定のピンは境界走査試験用となる。
グラミングピンを機能の選択に用いる。すなわち、この
システム内プログラミングピンが可能化されている間
は、所定のピンがシステムプログラム用となる。システ
ム内プログラミングピンが可能化されていない場合は、
それら所定のピンは境界走査試験用となる。
【００１１】もう一つの実施例においては、システム内
プログラミングおよび境界走査試験の両方を、これら両
方の機能に共通な同一のピンおよび同一の状態マシンを
用いて行う。ＩＥＥＥ技術標準１１４９．１−１９９０
に特定されたものと類似の試験ロジック・アーキテクチ
ュアを用いる。システム内プログラミング命令をインプ
リメントするために、試験アーキテクチュアの命令レジ
スタを、所望のプログラミング機能を行う特有の命令を
収容するように改変する。それら特有の命令はＩＥＥＥ
技術標準第７．３章記載のものと類似のものである。
プログラミングおよび境界走査試験の両方を、これら両
方の機能に共通な同一のピンおよび同一の状態マシンを
用いて行う。ＩＥＥＥ技術標準１１４９．１−１９９０
に特定されたものと類似の試験ロジック・アーキテクチ
ュアを用いる。システム内プログラミング命令をインプ
リメントするために、試験アーキテクチュアの命令レジ
スタを、所望のプログラミング機能を行う特有の命令を
収容するように改変する。それら特有の命令はＩＥＥＥ
技術標準第７．３章記載のものと類似のものである。
【００１２】この発明によると、システム内プログラミ
ングおよび境界走査試験の両方を五つの専用ピンによっ
て行うことができる。
ングおよび境界走査試験の両方を五つの専用ピンによっ
て行うことができる。
【００１３】
【実施例】次に述べる詳細な説明および添付図面により
この発明はよりよく理解されよう。
この発明はよりよく理解されよう。
【００１４】図４はこの発明のＩＣパッケージの五つの
ピンを示す。これらピンには、ＩＳＰＥＮ（システム内
プログラミング可能化）ピン１、ＳＤＩ／ＴＤＩピン
４、ＳＣＬＫ／ＴＣＫピン２、ＭＯＤＥ／ＴＭＳピン
３、およびＳＤＯ／ＴＤＯピン５が含まれる。ＩＳＰＥ
Ｎピン１は入力デマルチプレクサ１２および出力マルチ
プレクサ１４に結合してある。ＩＳＰＥＮピン１の信号
が高（Ｈ）レベルであれば、このＩＣはシステム内プロ
グラミングモードで動作する。すなわち、入力デマルチ
プレクサ１２は、ＳＣＬＫ／ＴＣＫピン２、ＭＯＤＥ／
ＴＷＳピン３、およびＳＤＩ／ＴＤＩピン４の信号を、
図にＳＣＬＫ、ＭＯＤＥ、およびＳＤＩと表示した線路
をそれぞれ経て、ＩＳＰ状態マシン１６に導く。一方、
ＩＳＰＥＮピン１のＨレベル信号により、出力マルチプ
レクサ１４はＩＳＰ状態マシン１６の出力（ＳＤＯ）を
ＳＤＯ／ＴＤＯピン５に導く。
ピンを示す。これらピンには、ＩＳＰＥＮ（システム内
プログラミング可能化）ピン１、ＳＤＩ／ＴＤＩピン
４、ＳＣＬＫ／ＴＣＫピン２、ＭＯＤＥ／ＴＭＳピン
３、およびＳＤＯ／ＴＤＯピン５が含まれる。ＩＳＰＥ
Ｎピン１は入力デマルチプレクサ１２および出力マルチ
プレクサ１４に結合してある。ＩＳＰＥＮピン１の信号
が高（Ｈ）レベルであれば、このＩＣはシステム内プロ
グラミングモードで動作する。すなわち、入力デマルチ
プレクサ１２は、ＳＣＬＫ／ＴＣＫピン２、ＭＯＤＥ／
ＴＷＳピン３、およびＳＤＩ／ＴＤＩピン４の信号を、
図にＳＣＬＫ、ＭＯＤＥ、およびＳＤＩと表示した線路
をそれぞれ経て、ＩＳＰ状態マシン１６に導く。一方、
ＩＳＰＥＮピン１のＨレベル信号により、出力マルチプ
レクサ１４はＩＳＰ状態マシン１６の出力（ＳＤＯ）を
ＳＤＯ／ＴＤＯピン５に導く。
【００１５】ＩＳＰＥＮピン１の信号が低（Ｌ）レベル
のときは、このＩＣは境界走査試験モードまたは通常の
ユーザ・モードで動作する。ＩＳＰＥＮピン１がＬレベ
ルでＳＣＬＫ／ＴＣＫピン２にクロック信号が供給され
ている場合は、このＩＣは境界走査試験モードで動作す
る。ＩＳＰＥＮピン１がＬレベルでＳＣＬＫ／ＴＣＫピ
ン２に信号入力がない場合は、このＩＣは通常のユーザ
・モードで動作する。
のときは、このＩＣは境界走査試験モードまたは通常の
ユーザ・モードで動作する。ＩＳＰＥＮピン１がＬレベ
ルでＳＣＬＫ／ＴＣＫピン２にクロック信号が供給され
ている場合は、このＩＣは境界走査試験モードで動作す
る。ＩＳＰＥＮピン１がＬレベルでＳＣＬＫ／ＴＣＫピ
ン２に信号入力がない場合は、このＩＣは通常のユーザ
・モードで動作する。
【００１６】このＩＣが境界走査試験モードで動作して
いる場合は、入力デマルチプレクサ１２は、ＳＣＬＫ／
ＴＣＫピン２、ＭＯＤＥ／ＴＭＳピン３、およびＳＤＩ
／ＴＤＩピン４の信号を、図にＴＣＫ，ＴＭＳ，ＴＤＩ
と表示した線路をそれぞれ経て、境界走査状態マシン１
８に導く。一方、ＩＳＰＥＮピン１のＬレベル信号によ
り、出力マルチプレクサ１４は境界走査状態マシン１８
の出力（ＴＤＯ）をＳＤＯ／ＴＤＯピン５に導く。
いる場合は、入力デマルチプレクサ１２は、ＳＣＬＫ／
ＴＣＫピン２、ＭＯＤＥ／ＴＭＳピン３、およびＳＤＩ
／ＴＤＩピン４の信号を、図にＴＣＫ，ＴＭＳ，ＴＤＩ
と表示した線路をそれぞれ経て、境界走査状態マシン１
８に導く。一方、ＩＳＰＥＮピン１のＬレベル信号によ
り、出力マルチプレクサ１４は境界走査状態マシン１８
の出力（ＴＤＯ）をＳＤＯ／ＴＤＯピン５に導く。
【００１７】デマルチプレクス動作は種々の方法で実現
可能であるが、一つのデマルチプレクサ回路５００を図
５に示す。図５において、ＩＳＰＥＮピン５０１、ＳＣ
ＬＫ／ＴＣＫピン５０２、ＭＯＤＥ／ＴＭＳピン５０
３、およびＳＤＩ／ＴＤＩピン５０４はＩＣチップの外
側のピンである。ＳＣＬＫノード５０２ａ、ＭＯＤＥノ
ード５０３ａ、およびＳＤＩノード５０４ａはＩＳＰ状
態マシン１６へのＩＣチップ内の接続を示す。ＴＣＫノ
ード５０２ｂ、ＴＭＳノード５０３ｂ、ＴＤＩノード５
０４ｂは境界走査状態マシンへのＩＣチップ内の接続を
示す。
可能であるが、一つのデマルチプレクサ回路５００を図
５に示す。図５において、ＩＳＰＥＮピン５０１、ＳＣ
ＬＫ／ＴＣＫピン５０２、ＭＯＤＥ／ＴＭＳピン５０
３、およびＳＤＩ／ＴＤＩピン５０４はＩＣチップの外
側のピンである。ＳＣＬＫノード５０２ａ、ＭＯＤＥノ
ード５０３ａ、およびＳＤＩノード５０４ａはＩＳＰ状
態マシン１６へのＩＣチップ内の接続を示す。ＴＣＫノ
ード５０２ｂ、ＴＭＳノード５０３ｂ、ＴＤＩノード５
０４ｂは境界走査状態マシンへのＩＣチップ内の接続を
示す。
【００１８】ＩＳＰＥＮピン５０１が論理Ｌレベルにあ
る場合は、境界走査状態マシン１８が次に述べるように
可能化される。すなわち、ＩＳＰＥＮピン５０１の信号
がトランジスタ５０６および５０７の形成するインバー
タで反転され、さらにインバータ５０８で再反転され
る。インバータ５０８の出力はＮＯＲゲート５１１の片
方の端子に直接に供給される。また、インバータ５０８
の出力は二つのインバータ５０９および５１０で増幅さ
れてＮＯＲゲート５１１の他の片方の端子に供給され
る。ＮＯＲゲート５１１の出力はインバータ５１２およ
び５１３に接続してある。したがって、ＩＳＰＥＮピン
５０１に印加された信号の反転したものが反転ＩＳＰＥ
Ｎノード５０１ａに得られる。したがって、ＩＳＰＥＮ
ピン５０１へのＨレベル信号により反転ＩＳＰＥＮノー
ド５０１ａにＬレベル信号が生じる。
る場合は、境界走査状態マシン１８が次に述べるように
可能化される。すなわち、ＩＳＰＥＮピン５０１の信号
がトランジスタ５０６および５０７の形成するインバー
タで反転され、さらにインバータ５０８で再反転され
る。インバータ５０８の出力はＮＯＲゲート５１１の片
方の端子に直接に供給される。また、インバータ５０８
の出力は二つのインバータ５０９および５１０で増幅さ
れてＮＯＲゲート５１１の他の片方の端子に供給され
る。ＮＯＲゲート５１１の出力はインバータ５１２およ
び５１３に接続してある。したがって、ＩＳＰＥＮピン
５０１に印加された信号の反転したものが反転ＩＳＰＥ
Ｎノード５０１ａに得られる。したがって、ＩＳＰＥＮ
ピン５０１へのＨレベル信号により反転ＩＳＰＥＮノー
ド５０１ａにＬレベル信号が生じる。
【００１９】反転ＩＳＰＥＮノード５０１ａが論理Ｌレ
ベルある場合は、プルアップ・トランジスタ５２４，５
３４および５４４が導通状態になる。したがって、トラ
ンジスタ５２４を通じてインバータ５２６にＶcc電圧が
供給され、ＳＣＬＫノード５０２ａを論理Ｌレベルにす
る。同様に、トランジスタ５３４および５４４をそれぞ
れ通じてインバータ５３６およびインバータ５４６−５
５０にＶcc電圧が供給され、ＭＯＤＥノード５０３ａお
よびＳＤＩノード５０４ａ論理Ｌレベルにする。
ベルある場合は、プルアップ・トランジスタ５２４，５
３４および５４４が導通状態になる。したがって、トラ
ンジスタ５２４を通じてインバータ５２６にＶcc電圧が
供給され、ＳＣＬＫノード５０２ａを論理Ｌレベルにす
る。同様に、トランジスタ５３４および５４４をそれぞ
れ通じてインバータ５３６およびインバータ５４６−５
５０にＶcc電圧が供給され、ＭＯＤＥノード５０３ａお
よびＳＤＩノード５０４ａ論理Ｌレベルにする。
【００２０】また、ＩＳＰＥＮピン５０１へのＨレベル
信号はトランジスタ５２１，５３１および５４１を非導
通状態に留める。したがって、トランジスタ５２２−５
２３の構成するインバータも、トランジスタ５３２−５
３３の構成するインバータも、トランジスタ５４２−５
４３の構成するインバータも、非導通状態になる。
信号はトランジスタ５２１，５３１および５４１を非導
通状態に留める。したがって、トランジスタ５２２−５
２３の構成するインバータも、トランジスタ５３２−５
３３の構成するインバータも、トランジスタ５４２−５
４３の構成するインバータも、非導通状態になる。
【００２１】その結果、ＳＣＬＫノード５０２ａ、ＭＯ
ＤＥノード５０３ａ、ＳＤＩノード５０４ａの信号は、
ＳＣＬＫ／ＴＣＫピン５０２、ＭＯＤＥ／ＴＭＳピン５
０３またはＳＤＩ／ＴＤＩピン５０４の信号に応答しな
い。
ＤＥノード５０３ａ、ＳＤＩノード５０４ａの信号は、
ＳＣＬＫ／ＴＣＫピン５０２、ＭＯＤＥ／ＴＭＳピン５
０３またはＳＤＩ／ＴＤＩピン５０４の信号に応答しな
い。
【００２２】図５の下部を参照すると、ＩＳＰＥＮピン
５０１の論理Ｈレベル信号（反転ＩＳＰＥＮノード５０
１ａの論理Ｌレベル）によってトランジスタ５５４，５
６４および５７４は導通状態になる。これらトランジス
タによって、トランジスタ５５１−５５２の構成するイ
ンバータ、トランジスタ５６１−５６２の構成するイン
バータ、およびトランジスタ５７１−５７２の構成する
インバータはそれぞれ可能化される。また、反転ＩＳＰ
ＥＮノード５０１ａの論理Ｌレベル信号によりトランジ
スタ５５３，５６３および５７３が非導通状態になる。
したがって、ＳＣＬＫ／ＴＣＫピン５０２、ＭＯＤＥ／
ＴＭＳピン５０３およびＳＤＩ／ＴＤＩピン５０４の信
号はＴＣＫノード５０２ｂ、ＴＭＳノード５０３ｂおよ
びＴＤＩノード５０４ｂにそれぞれ伝送される。
５０１の論理Ｈレベル信号（反転ＩＳＰＥＮノード５０
１ａの論理Ｌレベル）によってトランジスタ５５４，５
６４および５７４は導通状態になる。これらトランジス
タによって、トランジスタ５５１−５５２の構成するイ
ンバータ、トランジスタ５６１−５６２の構成するイン
バータ、およびトランジスタ５７１−５７２の構成する
インバータはそれぞれ可能化される。また、反転ＩＳＰ
ＥＮノード５０１ａの論理Ｌレベル信号によりトランジ
スタ５５３，５６３および５７３が非導通状態になる。
したがって、ＳＣＬＫ／ＴＣＫピン５０２、ＭＯＤＥ／
ＴＭＳピン５０３およびＳＤＩ／ＴＤＩピン５０４の信
号はＴＣＫノード５０２ｂ、ＴＭＳノード５０３ｂおよ
びＴＤＩノード５０４ｂにそれぞれ伝送される。
【００２３】ＩＳＰＥＮピン５０１の信号がＬレベルの
とき、ＩＳＰ状態マシン１６は次に述べるように可能化
される。上述のとおり、ＩＳＰＥＮピン５０１の信号は
回路素子５０６−５１３によって反転され、反転ＩＳＰ
ＥＮノード５０１ａには論理Ｈ信号が印加されている。
とき、ＩＳＰ状態マシン１６は次に述べるように可能化
される。上述のとおり、ＩＳＰＥＮピン５０１の信号は
回路素子５０６−５１３によって反転され、反転ＩＳＰ
ＥＮノード５０１ａには論理Ｈ信号が印加されている。
【００２４】反転ＩＳＰＥＮノード５０１ａが論理Ｈレ
ベルのときはプルアップ・トランジスタ５２４，５３４
および５４４が非導通状態になりトランジスタ５２１，
５３１および５４１が導通状態になる。したがって、ト
ランジスタ５２２−５２３の構成するインバータ、トラ
ンジスタ５３２−５３３の構成するインバータ、および
トランジスタ５４２−５４３の構成するインバータがト
ランジスタ５２１，５３１および５４１によってそれぞ
れ可能化される。その結果、ＳＣＬＫ／ＴＣＫピン５０
２、ＭＯＤＥ／ＴＭＳピン５０３およびＳＤＩ／ＴＤＩ
ピン５０４の信号がトランジスタ５２２−５２３、トラ
ンジスタ５３２−５３３およびトランジスタ５４２−５
４３によってそれぞれ反転される。ＳＣＬＫ／ＴＣＫピ
ン５０２からの信号はインバータ５２６によって再反転
され、ＳＣＬＫノード５０２ａに伝送される。ＭＯＤＥ
／ＴＭＳピン５０３からの信号はインバータ５３６によ
ってさらに反転されＭＯＤＥノード５０３ａに伝送され
る。ＳＤＩ／ＴＤＩピン５０４の信号はインバータ５４
６−５５０によりさらに反転されてＳＤＩノード５０４
ａに伝送される。
ベルのときはプルアップ・トランジスタ５２４，５３４
および５４４が非導通状態になりトランジスタ５２１，
５３１および５４１が導通状態になる。したがって、ト
ランジスタ５２２−５２３の構成するインバータ、トラ
ンジスタ５３２−５３３の構成するインバータ、および
トランジスタ５４２−５４３の構成するインバータがト
ランジスタ５２１，５３１および５４１によってそれぞ
れ可能化される。その結果、ＳＣＬＫ／ＴＣＫピン５０
２、ＭＯＤＥ／ＴＭＳピン５０３およびＳＤＩ／ＴＤＩ
ピン５０４の信号がトランジスタ５２２−５２３、トラ
ンジスタ５３２−５３３およびトランジスタ５４２−５
４３によってそれぞれ反転される。ＳＣＬＫ／ＴＣＫピ
ン５０２からの信号はインバータ５２６によって再反転
され、ＳＣＬＫノード５０２ａに伝送される。ＭＯＤＥ
／ＴＭＳピン５０３からの信号はインバータ５３６によ
ってさらに反転されＭＯＤＥノード５０３ａに伝送され
る。ＳＤＩ／ＴＤＩピン５０４の信号はインバータ５４
６−５５０によりさらに反転されてＳＤＩノード５０４
ａに伝送される。
【００２５】図５の下部を参照すると、トランジスタ５
５４，５６４および５７４は反転ＩＳＰＥＮノード５０
１ａの論理Ｈレベルの信号により非導通状態になる。ト
ランジスタ５５１−５５２で構成されるインバータ、ト
ランジスタ５６１−５６２で構成されるインバータ、お
よびトランジスタ５７１−５７２で構成されるインバー
タは、これによって非可能化される。また、トランジス
タ５５３，５６３および５７３は導通状態になり、イン
バータ５５６，５６６および５７６に接地電位を供給す
る。したがって、ＴＣＫノード５０２ｂ、ＴＭＳノード
５０３ｂおよびＴＤＩノード５０４ｂはいずれも論理Ｈ
レベルとなり、ＳＣＬＫ／ＴＣＫピン５０２、ＭＯＤＥ
／ＴＭＳピン５０３またはＳＤＩ／ＴＤＩピン５０４の
いずれの信号にも応答できない。
５４，５６４および５７４は反転ＩＳＰＥＮノード５０
１ａの論理Ｈレベルの信号により非導通状態になる。ト
ランジスタ５５１−５５２で構成されるインバータ、ト
ランジスタ５６１−５６２で構成されるインバータ、お
よびトランジスタ５７１−５７２で構成されるインバー
タは、これによって非可能化される。また、トランジス
タ５５３，５６３および５７３は導通状態になり、イン
バータ５５６，５６６および５７６に接地電位を供給す
る。したがって、ＴＣＫノード５０２ｂ、ＴＭＳノード
５０３ｂおよびＴＤＩノード５０４ｂはいずれも論理Ｈ
レベルとなり、ＳＣＬＫ／ＴＣＫピン５０２、ＭＯＤＥ
／ＴＭＳピン５０３またはＳＤＩ／ＴＤＩピン５０４の
いずれの信号にも応答できない。
【００２６】ＩＳＰ状態マシン１６の一つの実施例が前
記米国特許出願第０７／６９５，３５６（米国特許第
５，２３７，２１８号）に記載してあるので、この参照
により同特許の記載を本明細書に組み入れる。
記米国特許出願第０７／６９５，３５６（米国特許第
５，２３７，２１８号）に記載してあるので、この参照
により同特許の記載を本明細書に組み入れる。
【００２７】境界走査モードで動作中は境界走査状態マ
シン１８はＩＥＥＥ技術標準１１４９．１−１９９０に
準拠して動作している。上述の構成を用いることによ
り、ＩＳＰ状態マシン１６および境界走査状態マシン１
８をＩＣパッケージ上の五つの専用ピンだけでインプリ
メントできる。
シン１８はＩＥＥＥ技術標準１１４９．１−１９９０に
準拠して動作している。上述の構成を用いることによ
り、ＩＳＰ状態マシン１６および境界走査状態マシン１
８をＩＣパッケージ上の五つの専用ピンだけでインプリ
メントできる。
【００２８】図６はこの発明のもう一つの実施例の制御
回路６００を示す。この実施例において、境界走査状態
マシンはＩＥＥＥ技術標準１１４９．１−１９９０に従
ってインプリメントしてある。すなわち、ＴＡＰコント
ローラ状態マシン６１０の状態図は図１に示したとおり
になる。ＴＡＰコントローラ状態マシン６１０の状態は
復号化論理ブロック６１１によって復号化する。復号化
された状態は、クロック論理ブロックおよび制御論理ブ
ロック６１４の制御に用いる。また、ＩＥＥＥ技術標準
１１４９．１−１９９０に従って、命令レジスタ６１
２、命令デコーダ６１３、バイパス・レジスタ６２０、
境界走査レジスタ６２１、ＴＣＫピン６０２、ＴＭＳピ
ン６０３、ＴＤＩピン６０４およびＴＤＯピン６０５を
設けてある。この実施例の制御回路６００は「命令ベー
ス」である。すなわち、命令はＴＤＩピン６０４から受
け、ＴＡＰコントローラ６１０の状態に従って命令レジ
スタ６１２にシフトされる。命令レジスタ６１２内の命
令は制御ロジックブロック６１４、すなわち種々のデー
タレジスタ６２０，６２１，６２２，６２３，６２４お
よび６２５を制御する制御ロジックによって復号化され
る。これらデータレジスタの各々は制御回路６００の一
つ以上の命令で用いられる。例えば、バイパス命令を実
行する場合は、制御ロジックブロック６１４がＴＤＩピ
ン６０４のビット・シリアルなデータを１ビットバイパ
スレジスタ６２０に蓄積する。このビット・シリアルデ
ータはバイパスレジスタ６２０からシフト出力され、Ｓ
ＤＯマルチプレクサ６１６を通じてＴＤＯピン６０５に
送出される。境界走査試験動作関連の命令を実行する場
合は、ＴＤＩピン６０４のビット・シリアルデータはＮ
ビット境界走査レジスタ６２１にシフト出力できる。境
界走査レジスタ６２１の動作はＩＥＥＥ技術標準１１４
９．１−１９９０に規定されている境界走査動作の要件
に合致している。
回路６００を示す。この実施例において、境界走査状態
マシンはＩＥＥＥ技術標準１１４９．１−１９９０に従
ってインプリメントしてある。すなわち、ＴＡＰコント
ローラ状態マシン６１０の状態図は図１に示したとおり
になる。ＴＡＰコントローラ状態マシン６１０の状態は
復号化論理ブロック６１１によって復号化する。復号化
された状態は、クロック論理ブロックおよび制御論理ブ
ロック６１４の制御に用いる。また、ＩＥＥＥ技術標準
１１４９．１−１９９０に従って、命令レジスタ６１
２、命令デコーダ６１３、バイパス・レジスタ６２０、
境界走査レジスタ６２１、ＴＣＫピン６０２、ＴＭＳピ
ン６０３、ＴＤＩピン６０４およびＴＤＯピン６０５を
設けてある。この実施例の制御回路６００は「命令ベー
ス」である。すなわち、命令はＴＤＩピン６０４から受
け、ＴＡＰコントローラ６１０の状態に従って命令レジ
スタ６１２にシフトされる。命令レジスタ６１２内の命
令は制御ロジックブロック６１４、すなわち種々のデー
タレジスタ６２０，６２１，６２２，６２３，６２４お
よび６２５を制御する制御ロジックによって復号化され
る。これらデータレジスタの各々は制御回路６００の一
つ以上の命令で用いられる。例えば、バイパス命令を実
行する場合は、制御ロジックブロック６１４がＴＤＩピ
ン６０４のビット・シリアルなデータを１ビットバイパ
スレジスタ６２０に蓄積する。このビット・シリアルデ
ータはバイパスレジスタ６２０からシフト出力され、Ｓ
ＤＯマルチプレクサ６１６を通じてＴＤＯピン６０５に
送出される。境界走査試験動作関連の命令を実行する場
合は、ＴＤＩピン６０４のビット・シリアルデータはＮ
ビット境界走査レジスタ６２１にシフト出力できる。境
界走査レジスタ６２１の動作はＩＥＥＥ技術標準１１４
９．１−１９９０に規定されている境界走査動作の要件
に合致している。
【００２９】この実施例において、ＴＡＰコントローラ
６１０はシステム内プログラミング機能を発揮する目的
にも用いられる。システム内プログラミングを行うため
に、アドレスシフトレジスタ６２２、データシフトレジ
スタ６２３、ジェネリックロジックブロック（ＧＬＢ）
レジスタ６２４およびＩ／Ｏレジスタ６２５を追加して
備える。これらレジスタは前記米国特許第５，２３７，
２１８号に記載されている。制御ロジックブロック６１
４は、命令復号化ロジック６１３の復号化する命令レジ
スタ６１２内の命令に従ってシステム内プログラミング
を行うように、これらレジスタ６２２，６２３，６２
４，６２５を制御する。この実施例のＴＡＰコントロー
ラ状態マシンは境界走査機能およびシステム内プログラ
ミング機能の両方を備えるのでＩＳＰＥＮピンは不要で
ある。ピン６０３−６０５の多重化は、この回路の機能
をシステム内プログラミングから境界走査試験に切り換
える際に図６の回路の内部で行われる。
６１０はシステム内プログラミング機能を発揮する目的
にも用いられる。システム内プログラミングを行うため
に、アドレスシフトレジスタ６２２、データシフトレジ
スタ６２３、ジェネリックロジックブロック（ＧＬＢ）
レジスタ６２４およびＩ／Ｏレジスタ６２５を追加して
備える。これらレジスタは前記米国特許第５，２３７，
２１８号に記載されている。制御ロジックブロック６１
４は、命令復号化ロジック６１３の復号化する命令レジ
スタ６１２内の命令に従ってシステム内プログラミング
を行うように、これらレジスタ６２２，６２３，６２
４，６２５を制御する。この実施例のＴＡＰコントロー
ラ状態マシンは境界走査機能およびシステム内プログラ
ミング機能の両方を備えるのでＩＳＰＥＮピンは不要で
ある。ピン６０３−６０５の多重化は、この回路の機能
をシステム内プログラミングから境界走査試験に切り換
える際に図６の回路の内部で行われる。
【００３０】ＩＥＥＥ技術標準１１４９．１−１９９０
の７．３章は部品メーカーの規定できる特有の命令に余
地を与えている。この発明は、システム内プログラミン
グ用の命令を提供するのにこれら特有の命令を用いる。
特有の命令は、慣用の命令コードすなわち、ＢＹＰＡＳ
Ｓ、ＳＡＭＰＬＥ／ＰＲＥＬＯＡＤ、およびＥＸＴＥＳ
Ｔなどの命令コード用のコード以外の任意の２進コード
で構成する。ＢＹＰＡＳＳコードは各命令レジスタセル
に入力される論理「１」として定義される。ＥＸＴＥＳ
Ｔコードは各命令レジスタセルに格納される論理「０」
から成る。ＳＡＭＰＬＥ／ＰＲＥＬＯＡＤコードは上記
技術標準には定義してないが、部品設計者が定義でき
る。全部「１」または全部「０」のコード以外のコード
は特有命令として使用できる。この柔軟性によって、シ
ステム内プログラミング用に適当なコードを命令レジス
タに格納することが可能になる。システム内プログラミ
ング用の命令集合の一例を表１に示す。
の７．３章は部品メーカーの規定できる特有の命令に余
地を与えている。この発明は、システム内プログラミン
グ用の命令を提供するのにこれら特有の命令を用いる。
特有の命令は、慣用の命令コードすなわち、ＢＹＰＡＳ
Ｓ、ＳＡＭＰＬＥ／ＰＲＥＬＯＡＤ、およびＥＸＴＥＳ
Ｔなどの命令コード用のコード以外の任意の２進コード
で構成する。ＢＹＰＡＳＳコードは各命令レジスタセル
に入力される論理「１」として定義される。ＥＸＴＥＳ
Ｔコードは各命令レジスタセルに格納される論理「０」
から成る。ＳＡＭＰＬＥ／ＰＲＥＬＯＡＤコードは上記
技術標準には定義してないが、部品設計者が定義でき
る。全部「１」または全部「０」のコード以外のコード
は特有命令として使用できる。この柔軟性によって、シ
ステム内プログラミング用に適当なコードを命令レジス
タに格納することが可能になる。システム内プログラミ
ング用の命令集合の一例を表１に示す。
【００３１】 表 １システム内プログラミング命令 ＣＭＤ ０．ＮＯＰ 無動作 000001 １．ＡＤＤＳＨＦＴ アドレスレジスタシフト 000010 ２．ＤＡＴＡＳＨＦＴ データレジスタシフト 000100 ３．ＧＢＥ 大域バルク消去 000110 ｐｉａ、アレイ、アーキテクチュア、 およびセキュリティセル消去 ４．ＰＩＡＢＥ ＰＩＡ大域バルク消去 001000 ｐｉａセル消去 ５．ＡＲＲＢＥ アレイバルク消去 001010 アレイセル消去 ６．ＡＲＣＨＢＥ アーキテクチュアバルク消去 001100 アーキテクチュアセル消去 ７．ＰＲＯＧＥＶＥＮ 偶数コラムをプログラム 001110 アドレスＳＲの選択した列のアレイ、 ｐｉａおよびアーキテクチュアセル の偶数コラムをプログラム ８．ＰＲＯＧＯＤＤ 奇数コラムをプログラム 010000 アドレスＳＲの選択した列のアレイ、 ｐｉａおよびアーキテクチュアセル の奇数コラムをプログラム ９．ＳＦＰＲＧ セキュリティセルをプログラム 010010 10．ＶＥＲＩＦＹＥＶＥＮ 偶数コラムのプログラムずみセルを検査 010100 プログラムずみのアレイ、ｐｉａおよび アーキテクチュアセルの偶数コラムを検 査。各検査には一つの列だけを選択でき る。 11．ＶＥＲＩＦＹＯＤＤ 奇数コラムのプログラムずみセルを検査 010110 プログラムずみのアレイ、ｐｉａおよび アーキテクチュアセルの奇数コラムを検 査。各検査には一つの列だけを選択でき る。 12．ＧＬＣＰＲＥＬＤ ＧＬＢレジスタに予め格納 011000 13．ＩＯＰＲＥＬＤ Ｉ／Ｏセルレジスタに予め格納 011010 14．ＦＬＯＷＴＨＲＵ 通過 011100 ＳＤＩをＳＤＯに通過させる 15．ＰＲＯＧＥＳＲ ＥＳＲをプログラム 011110 アドレスＳＲを自動的に０にクリアする 16．ＥＲＡＡＬＬ 全部を消去 100000 ｐｉａ、アレイ、アーキテクチュア、 ＥＳおよびセキュリティセル全部を消去。 17．ＶＥＲＥＳＲ ＥＳＲを検査 100010 アドレスＳＲを自動的に０にクリアする。 18．ＶＥＲＥＶＥＮＨ 偶数コラムの消去したセルを検査 100100 消去ずみのｐｉａ、アレイおよびアーキテ クチュアセルの偶数コラムを検査。各検査 には一つの列だけを選択できる。 19．ＶＥＲＯＤＤＨ 奇数コラムの消去したセルを検査 100110 消去ずみのｐｉａ、アレイおよびアーキテ クチュアセルの奇数コラムを検査。各検査 には一つの列だけを選択できる。 20．ＮＯＰ 無動作 101000 ・ ・ ・ 31．ＩＮＩＴ イニシヤライズ 111110
【００３２】復号化した命令は命令デコーダ６１３から
制御ロジック６１４に送られる。制御ロジック６１４は
ＴＤＩピン６０４で受けたデータを、復号化した命令に
従って、アドレスシフトレジスタ６２２、データシフト
レジスタ６２３、ＧＬＢレジスタ６２４およびＩ／Ｏレ
ジスタ６２５のうちの選択された一つに導く。これら四
つのレジスタ６２２−６２５はチップのシステム内プロ
グラミングを行う。クロックロジックブロック６１５は
レジスタ６１２および６２０−６２５に入力クロック信
号を供給する。制御ロジックブロック６１４およびＳＤ
Ｏマルチプレクサ６１６は、レジスタ６１２および６２
０−６２５のどれからＴＤＯピン６０５に出力信号を供
給するかを選択するように動作する。
制御ロジック６１４に送られる。制御ロジック６１４は
ＴＤＩピン６０４で受けたデータを、復号化した命令に
従って、アドレスシフトレジスタ６２２、データシフト
レジスタ６２３、ＧＬＢレジスタ６２４およびＩ／Ｏレ
ジスタ６２５のうちの選択された一つに導く。これら四
つのレジスタ６２２−６２５はチップのシステム内プロ
グラミングを行う。クロックロジックブロック６１５は
レジスタ６１２および６２０−６２５に入力クロック信
号を供給する。制御ロジックブロック６１４およびＳＤ
Ｏマルチプレクサ６１６は、レジスタ６１２および６２
０−６２５のどれからＴＤＯピン６０５に出力信号を供
給するかを選択するように動作する。
【００３３】
【発明の効果】上述のとおり、この発明によると最小の
数のピンでシステム内プログラミングおよび境界走査試
験の両方を可能にするプログラム可能なロジックＩＣが
得られる。
数のピンでシステム内プログラミングおよび境界走査試
験の両方を可能にするプログラム可能なロジックＩＣが
得られる。
【００３４】この発明の特定の実施例を上に詳述してき
たが、この詳細な説明と添付図面とによりこの発明の範
囲内で多数の変形や改変が当業者に可能であることは認
識されよう。例えば、上述の実施例の説明ではＩＥＥＥ
１１４９．１−１９９０技術標準を用いたが、この発明
はシリアル入力ピン、シリアル出力ピンおよびクロック
入力ピンを用いた試験アーキテクチュアのいずれにも適
用できる。したがって、この発明の技術的範囲は前記特
許請求の範囲の定義に基づいて解釈されるべきものであ
る。
たが、この詳細な説明と添付図面とによりこの発明の範
囲内で多数の変形や改変が当業者に可能であることは認
識されよう。例えば、上述の実施例の説明ではＩＥＥＥ
１１４９．１−１９９０技術標準を用いたが、この発明
はシリアル入力ピン、シリアル出力ピンおよびクロック
入力ピンを用いた試験アーキテクチュアのいずれにも適
用できる。したがって、この発明の技術的範囲は前記特
許請求の範囲の定義に基づいて解釈されるべきものであ
る。
【図１】ＩＥＥＥ技術標準１１４９．１−１９９０によ
るＴＡＰコントローラの状態図。
るＴＡＰコントローラの状態図。
【図２】ＩＥＥＥ技術標準１１４９．１−１９９０によ
る境界走査試験ロジックのブロック図。
る境界走査試験ロジックのブロック図。
【図３】システム内プログラミングピンＭＯＤＥ、ＳＣ
ＬＫ、ＳＤＩおよびＳＤＯ、および境界走査試験ピンＴ
ＭＳ、ＴＣＫ、ＴＤＩおよびＴＤＯを備える従来のシス
テム内プログラミング可能なロジックデバイス（ＩＳＰ
ＬＤ）のピン配置図。
ＬＫ、ＳＤＩおよびＳＤＯ、および境界走査試験ピンＴ
ＭＳ、ＴＣＫ、ＴＤＩおよびＴＤＯを備える従来のシス
テム内プログラミング可能なロジックデバイス（ＩＳＰ
ＬＤ）のピン配置図。
【図４】可能化ピンＩＳＰＥＮおよび多重化したシステ
ム内プログラミング／境界走査試験ピンＭＯＤＥ／ＴＭ
Ｓ、ＳＣＬＫ／ＴＣＫ、ＳＤＩ／ＴＤＩおよびＳＤＯ／
ＴＤＯを有するこの発明の一実施例のブロック図。
ム内プログラミング／境界走査試験ピンＭＯＤＥ／ＴＭ
Ｓ、ＳＣＬＫ／ＴＣＫ、ＳＤＩ／ＴＤＩおよびＳＤＯ／
ＴＤＯを有するこの発明の一実施例のブロック図。
【図５】図４のデマルチプレクサの一つの具体例。
【図６】この発明のもう一つの実施例のブロック図。
１ ＩＳＰＥＮ（システム内プログラミング可能化）
ピン ２ ＳＣＬＫ（シフトクロック）／ＴＣＫ（試験クロ
ック）ピン ３ ＭＯＤＥ（選択モード）／ＴＭＳ（試験モード選
択）ピン ４ ＳＤＩ（シリアルデータ入力）／ＴＤＩ（試験デ
ータ入力）ピン ５ ＳＤＯ（シリアルデータ出力）／ＴＤＯ（試験デ
ータ出力）ピン １２ 入力デマルチプレクサ １４ 出力マルチプレクサ １６ システム内プログラミング状態マシン １８ 境界走査状態マシン ５００ デマルチプレクサ回路 ５０１ ＩＳＰＥＮピン ５０２ ＳＣＬＫ／ＴＣＫピン ５０３ ＭＯＤＥ／ＴＭＳピン ５０４ ＳＤＩ／ＴＤＩピン ５０１ａ 反転ＩＳＰＥＮノード ５０２ａ ＳＣＬＫノード ５０３ａ ＭＯＤＥノード ５０４ａ ＳＤＩノード ５０２ｂ ＴＣＫノード ５０３ｂ ＴＭＳノード ５０４ｂ ＴＤＩノード ５０６ インバータ ５０７ ５０８ インバータ ５０９ インバータ ５１０ インバータ ５１１ ＮＯＲゲート ５１２ インバータ ５１３ インバータ ５２２ インバータ ５２３ ５３２ インバータ ５３３ ５４２ インバータ ５４３ ５５１ インバータ ５５２ ５６１ インバータ ５６２ ５７１ インバータ ５７２ ５２４ プルアップ・トランジスタ ５３４ プルアップ・トランジスタ ５４４ プルアップ・トランジスタ ５２１ トランジスタ ５３１ トランジスタ ５４１ トランジスタ ５５３ トランジスタ ５６３ トランジスタ ５７３ トランジスタ ５５４ トランジスタ ５６４ トランジスタ ５７４ トランジスタ ５２６ インバータ ５３６ インバータ ５４６ インバータ ５５６ インバータ ５６６ インバータ ５７６ インバータ ５４７ インバータ ５４８ インバータ ５４９ インバータ ５５０ インバータ ６００ 制御回路 ６０２ ＳＣＬＫ／ＴＣＭピン ６０３ ＭＯＤＥ／ＴＭＳピン ６０４ ＳＤＩ／ＴＤＩピン ６０５ ＳＤＯ／ＴＤＩピン ６１０ ＴＡＰ（試験アクセスポート）コントローラ
状態マシン ６１１ 復号化ロジック ６１２ 命令レジスタ ６１３ 命令デコーダ ６１４ 制御ロジック ６１５ クロックロジック ６１６ ＳＤＯマルチプレクサ ６２０ １ビットバイパスレジスタ ６２１ Ｎビットアドレスシフトレジスタ ６２２ Ｎビットアドレスシフトレジスタ ６２３ Ｎビットデータシフトレジスタ ６２４ ＮビットＧＬＢレジスタ ６２５ ＮビットＩ／Ｏレジスタ
ピン ２ ＳＣＬＫ（シフトクロック）／ＴＣＫ（試験クロ
ック）ピン ３ ＭＯＤＥ（選択モード）／ＴＭＳ（試験モード選
択）ピン ４ ＳＤＩ（シリアルデータ入力）／ＴＤＩ（試験デ
ータ入力）ピン ５ ＳＤＯ（シリアルデータ出力）／ＴＤＯ（試験デ
ータ出力）ピン １２ 入力デマルチプレクサ １４ 出力マルチプレクサ １６ システム内プログラミング状態マシン １８ 境界走査状態マシン ５００ デマルチプレクサ回路 ５０１ ＩＳＰＥＮピン ５０２ ＳＣＬＫ／ＴＣＫピン ５０３ ＭＯＤＥ／ＴＭＳピン ５０４ ＳＤＩ／ＴＤＩピン ５０１ａ 反転ＩＳＰＥＮノード ５０２ａ ＳＣＬＫノード ５０３ａ ＭＯＤＥノード ５０４ａ ＳＤＩノード ５０２ｂ ＴＣＫノード ５０３ｂ ＴＭＳノード ５０４ｂ ＴＤＩノード ５０６ インバータ ５０７ ５０８ インバータ ５０９ インバータ ５１０ インバータ ５１１ ＮＯＲゲート ５１２ インバータ ５１３ インバータ ５２２ インバータ ５２３ ５３２ インバータ ５３３ ５４２ インバータ ５４３ ５５１ インバータ ５５２ ５６１ インバータ ５６２ ５７１ インバータ ５７２ ５２４ プルアップ・トランジスタ ５３４ プルアップ・トランジスタ ５４４ プルアップ・トランジスタ ５２１ トランジスタ ５３１ トランジスタ ５４１ トランジスタ ５５３ トランジスタ ５６３ トランジスタ ５７３ トランジスタ ５５４ トランジスタ ５６４ トランジスタ ５７４ トランジスタ ５２６ インバータ ５３６ インバータ ５４６ インバータ ５５６ インバータ ５６６ インバータ ５７６ インバータ ５４７ インバータ ５４８ インバータ ５４９ インバータ ５５０ インバータ ６００ 制御回路 ６０２ ＳＣＬＫ／ＴＣＭピン ６０３ ＭＯＤＥ／ＴＭＳピン ６０４ ＳＤＩ／ＴＤＩピン ６０５ ＳＤＯ／ＴＤＩピン ６１０ ＴＡＰ（試験アクセスポート）コントローラ
状態マシン ６１１ 復号化ロジック ６１２ 命令レジスタ ６１３ 命令デコーダ ６１４ 制御ロジック ６１５ クロックロジック ６１６ ＳＤＯマルチプレクサ ６２０ １ビットバイパスレジスタ ６２１ Ｎビットアドレスシフトレジスタ ６２２ Ｎビットアドレスシフトレジスタ ６２３ Ｎビットデータシフトレジスタ ６２４ ＮビットＧＬＢレジスタ ６２５ ＮビットＩ／Ｏレジスタ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年１１月８日
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正内容】
【図２】
【図１】
【図３】
【図４】
【図５】
【図６】
───────────────────────────────────────────────────── フロントページの続き (72)発明者 アルバート エル．チャン アメリカ合衆国 カリフォルニア州 94303 パロアルト，ボウティスタ コー ト 930 (72)発明者 カピール シャンカール アメリカ合衆国 カリフォルニア州 94539 フリモント，サン ベニート ド ライブ 2190 (72)発明者 ジュ シェン アメリカ合衆国 カリフォルニア州 95070 サラトガ，オークヘブン ドライ ブ 19808
Claims (18)
- 【請求項１】 境界走査試験機能およびシステム内プロ
グラミング機能にアクセスするための共通インタフェー
スを含むシステム内プログラミングの可能なロジックデ
バイス。 - 【請求項２】 前記共通インタフェースが可能化信号を
受けるための第１のピンを含み、前記可能化信号が前記
デバイスのシステム内プログラミングを可能化する第１
の状態と前記デバイスの境界走査試験を可能化する第２
の状態とを有する請求項１記載のシステム内プログラミ
ングの可能なロジックデバイス。 - 【請求項３】 前記可能化信号が前記第１の状態にある
ときにシステム内プログラミングを行うためのモード入
力信号を受けるとともに、前記可能化信号が前記第２の
状態にあるときに境界走査試験を行うための試験モード
選択信号を受ける第２のピンと、 前記可能化信号が前記第１の状態にあるときにシステム
内プログラミングを行うためのシリアルデータ入力を受
けるとともに、前記可能化信号が前記第２の状態にある
ときに境界走査試験を行うための試験データ入力信号を
受ける第３のピンと、 前記可能化信号が前記第１の状態にあるときにシステム
内プログラミングを行うためのシフトクロック信号を受
けるとともに、前記可能化信号が前記第２の状態にある
ときに境界走査試験を行うための試験クロック信号を受
ける第４のピンと、 前記可能化信号が前記第１の状態にあるときにシステム
内プログラミングを行うためのシリアルデータ出力を供
給するとともに、前記可能化信号が前記第２の状態にあ
るときに境界走査試験を行うための試験データ出力信号
を供給する第５のピンとをさらに含む請求項２記載のシ
ステム内プログラミングの可能なロジックデバイス。 - 【請求項４】 前記共通インタフェースが、システム内
プログラミング状態マシンにシステム内プログラミング
機能を行わせるとともに、境界走査状態マシンに境界走
査試験機能を行わせる請求項１記載のシステム内プログ
ラミングの可能なロジックデバイス。 - 【請求項５】 前記境界走査状態マシンがＩＥＥＥ技術
標準１１４９．１−１９９０の要件を充たす請求項４記
載のシステム内プログラミングの可能なロジックデバイ
ス。 - 【請求項６】 前記共通インタフェースが、前記デバイ
スのシステム内プログラミングおよび前記デバイスの境
界走査試験の両方を行う共通の状態マシンであって、シ
ステム内プログラミング機能のための命令および境界走
査試験機能のための命令を含む命令集合を実行する共通
の状態マシンを含む請求項１記載のシステム内プログラ
ミングの可能なロジックデバイス。 - 【請求項７】 前記状態マシンがＩＥＥＥ技術標準１１
４９．１−１９９０の要件を充たす請求項６記載のシス
テム内プログラミングの可能なロジックデバイス。 - 【請求項８】 前記状態マシンが、前記デバイスの前記
システム内プログラミングを行うための命令を供給する
命令レジスタを用いる請求項６記載のシステム内プログ
ラミングの可能なロジックデバイス。 - 【請求項９】 前記状態マシンが、 アドレスシフトレジスタと、 データシフトレジスタと、 ＧＬＢレジスタと、 入力／出力レジスタとをさらに含み、前記アドレスシフ
トレジスタ、前記データシフトレジスタ、前記ＧＬＢレ
ジスタおよび前記入力／出力レジスタが前記命令を前記
命令レジスタから受ける請求項８記載のシステム内プロ
グラミングの可能なロジックデバイス。 - 【請求項１０】 前記共通インタフェースがそのインタ
フェースの一組のピンに供給された制御信号プロトコル
を用いて境界走査試験機能とシステム内プログラミング
機能とを区別する請求項１記載のシステム内プログラミ
ングの可能なロジックデバイス。 - 【請求項１１】 システム内プログラミングの可能なロ
ジックデバイスの制御方法であって、 境界走査試験機能およびシステム内プログラミング機能
にアクセスする共通インタフェースを提供する過程と、 前記共通インタフェース内の一つ以上の制御信号に従っ
て、その共通インタフェースを通じ前記境界走査試験機
能および前記システム内プログラミング機能を交互に動
作させる過程とを含む方法。 - 【請求項１２】 前記動作させる過程が第１の状態と第
２の状態とを有する可能化信号を前記デバイスの第１の
ピンに印加する過程と、 前記可能化信号が前記第１の状態にあるときに前記デバ
イスのシステム内プログラミング機能にアクセスする過
程と、 前記可能化信号が前記第２の状態にあるときに前記デバ
イスの境界走査試験機能にアクセスする過程とをさらに
含む請求項１１記載のシステム内プログラミングの可能
なロジックデバイスの制御方法。 - 【請求項１３】 前記可能化信号が前記第１の状態にあ
るときに第２のピンへの信号をシステム内プログラミン
グのためのモード入力信号として用いるとともに、前記
可能化信号が前記第２の状態にあるときに前記第２のピ
ンへの前記信号を境界走査試験のための試験モード選択
信号として用いる過程と、 前記可能化信号が前記第１の状態にあるときに第３のピ
ンへの信号をシステム内プログラミングのためのシリア
ルデータ入力信号として用いるとともに、前記可能化信
号が前記第２の状態にあるときに前記第３のピンへの前
記信号を境界走査試験のための試験データ入力信号とし
て用いる過程と、 前記可能化信号が前記第１の状態にあるときに第４のピ
ンへの信号をシステム内プログラミングのためのシフト
クロック信号として用いるとともに、前記可能化信号が
前記第２の状態にあるときに前記第４のピンへの前記信
号を境界走査試験のための試験クロック信号として用い
る過程と、 前記可能化信号が前記第１の状態にあるときに第５のピ
ンへの信号をシステム内プログラミングのシリアルデー
タ出力信号として用いるとともに、前記可能化信号が前
記第２の状態にあるときに前記第５のピンへの前記信号
を境界走査試験の試験データ出力信号として用いる過程
とをさらに含む請求項１２記載の方法。 - 【請求項１４】 前記共通インタフェースを提供する過
程がシステム内プログラミング機能を行うためのシステ
ム内プログラミング状態マシンを提供する過程と、 境界走査試験機能を行うための境界走査試験状態マシン
を提供する過程とを含む請求項１１記載の方法。 - 【請求項１５】 前記共通インタフェースを提供する過
程が、境界走査試験およびシステム内プログラミングの
両方を行う状態マシンであって境界走査試験機能のため
の命令とシステム内プログラミング機能とを含む命令集
合からの命令を実行する状態マシンを提供する過程を含
む請求項１１記載のシステム内プログラミングの可能な
デバイスの制御方法。 - 【請求項１６】 前記システム内プログラミングを行う
ための命令を提供するように前記状態マシンに従って命
令レジスタに信号格納を行う過程をさらに含む請求項１
５記載の方法。 - 【請求項１７】 前記状態マシンがＩＥＥＥ技術標準１
１４９．１−１９９０による境界走査状態マシンである
請求項１５記載の方法。 - 【請求項１８】 前記共通インタフェースを提供する過
程がそのインタフェースの一組の制御ピンに印加された
制御信号プロトコルに従って境界走査試験機能とシステ
ム内プログラミング機能とを区別するインタフェースを
提供する請求項１１記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/106,263 US5412260A (en) | 1991-05-03 | 1993-08-13 | Multiplexed control pins for in-system programming and boundary scan state machines in a high density programmable logic device |
| US08/106,263 | 1993-08-13 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07175677A true JPH07175677A (ja) | 1995-07-14 |
Family
ID=22310437
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21192294A Pending JPH07175677A (ja) | 1993-08-13 | 1994-08-12 | 高密度プログラマブルロジックデバイス内蔵のシステム内プログラミング用および境界走査用状態マシンのための多重化した制御用ピン |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5412260A (ja) |
| EP (1) | EP0639006B1 (ja) |
| JP (1) | JPH07175677A (ja) |
| DE (2) | DE639006T1 (ja) |
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