JPH0756749B2 - 機能選択回路 - Google Patents
機能選択回路Info
- Publication number
- JPH0756749B2 JPH0756749B2 JP1254668A JP25466889A JPH0756749B2 JP H0756749 B2 JPH0756749 B2 JP H0756749B2 JP 1254668 A JP1254668 A JP 1254668A JP 25466889 A JP25466889 A JP 25466889A JP H0756749 B2 JPH0756749 B2 JP H0756749B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- truth table
- input
- signals
- selection circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1075—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for multiport memories each having random access ports and serial ports, e.g. video RAM
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Logic Circuits (AREA)
- Dram (AREA)
- Microcomputers (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は複数の入力信号の信号状態の組み合わせに応じ
た真理値表に示された動作機能を選択する機能選択回路
に関するものであつて、特に多くの動作機能を有するデ
ュアルポートビデオRAM等に使用されるものである。
た真理値表に示された動作機能を選択する機能選択回路
に関するものであつて、特に多くの動作機能を有するデ
ュアルポートビデオRAM等に使用されるものである。
（従来の技術） 画像データの記録及び処理に用いられるデュアルポート
ビデオRAM（以下、DPRAMともいう）のように多くの動作
機能を持ったメモリーにおいては、複数の外部入力信号
状態と動作機能の対応関係を規定する真理値表が標準化
されて無いことが多い。そして標準化しようとしてもか
なりの変更と時間を要する場合がある。この真理値表の
例を第８図（ａ）、（ｂ）に示す。第８図（ａ）、
（ｂ）においてROP、CBR、WT、SWT、RT、SRT、R/W、F
W、LCはある動作機能を示している記号である（CBR＝CA
S Before RAS Refresh,WT＝Write Trantsfer,SWT＝Spil
it Write Transfer,RT＝Read Transfer,SRT＝Split Rea
d Transfer,R/W＝Normal Read/Write,FW＝Flash Wrire,
LC＝Load Color Register）。ここではその内容は関係
ないので、色々な動作機能がありそれが真理値表の各々
の場所に対応しているのだと思えばよい。真理値表のお
のおのは外部信号である▲▼、▲▼、▲
▼、▲▼、DSFの状態によって決まり、▲
▼降下時の▲▼、▲▼、▲▼、DSFの状
態によって16通り存在する。第８図（ａ）、（ｂ）では
動作機能の位置が異なっており、どちらの真理値表を採
用するかよにって回路節設計が違ってくる。従来はこの
ような真理値表および仕様が決まってから回路設計をス
タートし最終的な製品を作っていた。
ビデオRAM（以下、DPRAMともいう）のように多くの動作
機能を持ったメモリーにおいては、複数の外部入力信号
状態と動作機能の対応関係を規定する真理値表が標準化
されて無いことが多い。そして標準化しようとしてもか
なりの変更と時間を要する場合がある。この真理値表の
例を第８図（ａ）、（ｂ）に示す。第８図（ａ）、
（ｂ）においてROP、CBR、WT、SWT、RT、SRT、R/W、F
W、LCはある動作機能を示している記号である（CBR＝CA
S Before RAS Refresh,WT＝Write Trantsfer,SWT＝Spil
it Write Transfer,RT＝Read Transfer,SRT＝Split Rea
d Transfer,R/W＝Normal Read/Write,FW＝Flash Wrire,
LC＝Load Color Register）。ここではその内容は関係
ないので、色々な動作機能がありそれが真理値表の各々
の場所に対応しているのだと思えばよい。真理値表のお
のおのは外部信号である▲▼、▲▼、▲
▼、▲▼、DSFの状態によって決まり、▲
▼降下時の▲▼、▲▼、▲▼、DSFの状
態によって16通り存在する。第８図（ａ）、（ｂ）では
動作機能の位置が異なっており、どちらの真理値表を採
用するかよにって回路節設計が違ってくる。従来はこの
ような真理値表および仕様が決まってから回路設計をス
タートし最終的な製品を作っていた。
（発明が解決しようとする課題） このため、設計中および設計後の真理値表の変更は、回
路自体を変更することになるので困難であり、どちらの
真理値表を最終目標とするのかの判断は重要なものとな
っていた。
路自体を変更することになるので困難であり、どちらの
真理値表を最終目標とするのかの判断は重要なものとな
っていた。
本発明は真理値表や仕様がある程度流動的で不定である
場合にも、回路設計を開始できるとともに、設計終了時
に真理値表の変更が有る場合にも製造工程で対処できる
機能選択回路を提供することを目的とする。
場合にも、回路設計を開始できるとともに、設計終了時
に真理値表の変更が有る場合にも製造工程で対処できる
機能選択回路を提供することを目的とする。
（課題を解決するための手段） 本発明は、複数の入力信号の信号状態の組合せと様々な
動作機能との関係を表す真理値表に基づいて複数の入力
信号の信号状態の組合せに応じた真理値表に示された動
作機能を選択する機能選択回路において、複数の入力信
号の信号状態の組み合せの各々に一対一に対応する複数
の第１の信号を発生する第１の信号発生手段と、複数の
第１の信号を組み合せて論理和を選択的に複数個とり、
この複数個の論理和の各々が真理値表に示された動作機
能を選択起動する信号となる第２の信号を発生する第２
の信号発生手段とを備えたことを特徴とする。
動作機能との関係を表す真理値表に基づいて複数の入力
信号の信号状態の組合せに応じた真理値表に示された動
作機能を選択する機能選択回路において、複数の入力信
号の信号状態の組み合せの各々に一対一に対応する複数
の第１の信号を発生する第１の信号発生手段と、複数の
第１の信号を組み合せて論理和を選択的に複数個とり、
この複数個の論理和の各々が真理値表に示された動作機
能を選択起動する信号となる第２の信号を発生する第２
の信号発生手段とを備えたことを特徴とする。
（作 用） このように構成された本発明の機能選択回路によれば、
複数の入力信号の信号状態の組み合せの各々に一対一に
対応する複数の第１の信号が第１の信号発生手段から発
生される。そして第２の信号発生手段において上記複数
の第１の信号が組み合せられて複数個の論理和が選択的
にとられ、この複数個の論理和の各々が真理値表に示さ
れた動作機能を選択起動する信号となる第２の信号が発
生される。これにより、真理値表や仕様が不定であって
も、回路設計を開始できるとともに設計終了後に真理値
表が変更されても製造工程で対処することができる。
複数の入力信号の信号状態の組み合せの各々に一対一に
対応する複数の第１の信号が第１の信号発生手段から発
生される。そして第２の信号発生手段において上記複数
の第１の信号が組み合せられて複数個の論理和が選択的
にとられ、この複数個の論理和の各々が真理値表に示さ
れた動作機能を選択起動する信号となる第２の信号が発
生される。これにより、真理値表や仕様が不定であって
も、回路設計を開始できるとともに設計終了後に真理値
表が変更されても製造工程で対処することができる。
（実施例） 第１図に本発明による機能選択回路の一実施例を示す。
この実施例の機能選択回路はモードデコーダ２と真理値
表選択回路５とを備えており、DPRAMに用いられる。モ
ードデコーダ２は入力信号▲▼、▲▼、▲
▼、DSFの信号状態（“0"かまたは“1"）に基づい
て、第２図に示すように、真理値表の位置を表す信号MD
0,MD1,……MD15を発生する。これらの信号MDi（ｉ＝0,
……15）は、入力制御信号▲▼の立ち下がり時点
での状態に一対一に対応している。なお、従来は第８図
（ａ）（ｂ）に示すように真理値表の対応位置に動作機
能選択信号を直接対応させていた。
この実施例の機能選択回路はモードデコーダ２と真理値
表選択回路５とを備えており、DPRAMに用いられる。モ
ードデコーダ２は入力信号▲▼、▲▼、▲
▼、DSFの信号状態（“0"かまたは“1"）に基づい
て、第２図に示すように、真理値表の位置を表す信号MD
0,MD1,……MD15を発生する。これらの信号MDi（ｉ＝0,
……15）は、入力制御信号▲▼の立ち下がり時点
での状態に一対一に対応している。なお、従来は第８図
（ａ）（ｂ）に示すように真理値表の対応位置に動作機
能選択信号を直接対応させていた。
真理値表選択回路５は、信号MDi（ｉ＝0,……15）に基
づいて出力制御信号に制御されて動作機能を選択する信
号Func1、Func2、……等を発生する。なお、この真理値
表選択回路５が信号MDi（ｉ＝0,……15）に基づいてど
のように信号Func1、Func2、……を発生するかの一例を
第３図に示す。この第３図の例では、真理値表が２通り
在り、信号Func1は一方では第２図に示す真理値表のMD
1,MD4に対応し、他方ではMD0,MD2,MD5の位置に対応して
いる。従ってこれらの信号のORをその出力Func1として
いて、その入力は、一方または他方のどちらでも信号の
接続変更で選択できるようになっている。又信号Func2
は、一方では真理値表のMD0,MD2に対応して、他方ではM
D1,MD3,MD4,MD6,MD8の位置に対応している。従ってこれ
らの信号のORをその出力Func2としていて、その入力
は、一方または他方のどちらでも信号の接続変更で選択
でるようになっている。なお、信号Func1,Func2などは
信号ENBLが入ってはじめて出力される。
づいて出力制御信号に制御されて動作機能を選択する信
号Func1、Func2、……等を発生する。なお、この真理値
表選択回路５が信号MDi（ｉ＝0,……15）に基づいてど
のように信号Func1、Func2、……を発生するかの一例を
第３図に示す。この第３図の例では、真理値表が２通り
在り、信号Func1は一方では第２図に示す真理値表のMD
1,MD4に対応し、他方ではMD0,MD2,MD5の位置に対応して
いる。従ってこれらの信号のORをその出力Func1として
いて、その入力は、一方または他方のどちらでも信号の
接続変更で選択できるようになっている。又信号Func2
は、一方では真理値表のMD0,MD2に対応して、他方ではM
D1,MD3,MD4,MD6,MD8の位置に対応している。従ってこれ
らの信号のORをその出力Func2としていて、その入力
は、一方または他方のどちらでも信号の接続変更で選択
でるようになっている。なお、信号Func1,Func2などは
信号ENBLが入ってはじめて出力される。
以下それらの回路の具体的な構成例を示す。
モードデコーダ２の制御入力信号の信号レベル変換用バ
ッファ回路を第４図に示す、第４図において、TTLレベ
ルのモード制御信号入力▲▼（または▲▼、
または▲▼、またはDSF）は、レベル変換回路41に
よりCMOSレベルに変換された後、インバータ42〜44によ
って相補助的な内部信号C,（またはD,またはW,、
またはDS,▲▼）となる。
ッファ回路を第４図に示す、第４図において、TTLレベ
ルのモード制御信号入力▲▼（または▲▼、
または▲▼、またはDSF）は、レベル変換回路41に
よりCMOSレベルに変換された後、インバータ42〜44によ
って相補助的な内部信号C,（またはD,またはW,、
またはDS,▲▼）となる。
次にこの制御入力信号の信号レベル変換用バッファ回路
とともにモードデコーダ２を構成する回路を第５図に示
す。モードデコーダ２は信号MD0,MD1……を発生する
が、たとえば第５図に示すような回路が上記内部信号
（Ｃ又は）、（Ｄ又は）、（Ｗ又は）、（DS又は
▲▼）のレベルの組み合せによって16組設けられて
いる。即ち、Ｃ（又は）、Ｄ（又は）、Ｗ（又は
）、DS（又は▲▼）信号はNANDゲート51に入力
し、このNANDゲート51の出力はNANDゲート52の一方の入
力となる。また、ラッチ信号LTCはインバータ53に入力
し、このインバータ53の出力はNANDゲート52の他方の入
力となる。このNANDゲート52の出力はCMOSインバータ54
の入力となり、このインバータ54の接地端側にはＮチャ
ンネルのMOSトランジスタ55,56が並列に挿入されてお
り、その一方のMOSトランジスタ55のゲートにインバー
タ53の出力が入力している。CMOSインバータ54の出力は
インバータ57に入力し、このインバータ57の出力、MD
0、MD1、……、MD15はMOSトランジスタ56のゲートに入
力している。さらに、電源VDDとCMOSインバータ54の出
力端との間にＰチャンネルMOSトランジスタ58,59が直列
に挿入されており、その各ゲートにインバータ57,53の
出力がそれぞれ入力している。
とともにモードデコーダ２を構成する回路を第５図に示
す。モードデコーダ２は信号MD0,MD1……を発生する
が、たとえば第５図に示すような回路が上記内部信号
（Ｃ又は）、（Ｄ又は）、（Ｗ又は）、（DS又は
▲▼）のレベルの組み合せによって16組設けられて
いる。即ち、Ｃ（又は）、Ｄ（又は）、Ｗ（又は
）、DS（又は▲▼）信号はNANDゲート51に入力
し、このNANDゲート51の出力はNANDゲート52の一方の入
力となる。また、ラッチ信号LTCはインバータ53に入力
し、このインバータ53の出力はNANDゲート52の他方の入
力となる。このNANDゲート52の出力はCMOSインバータ54
の入力となり、このインバータ54の接地端側にはＮチャ
ンネルのMOSトランジスタ55,56が並列に挿入されてお
り、その一方のMOSトランジスタ55のゲートにインバー
タ53の出力が入力している。CMOSインバータ54の出力は
インバータ57に入力し、このインバータ57の出力、MD
0、MD1、……、MD15はMOSトランジスタ56のゲートに入
力している。さらに、電源VDDとCMOSインバータ54の出
力端との間にＰチャンネルMOSトランジスタ58,59が直列
に挿入されており、その各ゲートにインバータ57,53の
出力がそれぞれ入力している。
上記第５図に示す回路において、ラッチ信号LTCは▲
▼の立ち下げによって“1"レベルになるものであ
る。いま、信号LTCが“0"レベルのとき、インバータ53
の出力“1"レベルによってMOSトランジスタ55はオン、M
OSトランジスタ59はオフになっている。このとき、出力
MD0,MD1…は４つの入力信号のレベルの組み合せによっ
て定まっている。信号LTCが“1"になると、その時点で
のMD0,MD1…出力がラッチされ、信号LTCが“1"である限
りこれらの出力は変化しない。即ち、たとえばMD0出力
が“0"のときに信号LTCが“1"になると、インバータ53
の出力“0"によってトランジスタ59がオン、トランジス
タ55がオフになり、MD0出力“0"によってトランジスタ5
8がオン、トランジスタ56がオフになっているので、イ
ンバータ57の入力端電位はオン状態のトランジスタ58、
59によってプルアップされた状態にラッチされる。上記
とは逆に、MD0出力が“1"のときにLTC信号が“1"になる
と、インバータ53の出力“0"によってトランジスタ59が
オン、トランジスタ55がオフになるが、MD0出力によっ
てトランジスタ56がオン、トランジスタ58がオフになる
ので、インバータ57の入力端電位はCMOSインバータ54の
Ｎチャンネルトランジスタ（オン状態）およびオン状態
のトランジスタ56によってプルダウンされた状態にラッ
チされる。
▼の立ち下げによって“1"レベルになるものであ
る。いま、信号LTCが“0"レベルのとき、インバータ53
の出力“1"レベルによってMOSトランジスタ55はオン、M
OSトランジスタ59はオフになっている。このとき、出力
MD0,MD1…は４つの入力信号のレベルの組み合せによっ
て定まっている。信号LTCが“1"になると、その時点で
のMD0,MD1…出力がラッチされ、信号LTCが“1"である限
りこれらの出力は変化しない。即ち、たとえばMD0出力
が“0"のときに信号LTCが“1"になると、インバータ53
の出力“0"によってトランジスタ59がオン、トランジス
タ55がオフになり、MD0出力“0"によってトランジスタ5
8がオン、トランジスタ56がオフになっているので、イ
ンバータ57の入力端電位はオン状態のトランジスタ58、
59によってプルアップされた状態にラッチされる。上記
とは逆に、MD0出力が“1"のときにLTC信号が“1"になる
と、インバータ53の出力“0"によってトランジスタ59が
オン、トランジスタ55がオフになるが、MD0出力によっ
てトランジスタ56がオン、トランジスタ58がオフになる
ので、インバータ57の入力端電位はCMOSインバータ54の
Ｎチャンネルトランジスタ（オン状態）およびオン状態
のトランジスタ56によってプルダウンされた状態にラッ
チされる。
したがって、▲▼の立ち下げ時における▲
▼、▲▼、▲▼、DSFのレベルの組み合せ（最
大16個）に対応してMD0,MD1、……MD15のレベルが定ま
ることになる。第５図の回路の真理値表は第２図に示す
ものとなる。
▼、▲▼、▲▼、DSFのレベルの組み合せ（最
大16個）に対応してMD0,MD1、……MD15のレベルが定ま
ることになる。第５図の回路の真理値表は第２図に示す
ものとなる。
上記出力MD0,MD1、……MD15と実際の動作モードとの対
応関係は、集積回路の仕様によって定められる。本実施
例においては出力MD0,MD1、……MD15を自由に組み合せ
てこの対応関係が作れるようになっているわけである
が、これを行うのが真理値表選択回路５であり第６図及
び第７図にその具体例を示す。
応関係は、集積回路の仕様によって定められる。本実施
例においては出力MD0,MD1、……MD15を自由に組み合せ
てこの対応関係が作れるようになっているわけである
が、これを行うのが真理値表選択回路５であり第６図及
び第７図にその具体例を示す。
第６図と第７図の違いは第６図ではMD0、…などの状態
に従って出力が変化するが、第７図では内部制御信号EN
BLが“1"のときのみ第６図と同様の動作をし、ENBLが
“0"のときは出力状態がMD0、…などの状態によらず
“0"となることである。すなわち、第６図の回路では出
力信号Funcの真理値表の可能性のある位置の数だけの入
力を持ったNORゲート61がありその出力がインバータ62
の入力になっている。インバータ62の出力がある動作モ
ードを起動する信号Funcとなる。なお第６図では、NOR
ゲート61の入力はMDi、MDj、…としてあり、Truth Tabl
eの位置の数に対して入力ノードの数が多い場合は余分
な入力ノードには接地電位であるVSSを接続する。
に従って出力が変化するが、第７図では内部制御信号EN
BLが“1"のときのみ第６図と同様の動作をし、ENBLが
“0"のときは出力状態がMD0、…などの状態によらず
“0"となることである。すなわち、第６図の回路では出
力信号Funcの真理値表の可能性のある位置の数だけの入
力を持ったNORゲート61がありその出力がインバータ62
の入力になっている。インバータ62の出力がある動作モ
ードを起動する信号Funcとなる。なお第６図では、NOR
ゲート61の入力はMDi、MDj、…としてあり、Truth Tabl
eの位置の数に対して入力ノードの数が多い場合は余分
な入力ノードには接地電位であるVSSを接続する。
第７図の回路では、ENBL信号が立ち上がる前にはいずれ
の動作モードも入らないようにするため、ENBL信号が
“1"になって始めて回路が働くようになっている。すな
わち、真理値表の位置を示す信号MDk、MDl、MDm、…はN
ORゲート73に入力しており、このNORゲート73の接地端
側にはスイッチ用のＮチャンネルトランジスタ74が挿入
されており、NORゲート73の出力端にインバータ76が接
続されると共にプルアップ用のＰチャンネルトランジス
タ75が接続されている。そして、トランジスタ74,75の
各ゲートにENBL信号が与えられている。従って、ENBL信
号が“0"のときはトランジスタ74がオフ、トランジスタ
75がオンになっており、インバータ76の入力端電位は
“1"となり、その出力Funcは“0"である。
の動作モードも入らないようにするため、ENBL信号が
“1"になって始めて回路が働くようになっている。すな
わち、真理値表の位置を示す信号MDk、MDl、MDm、…はN
ORゲート73に入力しており、このNORゲート73の接地端
側にはスイッチ用のＮチャンネルトランジスタ74が挿入
されており、NORゲート73の出力端にインバータ76が接
続されると共にプルアップ用のＰチャンネルトランジス
タ75が接続されている。そして、トランジスタ74,75の
各ゲートにENBL信号が与えられている。従って、ENBL信
号が“0"のときはトランジスタ74がオフ、トランジスタ
75がオンになっており、インバータ76の入力端電位は
“1"となり、その出力Funcは“0"である。
ENBL信号が“1"になると、トランジスタ74がオン、トラ
ンジスタ75がオフになっており、NORゲート73の出力が
インバータ76により反転され、入力信号MDk、MDl、MD
m、…の論理和出力Funcが得られる。なお第７図では、N
ORゲート73の入力はMDk、MDl、…としてあり、真理値表
の位置の数に対して入力ノードの数が多い場合は余分な
入力ノードには接地電位であるVSSを接続する。
ンジスタ75がオフになっており、NORゲート73の出力が
インバータ76により反転され、入力信号MDk、MDl、MD
m、…の論理和出力Funcが得られる。なお第７図では、N
ORゲート73の入力はMDk、MDl、…としてあり、真理値表
の位置の数に対して入力ノードの数が多い場合は余分な
入力ノードには接地電位であるVSSを接続する。
以上述べたように本実施例によれば、真理値表の位置を
示す信号MD0、MD1、…、MD15をまず作り、これらの信号
の論理和を真理値表に合せて第６図または第７図のよう
な回路で動作機能選択信号を生成する。このため、第６
図のNORゲート61または第７図のNORゲート73の入力を適
当に選択することによって、どのような真理値表の仕様
にも容易に対応できる。この入力の変更は、たとえばIC
製造工程の最終段階のメタライゼイョンなどで対応でき
る。
示す信号MD0、MD1、…、MD15をまず作り、これらの信号
の論理和を真理値表に合せて第６図または第７図のよう
な回路で動作機能選択信号を生成する。このため、第６
図のNORゲート61または第７図のNORゲート73の入力を適
当に選択することによって、どのような真理値表の仕様
にも容易に対応できる。この入力の変更は、たとえばIC
製造工程の最終段階のメタライゼイョンなどで対応でき
る。
本発明によれば、真理値表や仕様が不定である場合であ
っても、回路設計を開始できるとともに設計終了後に真
理値表の変更がある場合にも製造工程で対処できる。
っても、回路設計を開始できるとともに設計終了後に真
理値表の変更がある場合にも製造工程で対処できる。
第１図は本発明の機能選択回路の一実施例を示すブロッ
ク図、第２図は真理値表の位置を示す信号MD0、…MD15
を表す図表、第３図は第１図に示す実施例の真理値選択
回路の一例を示すブロック図、第４図は第１図に示す実
施例のモードデコーダの一構成要素である入力レベル変
換回路を示す回路図、第５図はモードデコーダの他の構
成要素を示す回路図、第６図及び第７図は真理値表選択
回路の具体的な回路図、第８図は真理値表の例を示す図
表である。 ２……モードデコーダ、５……真理値表選択回路、▲
▼，▲▼，▲▼,DSF……入力信号、MD0,
…,MD15……真理値表の位置を表す信号、Funci（ｉ＝1,
…）…動作機能を選択する信号。
ク図、第２図は真理値表の位置を示す信号MD0、…MD15
を表す図表、第３図は第１図に示す実施例の真理値選択
回路の一例を示すブロック図、第４図は第１図に示す実
施例のモードデコーダの一構成要素である入力レベル変
換回路を示す回路図、第５図はモードデコーダの他の構
成要素を示す回路図、第６図及び第７図は真理値表選択
回路の具体的な回路図、第８図は真理値表の例を示す図
表である。 ２……モードデコーダ、５……真理値表選択回路、▲
▼，▲▼，▲▼,DSF……入力信号、MD0,
…,MD15……真理値表の位置を表す信号、Funci（ｉ＝1,
…）…動作機能を選択する信号。
Claims (3)
- 【請求項１】複数の入力信号の信号状態の組合せと様々
な動作機能との関係を表す真理値表に基づいて前記複数
の入力信号の信号状態の組合せに応じた前記真理値表に
示された動作機能を選択する機能選択回路において、 前記複数の入力信号の信号状態の組み合せの各々に一対
一に対応する複数の第１の信号を発生する第１の信号発
生手段と、 前記複数の第１の信号を組み合せて論理和を選択的に複
数個とり、この複数個の論理和の各々が前記真理値表に
示された動作機能を選択起動する信号となる第２の信号
を発生する第２の信号発生手段を備えたことを特徴とす
る機能選択回路。 - 【請求項２】前記第１の信号発生手段は入力信号の所定
時期の信号状態をラッチし、このラッチされた信号状態
の組み合せに対応する第１の信号を発生することを特徴
とする請求項１記載の機能選択回路。 - 【請求項３】前記第２の信号発生手段は前記第１の信号
の一定期間の状態の論理和を出力し、その他の期間では
出力が非活性となることを特徴とする請求項１記載の機
能選択回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1254668A JPH0756749B2 (ja) | 1989-09-29 | 1989-09-29 | 機能選択回路 |
| US07/588,809 US5084635A (en) | 1989-09-29 | 1990-09-27 | Function selector circuit |
| EP90118680A EP0420268B1 (en) | 1989-09-29 | 1990-09-28 | Function selector circuit |
| DE69024576T DE69024576T2 (de) | 1989-09-29 | 1990-09-28 | Betriebsartenwählerschaltung |
| KR1019900015710A KR940009284B1 (ko) | 1989-09-29 | 1990-09-29 | 기능선택회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1254668A JPH0756749B2 (ja) | 1989-09-29 | 1989-09-29 | 機能選択回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03117213A JPH03117213A (ja) | 1991-05-20 |
| JPH0756749B2 true JPH0756749B2 (ja) | 1995-06-14 |
Family
ID=17268205
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1254668A Expired - Lifetime JPH0756749B2 (ja) | 1989-09-29 | 1989-09-29 | 機能選択回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5084635A (ja) |
| EP (1) | EP0420268B1 (ja) |
| JP (1) | JPH0756749B2 (ja) |
| KR (1) | KR940009284B1 (ja) |
| DE (1) | DE69024576T2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5412260A (en) * | 1991-05-03 | 1995-05-02 | Lattice Semiconductor Corporation | Multiplexed control pins for in-system programming and boundary scan state machines in a high density programmable logic device |
| JP3344494B2 (ja) * | 1993-03-23 | 2002-11-11 | インターナショナル・ビジネス・マシーンズ・コーポレーション | ページモードを有するシングルクロックメモリ |
| US5477166A (en) * | 1993-04-22 | 1995-12-19 | Benchmarq Microelectronics | Programmable output device with integrated circuit |
| US6515505B1 (en) * | 1995-12-26 | 2003-02-04 | Cypress Semiconductor Corp. | Functionality change by bond optioning decoding |
| US6496033B2 (en) | 1998-06-08 | 2002-12-17 | Cypress Semiconductor Corp. | Universal logic chip |
| JP3725715B2 (ja) | 1998-11-27 | 2005-12-14 | 株式会社東芝 | クロック同期システム |
| US6836882B2 (en) * | 2000-03-02 | 2004-12-28 | Texas Instruments Incorporated | Pipeline flattener for simplifying event detection during data processor debug operations |
| KR100408919B1 (ko) * | 2001-06-25 | 2003-12-11 | 바이오네스트 주식회사 | 에피나스틴 염산염의 중간체인 2,6-모르판트리돈의 새로운제조방법 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4646269A (en) * | 1984-09-18 | 1987-02-24 | Monolithic Memories, Inc. | Multiple programmable initialize words in a programmable read only memory |
| JPS61110396A (ja) * | 1984-11-05 | 1986-05-28 | Fujitsu Ltd | 半導体記憶装置 |
| JPS61221938A (ja) * | 1985-03-28 | 1986-10-02 | Toshiba Corp | シ−ケンス回路 |
| JP2546228B2 (ja) * | 1985-12-20 | 1996-10-23 | 株式会社日立製作所 | 選択回路 |
| JPS62283488A (ja) * | 1985-12-27 | 1987-12-09 | Nec Corp | デコ−ダ回路 |
| US4721868A (en) * | 1986-09-23 | 1988-01-26 | Advanced Micro Devices, Inc. | IC input circuitry programmable for realizing multiple functions from a single input |
| JP2587229B2 (ja) * | 1987-03-11 | 1997-03-05 | 日本テキサス・インスツルメンツ株式会社 | アービタ回路 |
| US4970692A (en) * | 1987-09-01 | 1990-11-13 | Waferscale Integration, Inc. | Circuit for controlling a flash EEPROM having three distinct modes of operation by allowing multiple functionality of a single pin |
| DE3785762T2 (de) * | 1987-09-04 | 1994-01-05 | Omron Tateisi Electronics Co | Mehrwertige Ale. |
| US4942319A (en) * | 1989-01-19 | 1990-07-17 | National Semiconductor Corp. | Multiple page programmable logic architecture |
-
1989
- 1989-09-29 JP JP1254668A patent/JPH0756749B2/ja not_active Expired - Lifetime
-
1990
- 1990-09-27 US US07/588,809 patent/US5084635A/en not_active Expired - Lifetime
- 1990-09-28 EP EP90118680A patent/EP0420268B1/en not_active Expired - Lifetime
- 1990-09-28 DE DE69024576T patent/DE69024576T2/de not_active Expired - Fee Related
- 1990-09-29 KR KR1019900015710A patent/KR940009284B1/ko not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR910006986A (ko) | 1991-04-30 |
| EP0420268B1 (en) | 1996-01-03 |
| EP0420268A2 (en) | 1991-04-03 |
| DE69024576T2 (de) | 1996-06-27 |
| EP0420268A3 (ja) | 1994-02-23 |
| US5084635A (en) | 1992-01-28 |
| KR940009284B1 (ko) | 1994-10-06 |
| DE69024576D1 (de) | 1996-02-15 |
| JPH03117213A (ja) | 1991-05-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5497114A (en) | Flip-flop circuit | |
| US5224065A (en) | Arithmetic operation unit having bit inversion function | |
| US5227674A (en) | Semiconductor integrated circuit device | |
| JPH0917185A (ja) | ノイズを遮断するアドレスバッファー | |
| KR940009284B1 (ko) | 기능선택회로 | |
| JPH0691426B2 (ja) | 論理回路装置 | |
| US5546035A (en) | Latch circuit having a logical operation function | |
| JPH10512084A (ja) | インターリーブド及び順次カウンタ | |
| US5781052A (en) | Static latches with one-phase control signal | |
| US5748541A (en) | Latch circuit operating in synchronization with clock signals | |
| JP3513158B2 (ja) | 半導体集積回路装置 | |
| JP3012276B2 (ja) | 出力回路 | |
| EP0352745A2 (en) | Microprocessor | |
| KR100348306B1 (ko) | 레벨쉬프터 | |
| JP4384792B2 (ja) | 入出力回路 | |
| JPH047618A (ja) | 信号伝送回路 | |
| US5513141A (en) | Single port register | |
| US20060097751A1 (en) | Programmable logic array latch | |
| JPS6160008A (ja) | フリツプフロツプ回路 | |
| JP2599396B2 (ja) | 排他的論理回路 | |
| JP2790858B2 (ja) | シリアルアクセスメモリ | |
| JP3029348B2 (ja) | 半導体集積回路 | |
| JPH07135449A (ja) | フリップフロップ回路 | |
| JPS63122314A (ja) | 出力バツフア回路 | |
| KR0179949B1 (ko) | 키매트릭스 회로 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090614 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090614 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100614 Year of fee payment: 15 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100614 Year of fee payment: 15 |