JPH07176138A - 高周波数動作用パイプラインデコーダ - Google Patents

高周波数動作用パイプラインデコーダ

Info

Publication number
JPH07176138A
JPH07176138A JP6254716A JP25471694A JPH07176138A JP H07176138 A JPH07176138 A JP H07176138A JP 6254716 A JP6254716 A JP 6254716A JP 25471694 A JP25471694 A JP 25471694A JP H07176138 A JPH07176138 A JP H07176138A
Authority
JP
Japan
Prior art keywords
clock signal
vco
flip
bits
output
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP6254716A
Other languages
English (en)
Inventor
David Moloney
デビッド・モロニー
Paolo Gadducci
パオロ・ガドゥッチ
Giorgio Betti
ジョルジョ・ベッティ
Roberto Alini
ロベルト・アリーニ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
STMicroelectronics SRL
Original Assignee
STMicroelectronics SRL
SGS Thomson Microelectronics SRL
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by STMicroelectronics SRL, SGS Thomson Microelectronics SRL filed Critical STMicroelectronics SRL
Publication of JPH07176138A publication Critical patent/JPH07176138A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M5/00—Conversion of the form of the representation of individual digits
    • H03M5/02—Conversion to or from representation by pulses
    • H03M5/04—Conversion to or from representation by pulses the pulses having two levels
    • H03M5/14—Code representation, e.g. transition, for a given bit cell depending on the information in one or more adjacent bit cells, e.g. delay modulation code, double density code
    • H03M5/145—Conversion to or from block codes or representations thereof
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
    • G11B20/10—Digital recording or reproducing
    • G11B20/14—Digital recording or reproducing using self-clocking codes
    • G11B20/1403—Digital recording or reproducing using self-clocking codes characterised by the use of two levels
    • G11B20/1423—Code representation depending on subsequent bits, e.g. delay modulation, double density code, Miller code
    • G11B20/1426—Code representation depending on subsequent bits, e.g. delay modulation, double density code, Miller code conversion to or from block codes or representations thereof

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Signal Processing (AREA)
  • Compression, Expansion, Code Conversion, And Decoders (AREA)
  • Signal Processing For Digital Recording And Reproducing (AREA)
  • Compression Or Coding Systems Of Tv Signals (AREA)
  • Dc Digital Transmission (AREA)

Abstract

(57)【要約】 【目的】 従来のデコーダでは、シグナルの伝達遅れに
よるエラー等を発生するという欠点がある。本発明はこ
の欠点を解消したデコーダを提供することも目的とす
る。 【構成】 最終的に第２の組合せ論理ネットワーク（Ｒ
Ｃ２）で処理されるビットを一時的にシフトレジスタ
（Ｑ１〜７）に記憶し、その間に第１の論理ネットワー
ク（ＲＣ１）でｎビットが処理される時機を予測して、
前記第２の組合せ論理ネットワークでシグナルの合成を
行なう。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、一般に、シリアルデー
タトランスファチャンネル、例えば周辺機器からＣＰＵ
へそしてその逆のトランスファチャンネル用データに関
する。本発明は、例えばハードディスクシステムのよう
なマスメモリシステムの読出／書込チャンネル用として
特に有用である。
【０００２】
【従来技術及びその問題点】例えばハードディスク、フ
ロッピーディスク、ＣＤ、テープストリーマ等のような
マスメモリサポートにおいて、デジタルデータは、２個
の連続する「１」の間に存在する「０」の数に比例する
長さのセグメントにより、互いに磁気トラックにそって
離間するサポート上に物理的に記録された「１」のみに
より記憶される。回転し又は巻いているサポートの動的
特性を考慮すると、任意の２個の連続する「１」がサポ
ート上に互いに物理的に近接して記録されていると、２
個の記録された「ピーク」の間のインターフェイスがピ
ックアップを読み出す識別能力の実際的限界に起因して
読出の間に未決定及びエラーをを生ずることがあるた
め、隣接する「１」の間が最小距離となる。更に、これ
らのマス記憶システムの他の特殊性は、書込／読出チャ
ンネル回路で使用されるサンプリングクロックシグナル
はシステムのクロック（例えば周波数分割）では誘導で
きず、必然的にその速度がしばしば変わるシリアルデー
タストリームから直接誘導される同期クロックシグナル
でなければならないことである。例えばハードディスク
では、外側の環状トラックに記録されたデータは内側の
環状トラックに書き込まれかつ読み出されるデータより
高速で書き込まれかつ読み出される。
【０００３】一般にこの及び他の多くの用途において、
データのシリアルストリームと同期的な可変周波数クロ
ックシグナルは、例えば電圧制御発振器（ＶＣＯ）と協
動する共通フェーズロック回路（ＴＬＬ）を使用するこ
とにより、デジタルデータの連続を表示するコード化さ
れたパルスストリームのトランジションの連続を検出す
ることにより発生する。
【０００４】可変周波数同期時間ベースシグナル（例え
ば同期ベースクロックシグナル）を発生させる必要があ
る場合、トランジションが先行するトランジションから
過度に長い時間の後に起こるとパルスストリームにロッ
クされた自己発生クロック周波数の同期化が失われ、こ
れによりこの場合にも正確なサンプリング時の未決定が
生じ従って読出の間のエラーが発生するため、任意の２
個の連続記録された「１」の間の最大「距離」に対する
実際的な制限もある。
【０００５】これらの「動的」な制限は、コード化され
た２進法シリアルデータストリームの任意の連続する
「１」の間に「０」の最小数と「０」の最大数を確立で
きる伝達されているデータの特殊なコード化を実行する
ことにより一般的には解決される。例えば数字２及び７
がそれぞれ任意の２個の「１」間の「０」の最小数
（２）及び最大数（７）を表示する所謂ラン・レングス
・リミテッド・システムＲＬＬ（２，７）であるこのタ
イプのいくつかのコード化が既知である。このＲＬＬ
（１，７）システムでは、２個の数字は、コード化され
たシリアルデータストリームの任意の連続する「１」の
間に存在する「０」の最小数（この場合は１）及び
「０」の最大数（この場合は７）を示している。
【０００６】勿論、例えば回転するマスメモリサポート
から及び該サポートへ、又は類似の動的動作特性を有す
る異なったタイプの周辺機器から及び該機器へのシリア
ルデータストリームの特殊なコードシステムの採用は、
デジタルデータのシリアルストリームの特殊なコード及
びデコード回路の使用を示唆する。これらの及び他のコ
ード／デコードシステムの共通の特殊性は、コード化さ
れたシリアルデータの層数Ｙが、所謂ＮＲＺタイプ（No
n-Return-to-Zeroの頭時語) のデコードされたシリアル
データのビット数Ｘと対応するという事実からみて（Ｙ
＝Ｘ＋ｚ、ｚ≧１）、入力シリアルデータストリームの
「周波数」と出力シリアルデータストリームの「周波
数」は異なっているということである。
【０００７】例えばデータシグナルのデコードされたＮ
ＲＺの２ビットはコード化されたデータシグナルの３ビ
ットに対応する。この事実は、読出フェーズの間に、あ
る時間ベース周波数（クロック）ＶＣＯは例えばＰＬＬ
回路によりコード化されたシグナルのトランジションの
連続から取り出されなければならないことを示唆してい
る。入ってくるコード化データのシリアルストリームと
同期化する誘導されたＶＣＯシグナルはコード化された
シグナルが供給されるシフトレジスタをコントロールす
るためのクロックシグナルとして使用される。例えばコ
ード化されたシリアルデータの及びデコードされたシリ
アルデータのビットの等価数の間の比が３：２（1.5 ）
に等しいとすると、コード化された入力シグナルのトラ
ンジションから誘導されるベースクロックシグナルＶＣ
Ｏから、デコードされた出力シグナルをサンプリングす
るために使用される第１の部分周波数クロックシグナル
ＶＣＯ／1.5 及びデコーダのデコード回路により行なわ
れるタイミング及び同期化機能で使用される第２の部分
周波数クロックシグナルＶＣＯ／３が生ずる。例えばＲ
ＬＬ（１，７）コードの場合のそれぞれのコード化及び
デコード化がそれぞれ表１及び表２に示されている。
【０００８】
【表１】
【０００９】
【表２】
【００１０】デコーダの共通構造が図１に示され、その
時間ダイアグラムが図２に示されている。コード化され
たデータ〔ＳＹＮＤＡＴＡ（上線付）〕のシリアルスト
リームを受け取るシフトレジスタＳＲは、取り出された
ベースクロックシグナルＶＣＯと同期化し、かつ例えば
図示の場合には７ビットであるデコーダにより取り扱わ
れるビット数より大きい数のフリップフロップ（ＦＦ
ｎ）を有している。シフトレジスタＳＲのＱ０及びＱ１
タップに対応する過剰のフリップフロップは、当業者に
は周知のように、他のアクセサリ機能のために使用され
る。
【００１１】第１の組合せ論理ブロックＲＣ１は、デコ
ーダにより取り扱われる７ビットに対応するタップであ
る７個のフリップフロップ〈Ｑ２〜８〉のＱ出力を処理
し、第１の部分クロック周波数ＶＣＯ／1.5 でサンプリ
ングされる第１のタイミングフリップフロップＡに供給
される第１の値ＮＤ０を生成する。フリップフロップＡ
のＱ出力は第２の組合せ論理ブロックＲＣ２に供給さ
れ、第２の部分周波数クロックシグナルＶＣＯ／３及び
デコーダにより取り扱われる全ビット数の一部のビット
数（シフトレジスタＳＲのそれぞれのフリップフロップ
のタップＱ５、Ｑ６及びＱ７に存在するビット）と合計
される。
【００１２】第２の部分周波数クロックシグナルＶＣＯ
／３は第２の組合せ論理ブロックＲＣ２に供給されて該
ブロックの論理機能を修正し、これによりその出力が、
第１の組合せブロックＲＣ１により生成しかつ第１のフ
リップフロップＡにより時機調節された値ＮＱ０と対応
するＱ５、Ｑ６及びＱ７ビットを処理することによりＲ
Ｃ２で生成する値を交互に取るようにする。実際にはＲ
Ｃ２はマルチプレクサを「含み」、これは出力クロック
シグナルＶＣＯ／1.5 の部分周波数でサンプリングされ
る２個のデコードビットの形態のデコード情報を含むシ
グナルＮＤ１を出力段へ運ぶために必要であり、シリア
ル出力ＮＲＺデータストリームを生成する。
【００１３】従って第２の組合せ論理ネットワークＲＣ
２は、これも第１のフリップフロップＡと同じように部
分クロック周波数ＶＣＯ／1.5 でコントロールされる第
２の出力サンプリングフリップフロップＢに供給される
同期化出力値ＮＤ１を生成する。第２のフリップフロッ
プＢの出力シグナルは、入力コード化シリアルデータス
トリームの「周波数」とは異なった（その一部）「周波
数」を有するデコードＮＲＺストリームを表す。一般に
デコーディングに必要な論理機能（図中ではそれぞれの
デコードブロックとして特定している）は生成する物の
合計として定義され、それらは第１のＡＮＤレベル及び
それに続くＯＲレベルの２レベルの論理として実行され
る。実際の態様では、それらがＣＭＯＳ技術でより顕著
に効果的であるため、２レベルのＮＡＮＤゲートを使用
することが可能である。勿論、２レベルを超えるレベル
の論理回路を異なったデコーディングを実行するため
に、又はそれが過度に大きくなるときは単一論理ゲート
の入力の数を減少させるために使用できる。
【００１４】２個のデコード組合せ論理ネットワークＲ
Ｃ１及びＲＣ２は両者とも２レベルのＮＡＮＤゲートア
レイにより実行でき、かつ集積回路の製造技術に応じ
て、それらは正確に数量的な伝達遅れを有する。このよ
うな伝達遅れはデコーダの動作の周波数の最大制限を決
定する。図２で視覚化されたタイミングダイアグラムの
例を考慮すると、回路の動作制限は、デコード組合せ論
理ネットワークの伝達遅れの２倍に対応する最大「時
間」として与えられる。
【００１５】回路のこの固有の速度制限は、２個の組合
せ論理ネットワークＲＣ１及びＲＣ２のそれぞれが交互
に、取り出された同期化クロックシグナルＶＣＯの半サ
イクル内にその機能（明らかにネットワークの伝達遅れ
とともに）を完了しなければならないという事実から誘
導される。この制限は図２に示した回路のタイミングダ
イアグラム上に位置する矢印及び記入により示されてい
る。デコード組合せ論理ネットワークを実現するために
使用される製造技術により課される最大動作周波数のこ
の制限機構は、使用する特別のコードにかかわらず、問
題となるタイプのデコーダに固有のものである。
【００１６】
【発明の目的】本発明の目的は、使用する特別の製造技
術により課され、かつデコード用に使用される組合せ論
理回路を通る伝達遅れにより本質的に決定されるデコー
ダの動作の最大周波数の制限を解決する手法を提供する
ことである。実際には見出された解決法は、使用された
同じ製造技術用のデコーダの最大動作周波数を２倍にす
ることを許容する。
【００１７】
【発明の構成】この重要な結果は「パイプライン」とし
て定義される構造により達成され、ここで特定の複数の
回路ブロックが同時に全回路機能の一部分ごとを行な
い、次いで異なったブロックにより生ずる部分的な結果
（シグナル）が「合計」されてデコード機能の全結果が
出る。実際には、第１の組合せ論理デコードブロックの
機能は数ステップで行なわれ、部分ごとの結果が複数の
レジスタに記憶され、マルチプレクサを通して第２の同
期組合せ論理ネットワークに交互に供給される。基本的
に、デコーダの構造は、取り出されたベースクロックシ
グナル（シフトレジスタＳＲに供給されるコード化シリ
アルストリームと同期している）の全サイクルのインタ
ーバル内に、組合せ論理ネットワーク（ＲＣ１及びＲＣ
２）が常にそれらのデコード機能が実行され完結するよ
うにシグナルを再同期化しかつ再合成するよう着想され
ている。
【００１８】実際にはこれは、シフトレジスタ中に記憶
されるビットの第２の組合せ論理デコードネットワーク
による処理に２ベースサイクル（ブロック）先立って第
１の組合せ論理デコードネットワークにより処理される
入力シフトレジスタ中に遠くされるビットを有し、続い
て第２の組合せ論理ネットワークにより処理されるこれ
らのビットを一時的に記憶し、最終的に第２の組合せ論
理ネットワークで合成される値の必要な一貫性を維持す
ることにより得られる。
【００１９】第１の組合せ論理ネットワークにより生成
する値は、第１にベースクロックシグナルＶＣＯの周波
数でサンプリングされ、ベースクロックシグナルＶＣＯ
の半サイクルだけ互いにフェーズのずれた２個のシグナ
ルを生成する。このようにして得られたシグナル対はマ
ルチプレクサのそれぞれの入力に供給される。マルチプ
レクサは、同期ベースクロックシグナルＶＣＯの周波数
の一部である周波数を有する第１の部分周波数クロック
シグナルの周波数の一部である周波数をむうする第２の
クロックシグナルの関数として選択を行なう。該第１の
部分クロックシグナルは、入ってくるコード化シリアル
ストリームのビット及び出力デコードシリアルストリー
ムの対応する数の間の比と完全に一致する同期ベースク
ロックシグナルとの周波数比を有している。デコーダの
基本コード化の第１の同期フリップフロップの入力に、
互いの間にＶＣＯクロック周波数の半サイクルだけフェ
ーズのずれがある２個のシグナルの一方及び他方が交互
に供給される。
【００２０】これにより予備デコードＮＤ０シグナルの
第１の同期フリップフロップにおける利用が確保され
（多重使用シグナルＮＤ０′及びＮＤ０″の一方又は他
方の選択により）、出力シリアルストリームのサンプリ
ングシグナルの対応する上昇フロントの前に同期ＶＣＯ
クロックシグナルの完全なサイクルが得られる。従って
第２の組合せ論理デコードネットワークの入力に、一次
的に記憶されたビット及び第２の部分周波数クロック周
波数と一貫するように組合された予備デコード及び同期
シグナルが伝達され、これによりその出力値がデコーダ
によりデコードシリアルシグナル出力の第２のサンプリ
ングフリップフロップに伝達される第２の組合せ論理ネ
ットワーク中でシグナルの正確な合成が行なわれる。
【００２１】添付図面を参照しながら行う引き続く本発
明の重要な態様の説明により本発明は更に良好に理解さ
れるであろう。図１及び２は上述した通り、それぞれ従
来技術に従って形成したデコーダのブロックダイアグラ
ム及びタイミングダイアグラムである。図３は、本発明
により形成したデコーダのブロックダイアグラムであ
る。図４は、本発明の代替態様によるデコーダのブロッ
クダイアグラムである。図５は、図４のデコーダのタイ
ミングダイアグラムである。
【００２２】図３、４及び５で述べたデコーダはハード
ディスク、読出／書込チャンネルで広く使用されるＲＬ
Ｌ（１，７）コード化に関するもので、図１及び２の従
来技術と容易に比較できる。しかし本発明の対象である
「パイプライン」デコーダは、入力コード化シリアルシ
グナル（上述した通りその周波数はある範囲内で変化す
る）のトランジションと同期するベースクロックシグナ
ルから誘導される部分周波数クロックシグナルを使用
し、かつコード化された入力ストリームがデコード出力
ストリームの対応するビット数より大きいビット数を有
するような他のタイプのコード化にも適用できることは
明らかである。
【００２３】図３の機能的なダイアグラム及び図５の対
応するタイミングダイアグラムを参照すると、本発明の
システムは、第１の組合せ論理デコードネットワークＲ
Ｃ１が、対応するビットの第２の組合せ論理ネットワー
クによる処理に対して同期クロックシグナルＶＣＯの完
全な２サイクル分先立って、シフトレジスタＳＲを形成
するフリップフロップのＱ出力タップ（６：０）の値を
処理することを意図している。デコードＮＲＺ出力スト
リームの出力レジスタ（フリップフロップ）の入力Ｄに
おける対応するデコード値ＮＤ１であるクロックシグナ
ルＶＣＯの全サイクルの利用を確保するために、第１の
クロックシグナルの上昇フロントの前で、ベース同期ク
ロックシグナルＶＣＯと比較して部分的であり、コード
化された入力ストリームの対応するビット数とデコード
出力ストリームのビット数間の比（図示の場合ＶＣＯ／
1.5 に等しい）と厳格に一致した周波数比の周波数を有
している。
【００２４】コード化された入力ストリーム〔ＳＹＮＤ
ＡＴＡ（上線付）〕と同期するベースクロックシグナル
ＶＣＯは、最終的に第２の組合せ論理ネットワークＲＣ
２で処理される３個のビットＱ４′、Ｑ５′及びＱ６′
の３個の記憶ラッチのサンプリングの瞬間だけでなくレ
ジスタＳＲ中のビットのシフトをコントロールする。第
１の組合せ論理ネットワークＲＣ１の出力値Ｚは、第１
のフリップフロップＣのＤ入力に供給され、これはベー
スクロックシグナルＶＣＯのサンプリングも行なう。フ
リップフロップＣの出力値Ｑは第２のフリップフロップ
ＤＤの入力Ｄに供給されるだけでなくラッチＬC にも記
憶され、両者は同じベースクロックシグナルＶＣＯをサ
ンプリングする。フリップフロップＤＤのＱ出力及びラ
ッチのＱ出力は、ベース同期クロックシグナルＶＣＯの
周波数と比較して部分的な周波数を有しかつ第２の組合
せ論理ネットワークＲＣ２の入力にも供給される第２の
部分周波数クロックシグナルＶＣＯ／３によりコントロ
ールされる選択マルチプレクサＭＵＸ（２ｘ１）のそれ
ぞれの入力に接続されている。
【００２５】従来技術のデコーダのように、ブロックＲ
Ｃ２の組合せ機能を変化させるために第２の部分クロッ
クシグナルＶＣＯ／３を使用し、これによりその出力
が、第１の組合せ論理ネットワークＲＣ１により生成さ
れかつフリップフロップＡにより同期される値ＮＱ０及
び対応するビットを処理することにより第２の組合せ論
理ネットワークＲＣ２により生成される値を交互に取る
ようにする。実際にはＲＣ２はマルチプレクサを含み、
その機能は２個のデコードＮＲＺビット（つまりシグナ
ルＮＤ１）を交互に出力するために必要であり、これら
のビットは次いで出力部分クロックシグナルＶＣＯ／1.
5 の周波数でサンプリングされ、出力ＮＲＺストリーム
を生成する。第１の組合せ論理ネットワークＲＣ１で生
成する値Ｚの同期及び多重使用システムは次の通りであ
る。デコーダの基本構造の第１の同期フリップフロップ
ＡのＤ入力に、出力サンプリングクロックシグナルＶＣ
Ｏ／1.5 （これは次いで第２の組合せ論理ネットワーク
ＲＣ２により記憶されたビットと同期するＮＱ０値を生
成する）の上昇フロントからベースクロックシグナルＶ
ＣＯの完全な１サイクル分先行して、予備デコーダ値Ｎ
Ｄ０が存在する（マルチプレクサＭＵＸにより値ＮＤ
０′及びＮＤ０″の間で一貫して選択される）。
【００２６】換言すると、クロックＶＣＯの完全な１サ
イクルに対応する時間内に完了する２個のＶＣＯクロッ
クサイクルによる「予測される処理」、及び引き続く予
備デコードシグナルの多重使用及び同期は、第２の組合
せ論理ネットワークＲＣ２が、ＶＣＯクロックシグナル
の「完全な１サイクル」に対応する時間インターバル内
に、出力サンプリングクロックシグナルＶＣＯ／1.5 の
上昇フロントからクロックシグナルＶＣＯの完全な１サ
イクル分「先行して」デコード値ＮＤ１を出力フリップ
フロップＢのＤ入力で利用できる条件を満足しながら、
予備デコードシグナルＮＱ０の及び第１の部分クロック
シグナルＶＣＯ／３の３個の記憶ビットＱ４′、Ｑ５′
及びＱ６′の値の論理処理を完了させることを許容す
る。
【００２７】これにより同じ製造技術の、換言すると２
個のデコードブロックＲＣ１及びＲＣ２の同じ伝達遅れ
のデコーダの動作周波数を２倍にするという重要な結果
が達成される。このような顕著な結果が図５の回路のタ
イミングダイアグラムで指摘されている。デコードブロ
ックにより行なわれる論理機能が図３に示され、ここで
は従来技術のデコーダで通常必要とされる機能的デバイ
スと比較して本発明の回路で必要とされる付加的な回路
デバイスは、デコーダの他の（従来の）部分を示すため
に使用される線より太い線で示された付加的なデバイス
で表される。
【００２８】実際には、本発明のデコーダの新規な構造
は、従来のデコーダのコンポーネントに加えて、２ｘ１
マルチプレクサ、２個のフリップフロップ及び４個のラ
ッチを必要とする。更にフリップフロップがマスター−
スレーブタイプであると、本発明のデコーダの代替態様
に従って、付加的なデバイスの数を２個のフリップフロ
ップ及び１個の２ｘ１マルチプレクサのみに減少させる
ことができる。
【００２９】このような態様が図４の回路ダイアグラム
に示されている。図３の機能的ダイアグラムに従って３
個のビットＱ４′、Ｑ５′及びＱ６′を記憶する３個の
付加的なラッチを使用することに代えて、第２の組合せ
論理ネットワークＲＣ２のそれぞれの入力に、シフトレ
ジスタの対応するフリップフロップＱ４、Ｑ５及びＱ６
のマスターラッチの出力からのシグナルが供給される。
フリップフロップＣの出力Ｑを記憶するために必要な図
３の機能的ダイアグラムの付加的なラッチＬCの形成
を、マルチプレクサＭＵＸのそれぞれの入力０に、マル
チプレクサＭＵＸの他の入力１に供給される他の予備デ
コードシグナルＮＤ０″を生成するＤＤフリップフロッ
プのマスターラッチのＱ出力を接続することにより回避
できる。
【００３０】これにより、４個の付加的なラッチを集積
することが不要となり、従ってコスト／利益面で非常に
大きな利点を有する本発明方法の実行を非常に経済的に
する。
【図面の簡単な説明】
【図１】従来技術に従って形成したデコーダのブロック
ダイアグラム
【図２】従来技術に従って形成したデコーダのタイミン
グダイアグラム
【図３】本発明により形成したデコーダのブロックダイ
アグラム
【図４】本発明の代替態様によるデコーダのブロックダ
イアグラム
【図５】図４のデコーダのタイミングダイアグラム
【符号の説明】
ＲＣ１、ＲＣ２・・・組合せ論理ネットワーク Ｑ１〜
Ｑ７・・・フリップフロップ Ｃ、ＤＤ・・・フリップ
フロップ ＭＵＸ・・・マルチプレクサ Ａ、Ｂ・・・
フリップフロップ ＬC ・・・ラッチ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 パオロ・ガドゥッチ イタリア国 チレニア 56018 ヴィア・ デレ・オルキデー 28 (72)発明者 ジョルジョ・ベッティ イタリア国 ミラノ 20129 ヴィア・プ レムダ 24 (72)発明者 ロベルト・アリーニ イタリア国 ストラデラ 27049 ヴィ ア・ディ・ヴィットリオ 24

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 デジタルデータ（ＮＲＺ）のデコードシ
    リアルストリーム中のコード化されたデジタルデータ
    〔ＳＹＮＤＡＴＡ（上線付）〕のシリアルストリームの
    デコーダであり、 コード化されたシリアルストリーム中のトランジション
    と同期するベースクロックシグナル（ＶＣＯ）の発生手
    段、 該ベースクロックシグナル（ＶＣＯ）から、前記コード
    化されたストリームのビット数と前記デコード化された
    ストリームの等価ビット数間の比と正確に一致する周波
    数比となるように前記同期ベースクロックシグナル（Ｖ
    ＣＯ）の周波数より小さい周波数を有する第１の部分ク
    ロックシグナル（ＶＣＯ／1.5 ）、及び該第１の部分周
    波数クロックシグナル（ＶＣＯ／1.5 ）より小さい周波
    数を有する少なくとも１個の第２の部分クロックシグナ
    ル（ＶＣＯ／３）を得るための手段、 前記同期ベースクロックシグナル（ＶＣＯ）のコントロ
    ールの下に、前記コード化されたデータの入力ストリー
    ム〔ＳＹＮＤＡＴＡ（上線付）〕を受け取る複数のフリ
    ップフロップから成るシフトレジスタ（ＳＲ）、 該シフトレジスタ（ＳＲ）に記憶されたｎビットを処理
    し、第１の予備デコード化された値（ＮＤ０Ｚ）を生成
    するための第１の組合せ論理デコードネットワーク（Ｒ
    Ｃ１）、 前記第１の部分クロックシグナル（ＶＣＯ／1.5 ）をサ
    ンプリングし、前記第１の予備デコード化された値（Ｎ
    Ｄ０Ｚ）を受け取る第１の同期フリップフロップ
    （Ａ）、 前記ｎビットの一部、前記第１の予備デコード化及び同
    期された値（ＮＤ０）及び前記第２の部分クロックシグ
    ナル（ＶＣＯ／３）を組合せ、かつその出力に第２のデ
    コード化値（ＮＤ１）を生成するための第２の組合せ論
    理デコードネットワーク（ＲＣ２）、 前記第１の部分クロックシグナル（ＶＣＯ／1.5 ）をサ
    ンプリングし、前記第２のデコードシグナル（ＮＤ１）
    を受け取り、かつその出力に前記デコードされたシリア
    ルストリーム（ＮＲＺ）を生成する第２の出力フリップ
    フロップ（Ｂ）を含んで成る前記デコーダにおいて、 更に、 前記同期ベースクロックシグナル（ＶＣＯ）の２サイク
    ルで、前記第１の予備デコードされた値（Ｚ）を生成す
    るために、前記ｎビットの前記第１の組合せ論理デコー
    ドネットワーク（ＲＣ１）による処理を予測する手段、 前記第２の組合せ論理ネットワーク（ＲＣ２）により処
    理される前記ｎビットの前記一部を記憶する手段、 を含んで成り、 前記予測手段が、前記第１の予備デコード値（Ｚ）を受
    け取りかつ第４のフリップフロップ（ＤＤ）の入力及び
    ラッチ（ＬC ）の入力に接続された出力を有する第３の
    フリップフロップ（Ｃ）、及びその２個の入力が前記第
    ２の部分クロックシグナル（ＶＣＯ／３）により選択さ
    れてそれぞれ前記第４のフリップフロップ（ＤＤ）の出
    力及び前記ラッチ（ＬC ）の出力に接続されかつその出
    力が前記第１の同期フリップフロップ（Ａ）に接続され
    たマルチプレクサ（ＭＵＸ）を含んで成る前記第１の組
    合せ論理ネットワーク（ＲＣ１）により生成する前記第
    １の予備デコードされた値（Ｚ）用の同期及び多重使用
    手段を含んで成り、 前記第３及び第４のフリップフロップ（Ｃ、ＤＤ）、前
    記ラッチ（ＬC ）、及び前記第２の組合せ論理ネットワ
    ーク（ＲＣ２）により処理される前記ビットの前記記憶
    手段が前記同期ベースクロックシグナル（ＶＣＯ）をサ
    ンプリングする、 ことを特徴とする前記デコーダ。
  2. 【請求項２】 前記組合せ論理ネットワーク（ＲＣ１及
    びＲＣ２）が第１のＡＮＤレベル及び第２のＯＲレベル
    を有する２個のレベルネットワークである請求項１に記
    載のデコーダ。
  3. 【請求項３】 前記組合せ論理ネットワーク（ＲＣ１及
    びＲＣ２）が２個のＮＡＮＤレベルを有する請求項１に
    記載のデコーダ。
  4. 【請求項４】 前記複数のフリップフロップがマスター
    −スレーブ型である請求項１に記載のデコーダ。
  5. 【請求項５】 前記ラッチが、その出力が適切な処理可
    能なビットを含むマスター−スレーブ型のそれぞれのフ
    リップフロップのマスターラッチの出力ノードにより置
    換されている請求項４に記載のデコーダ。
  6. 【請求項６】 前記コード化されたシリアルストリーム
    がＲＬＬ（ｘ，ｙ）ストリームである請求項１に記載の
    デコーダ。
  7. 【請求項７】 ｎ数のビットを取扱い、かつ前記シフト
    レジスタ（ＳＲ）がｎ＋Ｋ個（Ｋ≠０）のフリップフロ
    ップにより構成されている請求項１に記載のデコーダ。
  8. 【請求項８】 前記同期ベースクロックシグナル（ＶＣ
    Ｏ）が、電圧制御発振器と協力するフェーズロックリン
    グ回路により前記コード化されたシリアルストリームに
    より取り出される請求項１に記載のデコーダ。
  9. 【請求項９】 使用される組合せ論理デコードネットワ
    ーク（ＲＣ１、ＲＣ２）の同じ伝達遅れのためにデータ
    のデコードシリアルストリーム中でビットを反転するこ
    とにより、ｎ個のデータのコード化シリアルストリーム
    のビットを取り扱えるデコーダの最大動作周波数を２倍
    にする方法において、(a) 前記コード化ストリームと
    同期するクロックシグナル（ＶＣＯ）の２サイクルで、
    第１のシグナル（Ｚ）を生成するためにデータの前記コ
    ード化ストリームのｎビットの第１の組合せ論理デコー
    ドネットワーク（ＲＣ１）による処理を予測し、かつ同
    時に(b) 第２の組合せ論理デコードネットワーク（Ｒ
    Ｃ２）により処理される前記ｎビットの一部を記憶し、
    (c) 前記第１の組合せ論理ネットワーク（ＲＣ１）に
    より生成した前記第１のシグナル（Ｚ）を同期しかつ多
    重使用して、前記デコード出力ストリーム（ＮＲＺ）を
    サンプリングする第１の部分クロックシグナル（ＶＣＯ
    ／1.5 ）の上昇フロントに対して前記同期クロックシグ
    ナル（ＶＣＯ）の完全な１サイクル分先行して、前記シ
    グナル（Ｚ）を同期フリップフロップ（Ａ）の入力で利
    用できるようにし、(d) 同期され（ＮＤ０）、多重使
    用され（ＮＤ０′、ＮＤ０″）更に再同期された前記第
    １のシグナル（Ｚ）を、前記記憶されたビット及び前記
    第２の組合せ論理ネットワーク（ＲＣ２）中の第２の部
    分クロックシグナル（ＶＣＯ／３）と合成し、かつ前記
    デコード出力ストリーム（ＮＲＺ）をサンプリングする
    前記第１の部分クロックシグナルの上昇フロントに対し
    て前記同期クロックシグナル（ＶＣＯ）の完全な１サイ
    クル分先行して、出力サンプリングフリップフロップ
    （Ｂ）の入力で利用可能にされる第２のシグナル（ＮＤ
    １）を生成する、 ことを含んで成ることを特徴とする方法。
JP6254716A 1993-09-21 1994-09-21 高周波数動作用パイプラインデコーダ Pending JPH07176138A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
IT93830387.2 1993-09-21
EP93830387A EP0644544B1 (en) 1993-09-21 1993-09-21 High-frequency pipelined RLL decoder

Publications (1)

Publication Number Publication Date
JPH07176138A true JPH07176138A (ja) 1995-07-14

Family

ID=8215220

Family Applications (1)

Application Number Title Priority Date Filing Date
JP6254716A Pending JPH07176138A (ja) 1993-09-21 1994-09-21 高周波数動作用パイプラインデコーダ

Country Status (4)

Country Link
US (1) US5528237A (ja)
EP (1) EP0644544B1 (ja)
JP (1) JPH07176138A (ja)
DE (1) DE69327053T2 (ja)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0170681B1 (ko) * 1995-08-09 1999-03-20 김광호 Rll코드 데이터를 위한 부호화 및 복호화장치
US6982575B2 (en) * 2002-01-30 2006-01-03 Agilent Technologies, Inc. Clock ratio data synchronizer
US6680679B2 (en) * 2002-03-01 2004-01-20 Anritsu Company Method and apparatus for electrical conversion of non-return to zero encoded signal to return to zero encoded signal
KR100546310B1 (ko) * 2003-01-15 2006-01-26 삼성전자주식회사 비트 타임 단위로 제어되는 제어신호들을 발생하는제어신호 발생회로 및 그 방법
JP6443259B2 (ja) * 2015-07-31 2018-12-26 ブラザー工業株式会社 印刷装置及び印刷システム

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3852687A (en) * 1973-07-02 1974-12-03 Ibm High rate digital modulation/demodulation method
US3996613A (en) * 1975-10-21 1976-12-07 Sperry Rand Corporation Data recording and transmission apparatus utilizing non-consecutive zero coding
US4323931A (en) * 1976-07-14 1982-04-06 Sperry Corporation Method and apparatus for encoding and recovering binary digital data
US4337458A (en) * 1980-02-19 1982-06-29 Sperry Corporation Data encoding method and system employing two-thirds code rate with full word look-ahead
US4451819A (en) * 1981-06-22 1984-05-29 Memorex Corporation Method and apparatus for decoding binary data
US4538189A (en) * 1984-02-06 1985-08-27 Storage Technology Corporation (1,8) Data encoder/decoder
US4833470A (en) * 1986-07-15 1989-05-23 Matsushita Electric Industrial Co., Ltd. Code conversion apparatus
JPH061608B2 (ja) * 1986-12-08 1994-01-05 富士通株式会社 デ−タの変復調装置
JPH01118274A (ja) * 1987-10-30 1989-05-10 Canon Inc デジタルデータの記録方式
JP2713574B2 (ja) * 1988-03-26 1998-02-16 株式会社日立製作所 アドレスマーク発生方法および回路
US4908721A (en) * 1988-05-12 1990-03-13 Digital Equipment Corporation Improved decoder
DE69024045T2 (de) * 1990-08-16 1996-06-20 Ibm Kodierungsverfahren und Vorrichtung zur Pipeline- und Parallelverarbeitung.
JP3224418B2 (ja) * 1992-05-21 2001-10-29 パイオニア株式会社 記録データ列２次変調方法
WO1995018996A2 (en) * 1993-12-30 1995-07-13 Connectix Corporation Lossless data compression system and method

Also Published As

Publication number Publication date
EP0644544A1 (en) 1995-03-22
US5528237A (en) 1996-06-18
DE69327053T2 (de) 2000-02-24
EP0644544B1 (en) 1999-11-17
DE69327053D1 (de) 1999-12-23

Similar Documents

Publication Publication Date Title
US4146909A (en) Sync pattern encoding system for run-length limited codes
US5047767A (en) Apparatus utilizing a four state encoder for encoding and decoding A sliding block (1,7) code
US4985700A (en) Variable-length coding/decoding device
US4866544A (en) Data modulation and demodulation system for magnetic recording system
JP2001508972A (ja) エンコーダ及びデコーダ
JP3433426B2 (ja) マンチェスタ符号化データをデコーディングするための方法および装置
KR100306938B1 (ko) 직렬 데이터와 클록 신호를 합성하는 방법 및 장치
JPH07176138A (ja) 高周波数動作用パイプラインデコーダ
US4502036A (en) Encoding and decoding systems for binary data
US5175545A (en) Data coding system in a magnetic recording apparatus
US4553131A (en) Method and apparatus for encoding a binary data stream into a binary code stream
US4261019A (en) Compatible digital magnetic recording system
JPS61296577A (ja) エンコ−ダ、デコ−ダ及び書き込み予備補償回路を含むデ−タ処理システム
US4983965A (en) Demodulation apparatus
US5521598A (en) RLL/NRZ decoder programmable for single/dual bit output data streams
US4737765A (en) 2,7 Code decoder with no more than 3 bits error propagation
US5923629A (en) Magnetic recording encoder system for a (1,7) channel having a 2/3 coding rate
JP3991348B2 (ja) 符号化装置および方法、復号装置および方法、並びに記録媒体
JPS62274948A (ja) フレーム同期装置
KR0141115B1 (ko) 동기패턴 생성회로
JP2794719B2 (ja) 符号変換装置
JP2981356B2 (ja) バイフェーズデータ復号回路
JPS60248025A (ja) ２進デ−タ変換・復号方式
GB2141906A (en) Recording of digital information
JP2559791Y2 (ja) クロック発生回路