JPH071765B2 - 半導体装置の製造 - Google Patents
半導体装置の製造Info
- Publication number
- JPH071765B2 JPH071765B2 JP60080287A JP8028785A JPH071765B2 JP H071765 B2 JPH071765 B2 JP H071765B2 JP 60080287 A JP60080287 A JP 60080287A JP 8028785 A JP8028785 A JP 8028785A JP H071765 B2 JPH071765 B2 JP H071765B2
- Authority
- JP
- Japan
- Prior art keywords
- wafer
- damaged
- epitaxial layer
- damaged surface
- resist
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P95/00—Generic processes or apparatus for manufacture or treatments not covered by the other groups of this subclass
- H10P95/40—Treatments of semiconductor bodies to modify their internal properties, e.g. to produce internal imperfections
- H10P95/402—Treatments of semiconductor bodies to modify their internal properties, e.g. to produce internal imperfections of silicon bodies
Description
【発明の詳細な説明】 〔概要〕 半導体ウェハのダメージ処理工程を簡略化することを目
的とし、ラッピングしたウェハの１面のみを化学的エッ
チングした後に、酸化性雰囲気中でアニーリングして両
面に酸化膜を形成し、エッチング面は鏡面研磨して酸化
膜を除いた後に、常法によりCVD反応を行なってエピタ
キシャル層を成長させ、同時に非エッチング面に多結晶
層を沈着させる。
的とし、ラッピングしたウェハの１面のみを化学的エッ
チングした後に、酸化性雰囲気中でアニーリングして両
面に酸化膜を形成し、エッチング面は鏡面研磨して酸化
膜を除いた後に、常法によりCVD反応を行なってエピタ
キシャル層を成長させ、同時に非エッチング面に多結晶
層を沈着させる。
本発明は半導体装置の製法、特に半導体ウェハのダメー
ジ処理方法に関する。
ジ処理方法に関する。
半導体ウェハ背面のダメージ処理方法としては、機械的
研磨、粒子に吹付け、多結晶層の沈着、イオンインプラ
レテーションおよびレーザー照射が知られている。現在
研磨粒子の吹付け、特にSiO2粉末を水流噴射してダメー
ジ面を形成する方法が行なわれ、また多結晶層を沈着さ
せる方法も行なわれている。
研磨、粒子に吹付け、多結晶層の沈着、イオンインプラ
レテーションおよびレーザー照射が知られている。現在
研磨粒子の吹付け、特にSiO2粉末を水流噴射してダメー
ジ面を形成する方法が行なわれ、また多結晶層を沈着さ
せる方法も行なわれている。
ラッピングしたウェハのダメージ面に多結晶層を沈着さ
せる従来のダメージ処理においては、第２図に示すよう
に、（ａ）インゴットをスライシングして形成された粗
面をラッピングし、（ｂ）さらに化学的エッチングした
後に、（ｃ）少なくともダメージ面２に多結晶層７を沈
着させ、（ｄ）非ダメージ面４は鏡面研磨した後にエピ
タキシャル層６を成長させる。なお化学的エッチングの
後に、通常は乾式アニーリングによるドナー消去を行な
う。
せる従来のダメージ処理においては、第２図に示すよう
に、（ａ）インゴットをスライシングして形成された粗
面をラッピングし、（ｂ）さらに化学的エッチングした
後に、（ｃ）少なくともダメージ面２に多結晶層７を沈
着させ、（ｄ）非ダメージ面４は鏡面研磨した後にエピ
タキシャル層６を成長させる。なお化学的エッチングの
後に、通常は乾式アニーリングによるドナー消去を行な
う。
上記従来技術は、CVD反応によりウェハのダメージ面に
多結晶層を沈着させ、他面は鏡面研磨した後に、再びCV
D反応によりエピタキシャル層を成長させる。従ってCVD
反応を２回行なう必要がある。本発明の解決しようとす
る問題点はこの型のダメージ処理においてCVD反応の回
数を減すことである。
多結晶層を沈着させ、他面は鏡面研磨した後に、再びCV
D反応によりエピタキシャル層を成長させる。従ってCVD
反応を２回行なう必要がある。本発明の解決しようとす
る問題点はこの型のダメージ処理においてCVD反応の回
数を減すことである。
上記問題点は、スライシングして形成した半導体ウェハ
をラッピングし、その１面に多結晶層を沈着させてダメ
ージ面とし、かつ他面にエピタキシャル層を成長させる
半導体ウェハのダメージ処理方法であって、（ａ）ラッ
ピングした半導体ウェハ１の１面をダメージ面２として
この面のみにレジスト３を塗布して保護し、（ｂ）ウェ
ハの他面を非ダメージ面４としてこの面のみを化学的エ
ッチングした後に、（ｃ）レジスト３を剥離し、（ｄ）
酸化性雰囲気中でウェハ１を加熱してドナー消去処理を
行なうとともに、ウェハ１の両面に薄い酸化膜５を形成
し、（ｅ）非ダメージ面４を鏡面研磨して酸化膜５を除
去した後に、（ｆ）エピタキシャル層を成長させるCVD
条件において、非ダメージ面４にエピタキシャル層６を
成長させ、これと同時にダメージ面２の酸化膜５上に多
結晶層７を沈着させる工程を含むことを特徴とするダメ
ージ処理方法によって解決することができる。
をラッピングし、その１面に多結晶層を沈着させてダメ
ージ面とし、かつ他面にエピタキシャル層を成長させる
半導体ウェハのダメージ処理方法であって、（ａ）ラッ
ピングした半導体ウェハ１の１面をダメージ面２として
この面のみにレジスト３を塗布して保護し、（ｂ）ウェ
ハの他面を非ダメージ面４としてこの面のみを化学的エ
ッチングした後に、（ｃ）レジスト３を剥離し、（ｄ）
酸化性雰囲気中でウェハ１を加熱してドナー消去処理を
行なうとともに、ウェハ１の両面に薄い酸化膜５を形成
し、（ｅ）非ダメージ面４を鏡面研磨して酸化膜５を除
去した後に、（ｆ）エピタキシャル層を成長させるCVD
条件において、非ダメージ面４にエピタキシャル層６を
成長させ、これと同時にダメージ面２の酸化膜５上に多
結晶層７を沈着させる工程を含むことを特徴とするダメ
ージ処理方法によって解決することができる。
ドナー消去処理は、３〜５％体積％のHClを含む湿性酸
素中で、ウェハを温度600〜700℃に加熱することが有利
である。
素中で、ウェハを温度600〜700℃に加熱することが有利
である。
チョクラルスキ法によって形成したシリコンインゴット
を常法によりスライシングしてウェハとし、これをラッ
ピングした後に、第１図に示すように、（ａ）このウェ
ハ１のダメージ面２のみに、例えば、ネガ型のレジスト
３を塗布して厚み例えば２〜３μｍの保護層を形成し、
（ｂ）ウェハ１を25％KOH溶液に50分間常温で浸漬し
て、レジストで保護されていない非ダメージ面４を化学
的エッチングした。この化学的エッチングには他にHN
O3:HF＝98:2溶液等も使用できる。（ｃ）ウェハ１を過
酸化水素添加硫酸（H2SO4／H2O2）またはメチルエチル
ケトンに浸漬してダメージ面２のレジスト３を剥離した
後に、（ｄ）５気圧の５体積％HCl含有の湿性酸素中で
温度700℃に１時間加熱していわゆるドナー消去処理を
行ない、このときウェハ１の両面に約100Åの薄いSiO2
膜を形成した。（ｅ）ウェハ１の非ダメージ面４のみを
鏡面研磨してSiO2層５を除去した後に、（ｆ）常圧のSi
H2Cl2を温度1120℃に加熱するCVD反応を20分間行なって
ウェハ１の両面に厚み３μｍのシリコンを沈着させた。
を常法によりスライシングしてウェハとし、これをラッ
ピングした後に、第１図に示すように、（ａ）このウェ
ハ１のダメージ面２のみに、例えば、ネガ型のレジスト
３を塗布して厚み例えば２〜３μｍの保護層を形成し、
（ｂ）ウェハ１を25％KOH溶液に50分間常温で浸漬し
て、レジストで保護されていない非ダメージ面４を化学
的エッチングした。この化学的エッチングには他にHN
O3:HF＝98:2溶液等も使用できる。（ｃ）ウェハ１を過
酸化水素添加硫酸（H2SO4／H2O2）またはメチルエチル
ケトンに浸漬してダメージ面２のレジスト３を剥離した
後に、（ｄ）５気圧の５体積％HCl含有の湿性酸素中で
温度700℃に１時間加熱していわゆるドナー消去処理を
行ない、このときウェハ１の両面に約100Åの薄いSiO2
膜を形成した。（ｅ）ウェハ１の非ダメージ面４のみを
鏡面研磨してSiO2層５を除去した後に、（ｆ）常圧のSi
H2Cl2を温度1120℃に加熱するCVD反応を20分間行なって
ウェハ１の両面に厚み３μｍのシリコンを沈着させた。
このCVD条件は鏡面研磨シリコン単結晶上にエピタキシ
ャル層を成長させる条件である。これによってウェハの
非ダメージ面４にエピタキシャル層６を成長させると同
時に、ダメージ面２はSiO2の薄膜５があるので、この上
に多結晶層７を沈着させることができた。
ャル層を成長させる条件である。これによってウェハの
非ダメージ面４にエピタキシャル層６を成長させると同
時に、ダメージ面２はSiO2の薄膜５があるので、この上
に多結晶層７を沈着させることができた。
本発明の方法を従来技術と比較すれば、レジストの塗布
および剥離の工程が加わり、他方CVD処理が２回より１
回に減じている。レジストの塗布および剥離は簡単な操
作であるのに対して、CVD処理は手間がかかる操作であ
るので、全体としてダメージ処理を簡略化することがで
きる。こうして得たダメージ層は従来の多結晶層とエピ
タキシャル層とを別工程で沈着させた場合と同等の物性
を示した。
および剥離の工程が加わり、他方CVD処理が２回より１
回に減じている。レジストの塗布および剥離は簡単な操
作であるのに対して、CVD処理は手間がかかる操作であ
るので、全体としてダメージ処理を簡略化することがで
きる。こうして得たダメージ層は従来の多結晶層とエピ
タキシャル層とを別工程で沈着させた場合と同等の物性
を示した。
第１図は本発明のダメージ処理工程図であり、第２図は
従来技術のダメージ処理工程図である。 １……基板、２……ダメージ面、３……レジスト、４…
…非ダメージ面、５……酸化膜、６……エピタキシャル
層、７……多結晶層。
従来技術のダメージ処理工程図である。 １……基板、２……ダメージ面、３……レジスト、４…
…非ダメージ面、５……酸化膜、６……エピタキシャル
層、７……多結晶層。
Claims (2)
- 【請求項１】スライシングして形成した半導体ウェハを
ラッピングし、その１面に多結晶層を沈着させ、かつ他
面にエピタキシャル層を成長させる半導体ウェハのダメ
ージ処理方法であって、 （ａ）ラッピングしたウェハ（１）の１面をダメージ面
（２）としてこの面のみにレジスト（３）を塗布して保
護し、 （ｂ）ウェハ（１）の他面を非ダメージ面（４）として
この面のみを化学的エッチングした後に、 （ｃ）レジスト（３）を剥離し、 （ｄ）酸化性雰囲気中でウェハ（１）を加熱してドナー
消去処理を行なうとともに、ウェハ（１）の両面に薄い
酸化膜（５）を形成し、次に （ｅ）非ダメージ面（４）を鏡面研磨して酸化膜（５）
を除去した後に、 （ｆ）エピタキシャル層を成長させるCVD条件におい
て、非ダメージ面（４）にエピタキシャル層（６）を成
長させ、これと同時にダメージ面（２）の酸化膜（５）
上に多結晶層（７）を沈着させる、 工程を含むことを特徴とするダメージ処理方法。 - 【請求項２】ドナー消去処理は、３〜５体積％のHClを
含む湿性酸素中でウェハを温度600〜700℃に加熱する、
特許請求の範囲第１項記載の方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60080287A JPH071765B2 (ja) | 1985-04-17 | 1985-04-17 | 半導体装置の製造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60080287A JPH071765B2 (ja) | 1985-04-17 | 1985-04-17 | 半導体装置の製造 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61239631A JPS61239631A (ja) | 1986-10-24 |
| JPH071765B2 true JPH071765B2 (ja) | 1995-01-11 |
Family
ID=13714056
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60080287A Expired - Lifetime JPH071765B2 (ja) | 1985-04-17 | 1985-04-17 | 半導体装置の製造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH071765B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010008444A (ko) * | 1998-12-31 | 2001-02-05 | 김영환 | 웨이퍼의 결함제거방법 |
| US6227944B1 (en) * | 1999-03-25 | 2001-05-08 | Memc Electronics Materials, Inc. | Method for processing a semiconductor wafer |
-
1985
- 1985-04-17 JP JP60080287A patent/JPH071765B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61239631A (ja) | 1986-10-24 |
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