JPH07176694A - キャパシタの製造方法 - Google Patents
キャパシタの製造方法Info
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- JPH07176694A JPH07176694A JP5320649A JP32064993A JPH07176694A JP H07176694 A JPH07176694 A JP H07176694A JP 5320649 A JP5320649 A JP 5320649A JP 32064993 A JP32064993 A JP 32064993A JP H07176694 A JPH07176694 A JP H07176694A
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Abstract
(57)【要約】
【目的】半導体集積回路中のキャパシタにおいて高耐圧
特性を得る。 【構成】キャパシタ下部電極をＡｌ3 で形成した後、そ
の表面層を陽極酸化することによりキャパシタ誘電体Ａ
ｌ2 Ｏ3 ４を形成し、次にＡｌ／Ｔｉ／Ｐｔ／Ａｕコン
タクト薄膜層５を形成し、次にキャパシタ上部電極をＡ
ｕ６で形成する。
特性を得る。 【構成】キャパシタ下部電極をＡｌ3 で形成した後、そ
の表面層を陽極酸化することによりキャパシタ誘電体Ａ
ｌ2 Ｏ3 ４を形成し、次にＡｌ／Ｔｉ／Ｐｔ／Ａｕコン
タクト薄膜層５を形成し、次にキャパシタ上部電極をＡ
ｕ６で形成する。
Description
【０００１】
【産業上の利用分野】化合物半導体集積回路の製造方法
に関するものである。
に関するものである。
【０００２】
【従来の技術】化合物半導体集積回路中のキャパシタの
製造に関して、従来では、ＳｉＯｘやＳｉＮｘなどの絶
縁材料をスパッタ法や蒸着法で堆積させた薄膜をキャパ
シタ誘電体層として適用してきた。
製造に関して、従来では、ＳｉＯｘやＳｉＮｘなどの絶
縁材料をスパッタ法や蒸着法で堆積させた薄膜をキャパ
シタ誘電体層として適用してきた。
【０００３】
【発明が解決しようとする課題】しかし、これら堆積に
よって形成した誘電体膜を利用するキャパシタ製造方法
は、誘電体膜のピン・ホールやエッジ部の欠陥によるキ
ャパシタ耐圧の劣化をまねきやすく、また、ウエハ内や
ロット間でのキャパシタの電気特性のばらつきを頻繁に
まねく、という問題点があった。
よって形成した誘電体膜を利用するキャパシタ製造方法
は、誘電体膜のピン・ホールやエッジ部の欠陥によるキ
ャパシタ耐圧の劣化をまねきやすく、また、ウエハ内や
ロット間でのキャパシタの電気特性のばらつきを頻繁に
まねく、という問題点があった。
【０００４】
【課題を解決するための手段】本発明の方法では、キャ
パシタ誘電体膜を、陽極酸化液のよく確立された電気化
学方法であるウェット陽極酸化法によって形成する。
パシタ誘電体膜を、陽極酸化液のよく確立された電気化
学方法であるウェット陽極酸化法によって形成する。
【０００５】また、キャパシタ上部電極をＡｕで、キャ
パシタ上部電極とキャパシタ間のコンタクト薄膜層をＡ
ｌ／Ｔｉ／Ｐｔ／Ａｕで形成する。
パシタ上部電極とキャパシタ間のコンタクト薄膜層をＡ
ｌ／Ｔｉ／Ｐｔ／Ａｕで形成する。
【０００６】
【作用】本発明の方法では、キャパシタ誘電体膜は、陽
極酸化液のよく確立された電気化学的方法であるウェッ
ト陽極酸化法によって形成されるため、ピン・ホールや
エッジ部での欠陥のない緻密な構造をもち、より高い耐
圧を有するようになる。また、陽極酸化膜の膜厚は、酸
化の際の印加電圧により精密に制御されるため、ウエハ
内やロット間での電気特性のばらつきのきわめて少ない
キャパシタが形成される。
極酸化液のよく確立された電気化学的方法であるウェッ
ト陽極酸化法によって形成されるため、ピン・ホールや
エッジ部での欠陥のない緻密な構造をもち、より高い耐
圧を有するようになる。また、陽極酸化膜の膜厚は、酸
化の際の印加電圧により精密に制御されるため、ウエハ
内やロット間での電気特性のばらつきのきわめて少ない
キャパシタが形成される。
【０００７】キャパシタ誘電体とキャパシタ上部電極と
の間のコンタクト薄膜層には、Ａｌ／Ｔｉ／Ｐｔ／Ａｕ
を用いる。このうち、キャパシタ誘電体の電気的接続を
とるＡｌは、キャパシタ誘電体として用いている金属酸
化膜からキャパシタ上部電極へ向かって酸素が拡散する
のを防ぐ働き（Ａｌは一旦酸化されると酸素の拡散に対
して障壁となる。）があり、キャパシタの電気的特性を
安定化させる（特に経時変化をなくする。）。また、Ａ
ｌ上部のＴｉ／Ｐｔ／Ａｕは、Ａｌとの接着性がよいだ
けでなく、化合物半導体デバイスのオーミック電極によ
く用いられているＡｕＧｅ／ＡｕあるいはＡｕＧｅ／Ｎ
ｉ／Ａｕとの電気的接続を低抵抗に、すなわち良好にす
る。
の間のコンタクト薄膜層には、Ａｌ／Ｔｉ／Ｐｔ／Ａｕ
を用いる。このうち、キャパシタ誘電体の電気的接続を
とるＡｌは、キャパシタ誘電体として用いている金属酸
化膜からキャパシタ上部電極へ向かって酸素が拡散する
のを防ぐ働き（Ａｌは一旦酸化されると酸素の拡散に対
して障壁となる。）があり、キャパシタの電気的特性を
安定化させる（特に経時変化をなくする。）。また、Ａ
ｌ上部のＴｉ／Ｐｔ／Ａｕは、Ａｌとの接着性がよいだ
けでなく、化合物半導体デバイスのオーミック電極によ
く用いられているＡｕＧｅ／ＡｕあるいはＡｕＧｅ／Ｎ
ｉ／Ａｕとの電気的接続を低抵抗に、すなわち良好にす
る。
【０００８】キャパシタ上部電極としてはＡｕを用い
る。Ａｕは、その下のＡｌ／Ｔｉ／Ｐｔ／Ａｕコンタク
ト薄膜層に対して接着性がよく、コンタクト抵抗が低い
ので、電気的特性のよいキャパシタ上部電極を形成す
る。
る。Ａｕは、その下のＡｌ／Ｔｉ／Ｐｔ／Ａｕコンタク
ト薄膜層に対して接着性がよく、コンタクト抵抗が低い
ので、電気的特性のよいキャパシタ上部電極を形成す
る。
【０００９】請求項１の発明の方法は、化合物半導体デ
バイスの電極材料として実績のあるＡｌをキャパシタ下
部電極として利用するので、化合部半導体集積回路のプ
ロセス全体に対して支障をもらたす心配がないうえ、キ
ャパシタ誘電体Ａｌ2 Ｏ3 の誘電損失も小さいというメ
リットをもつ。
バイスの電極材料として実績のあるＡｌをキャパシタ下
部電極として利用するので、化合部半導体集積回路のプ
ロセス全体に対して支障をもらたす心配がないうえ、キ
ャパシタ誘電体Ａｌ2 Ｏ3 の誘電損失も小さいというメ
リットをもつ。
【００１０】請求項２の発明の方法は、キャパシタ誘電
体層として実用されている材料であるＴａ2 Ｏ5 を利用
するが、これは、比誘電率εｒの比較的高い（εｒ＝２
５）材料であるため、相対的にチップ上でレイアウト面
積の小さいキャパシタを実現でき、マイクロ波集積回路
への適用に向いている。
体層として実用されている材料であるＴａ2 Ｏ5 を利用
するが、これは、比誘電率εｒの比較的高い（εｒ＝２
５）材料であるため、相対的にチップ上でレイアウト面
積の小さいキャパシタを実現でき、マイクロ波集積回路
への適用に向いている。
【００１１】
【実施例】請求項１の発明の一実施例を図１と図３を用
いて説明する。図１は本発明の方法によって作製される
キャパシタの構造を示すための図であり、図３は本発明
の方法を説明するための図である。
いて説明する。図１は本発明の方法によって作製される
キャパシタの構造を示すための図であり、図３は本発明
の方法を説明するための図である。
【００１２】（１）下地１の上に、絶縁層２としてＳｉ
Ｏ2 をスパッタあるいは蒸着法などで全面に堆積する。
Ｏ2 をスパッタあるいは蒸着法などで全面に堆積する。
【００１３】（２）次に、キャパシタ下部電極及び下部
配線３としてＡｌをスパッタあるいは蒸着法などで全面
に堆積する。
配線３としてＡｌをスパッタあるいは蒸着法などで全面
に堆積する。
【００１４】（３）次に、レジストをウエハ全面に塗布
し、キャパシタ誘電体パターンと陰極パターン（図１の
４の部分に対応）の窓が開くよう、現像パターンニング
する。
し、キャパシタ誘電体パターンと陰極パターン（図１の
４の部分に対応）の窓が開くよう、現像パターンニング
する。
【００１５】（４）次に、図３に示す陽極酸化の装置に
より、キャパシタ誘電体となる部分を陽極として、ウェ
ット陽極酸化を行い、Ａｌ2 Ｏ3 層４を形成する。電解
溶液には、例えば、五ホウ酸アンモニウム、エチレング
リコールと水の混合液（グライナー、Ｊ．Ｈ．ら：”フ
ァブリケイション・プロセス・フォア・ジョセフソン・
インテグレーテッド・サーキッツ”アイビーエム（ＩＢ
Ｍ）ジャーナル．Ｒ＆Ｄ．，２４，２，ｐｐ．１９５−
２０５（１９８０年３月））を用いる。通常、電流密度
は１０-4Ａ／ｃｍ2 程度が用いられ、膜厚は印加電圧に
より制御する。印加電圧と酸化膜厚は線形の関係にあ
る。
より、キャパシタ誘電体となる部分を陽極として、ウェ
ット陽極酸化を行い、Ａｌ2 Ｏ3 層４を形成する。電解
溶液には、例えば、五ホウ酸アンモニウム、エチレング
リコールと水の混合液（グライナー、Ｊ．Ｈ．ら：”フ
ァブリケイション・プロセス・フォア・ジョセフソン・
インテグレーテッド・サーキッツ”アイビーエム（ＩＢ
Ｍ）ジャーナル．Ｒ＆Ｄ．，２４，２，ｐｐ．１９５−
２０５（１９８０年３月））を用いる。通常、電流密度
は１０-4Ａ／ｃｍ2 程度が用いられ、膜厚は印加電圧に
より制御する。印加電圧と酸化膜厚は線形の関係にあ
る。
【００１６】（５）レジスト除去した後、再びレジスト
をウエハ全面に塗布し、キャパシタ下部電極及び下部配
線３のパターンをパターンニングする。
をウエハ全面に塗布し、キャパシタ下部電極及び下部配
線３のパターンをパターンニングする。
【００１７】（６）次に、イオンミリングやウェット・
エッチングなどの方法でエッチングし、キャパシタ下部
電極及び下部配線３だけ残す。
エッチングなどの方法でエッチングし、キャパシタ下部
電極及び下部配線３だけ残す。
【００１８】（７）レジスト除去した後、再びレジスト
をウェア全面に塗布し、キャパシタ上部電極及び電極コ
ンタクト層５のパターンの窓が開くよう、パターンニン
グする。
をウェア全面に塗布し、キャパシタ上部電極及び電極コ
ンタクト層５のパターンの窓が開くよう、パターンニン
グする。
【００１９】（８）ウェハ表面クリーンニング後、ウエ
ハ全面にＡｌ／Ｔｉ／Ｐｔ／Ａｕを蒸着し、リフトオフ
法によりキャパシタ上部電極及び電極コンタクト層５を
形成する。
ハ全面にＡｌ／Ｔｉ／Ｐｔ／Ａｕを蒸着し、リフトオフ
法によりキャパシタ上部電極及び電極コンタクト層５を
形成する。
【００２０】（９）同様に、リフトオフ法でＡｕ上部配
線６を形成する。
線６を形成する。
【００２１】以上の工程による本発明の方法により、耐
圧劣化がなく、また特性の均一性、再現性の良いキャパ
シタが得られる。
圧劣化がなく、また特性の均一性、再現性の良いキャパ
シタが得られる。
【００２２】請求項２の発明の一実施例を図２を用いて
説明する。図２は本発明の方法によって作製されるキャ
パシタの構造を示すための図である。
説明する。図２は本発明の方法によって作製されるキャ
パシタの構造を示すための図である。
【００２３】（１）下地１の上に、絶縁層２としてＳｉ
Ｏ2 をスパッタあるいは蒸着法などで全面に堆積する。
Ｏ2 をスパッタあるいは蒸着法などで全面に堆積する。
【００２４】（２）次に、キャパシタ下部電極及び下部
配線７としてＴａをスパッタあるいは蒸着法などで全面
に堆積する。
配線７としてＴａをスパッタあるいは蒸着法などで全面
に堆積する。
【００２５】（３）次に、レジストをウエハ全面に塗布
し、キャパシタ誘電体パターンと陰極パターン（図２の
８の部分に対応）の窓が開くよう、現像パターンニング
する。
し、キャパシタ誘電体パターンと陰極パターン（図２の
８の部分に対応）の窓が開くよう、現像パターンニング
する。
【００２６】（４）次に、キャパシタ誘電体となる部分
を陽極として、ウェット陽極酸化を行い、Ｔａ2 Ｏ5 層
８を形成する。電解溶液には、例えば、五ホウ酸アンモ
ニウム、エチレングリコールと水の混合液を用いる。
を陽極として、ウェット陽極酸化を行い、Ｔａ2 Ｏ5 層
８を形成する。電解溶液には、例えば、五ホウ酸アンモ
ニウム、エチレングリコールと水の混合液を用いる。
【００２７】（５）レジスト除去した後、再びレジスト
をウエハ全面に塗布し、キャパシタ下部電極及び配線パ
ターンをパターンニングする。
をウエハ全面に塗布し、キャパシタ下部電極及び配線パ
ターンをパターンニングする。
【００２８】（６）次に、イオンミリングやウェット・
エッチングなどの方法でエッチングし、キャパシタ下部
電極及び下部配線６だけ残す。
エッチングなどの方法でエッチングし、キャパシタ下部
電極及び下部配線６だけ残す。
【００２９】（７）レジスト除去した後、再びレジスト
をウエハ全面に塗布し、キャパシタ上部電極及び電極コ
ンタクト層５のパターンの窓が開くよう、パターンニン
グする。
をウエハ全面に塗布し、キャパシタ上部電極及び電極コ
ンタクト層５のパターンの窓が開くよう、パターンニン
グする。
【００３０】（８）ウエハ表面クリーンニング後、ウエ
ハ全面にＡｌ／Ｔｉ／Ｐｔ／Ａｕを蒸着し、リフトオフ
法によりキャパシタ上部電極及び電極コンタクト層５を
形成する。
ハ全面にＡｌ／Ｔｉ／Ｐｔ／Ａｕを蒸着し、リフトオフ
法によりキャパシタ上部電極及び電極コンタクト層５を
形成する。
【００３１】（９）同様に、リフトオフ法でＡｕ上部配
線６を形成する。
線６を形成する。
【００３２】以上の工程による本発明の方法により、キ
ャパシタの耐圧劣化のない、かつ均一性、再現性の良い
キャパシタが得られる。
ャパシタの耐圧劣化のない、かつ均一性、再現性の良い
キャパシタが得られる。
【００３３】
【発明の効果】本発明の方法により、耐圧劣化のない、
かつ均一性及び再現性の良い、ばらつきのないキャパシ
タが得られる。従って、本発明は、半導体集積回路の特
性向上に多大の貢献をなすものである。
かつ均一性及び再現性の良い、ばらつきのないキャパシ
タが得られる。従って、本発明は、半導体集積回路の特
性向上に多大の貢献をなすものである。
【図１】本発明を説明するための図。
【図２】本発明を説明するための図。
【図３】陽極酸化膜形成装置を示す図で、（ａ）は全体
図、（ｂ）は電極部を示す図である。
図、（ｂ）は電極部を示す図である。
１ 下地（Ｓｕｂｓｔｒａｔｅ） ２ ＳｉＯ2 絶縁層 ３ キャパシタ下部電極及び下部配線（Ａｌ） ４ Ａｌ2 Ｏ3 キャパシタ誘電体層 ５ キャパシタ上部電極及び電極コンタクト層（Ａｌ
／Ｔｉ／Ｐｔ／Ａｕ） ６ Ａｕ上部配線層 ７ キャパシタ下部電極及び下部配線（Ｔａ） ８ Ｔａ2 Ｏ5 キャパシタ誘電体層
／Ｔｉ／Ｐｔ／Ａｕ） ６ Ａｕ上部配線層 ７ キャパシタ下部電極及び下部配線（Ｔａ） ８ Ｔａ2 Ｏ5 キャパシタ誘電体層
Claims (2)
- 【請求項１】 キャパシタ下部電極をＡｌで形成する工
程と、その表面層を陽極酸化することによりキャパシタ
誘電体Ａｌ2 Ｏ3 を形成する工程と、Ａｌ／Ｔｉ／Ｐｔ
／Ａｕコンタクト薄膜層を形成する工程と、キャパシタ
上部電極をＡｕで形成する工程を備えることを特徴とす
るキャパシタの製造方法。 - 【請求項２】 キャパシタ下部電極をＴａで形成する工
程と、その表面層を陽極酸化することによりキャパシタ
誘電体Ｔａ2 Ｏ5 を形成する工程と、Ａｌ／Ｔｉ／Ｐｔ
／Ａｕコンタクト薄膜層を形成する工程と、キャパシタ
上部電極をＡｕで形成する工程を備えることを特徴とす
るキャパシタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5320649A JP2570607B2 (ja) | 1993-12-20 | 1993-12-20 | キャパシタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5320649A JP2570607B2 (ja) | 1993-12-20 | 1993-12-20 | キャパシタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07176694A true JPH07176694A (ja) | 1995-07-14 |
| JP2570607B2 JP2570607B2 (ja) | 1997-01-08 |
Family
ID=18123775
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5320649A Expired - Lifetime JP2570607B2 (ja) | 1993-12-20 | 1993-12-20 | キャパシタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2570607B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1005073A1 (en) * | 1998-11-27 | 2000-05-31 | Murata Manufacturing Co., Ltd. | Method of forming dielectric thin film pattern and method of forming laminate pattern comprising dielectric thin film and conductive thin film |
| KR100343049B1 (ko) * | 1998-06-15 | 2002-07-02 | 다니구찌 이찌로오, 기타오카 다카시 | 반도체 장치 및 그 제조방법 |
| WO2014102881A1 (ja) * | 2012-12-28 | 2014-07-03 | 国立大学法人東北大学 | 半導体装置、mis型トランジスタ及び多層配線基板 |
| KR101432138B1 (ko) * | 2012-09-26 | 2014-08-20 | 성균관대학교산학협력단 | 커패시터 및 이를 제조하는 제조방법 |
-
1993
- 1993-12-20 JP JP5320649A patent/JP2570607B2/ja not_active Expired - Lifetime
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100343049B1 (ko) * | 1998-06-15 | 2002-07-02 | 다니구찌 이찌로오, 기타오카 다카시 | 반도체 장치 및 그 제조방법 |
| EP1005073A1 (en) * | 1998-11-27 | 2000-05-31 | Murata Manufacturing Co., Ltd. | Method of forming dielectric thin film pattern and method of forming laminate pattern comprising dielectric thin film and conductive thin film |
| KR101432138B1 (ko) * | 2012-09-26 | 2014-08-20 | 성균관대학교산학협력단 | 커패시터 및 이를 제조하는 제조방법 |
| WO2014102881A1 (ja) * | 2012-12-28 | 2014-07-03 | 国立大学法人東北大学 | 半導体装置、mis型トランジスタ及び多層配線基板 |
| JPWO2014102881A1 (ja) * | 2012-12-28 | 2017-01-12 | 国立大学法人東北大学 | 多層配線基板 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2570607B2 (ja) | 1997-01-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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