JPH07176705A - 半導体集積回路装置とその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 ２層ゲート構造のＭＯＳＦＥＴと１層ゲート
構造のＭＯＳＦＥＴとを隣接して高密度に形成すること
ができる半導体集積回路装置とその製造方法を提供す
る。 【構成】 ２層ゲート構造のＭＯＳＦＥＴと１層ゲート
構造のＭＯＳＦＥＴとの間に、２層ゲート構造側が２層
ゲート構造とされ、１層ゲート構造側が１層ゲート構造
とされた緩衝用ダミー配線層を設けるようにする。上記
緩衝用ダミー配線層を境にして、２層ゲート構造側のゲ
ート電極と１層ゲート構造側のソース，ドレインをセル
フアライメントによりそれぞれ形成する。 【効果】 緩衝用ダミー配線の部分でのマスクずれを吸
収しつつ、２層ゲート構造のセルフアライメントによる
パターンニングと、１層ゲート構造のソース，ドレイン
のセルフアライメントによる拡散層とを分けて高密度に
形成することができ、しかも拡散層により両者を接続す
ることができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体集積回路装置
とその製造方法に関し、特に２層ゲート構造のＭＯＳＦ
ＥＴと１層ゲート構造のＭＯＳＦＥＴとを備えた一括消
去型不揮発性記憶装置等に利用して有効な技術に関する
ものである。

【０００２】

【従来の技術】電気的一括消去型ＥＥＰＲＯＭは、チッ
プに形成されたメモリセルの全てを一括して、又はチッ
プに形成されたメモリセルのうち、あるひとまとまりの
メモリセル群を一括して電気的に消去する機能を持つ不
揮発性記憶装置である。このような一括消去型ＥＥＰＲ
ＯＭに関しては、例えば、１９８０年のアイ・イー・イ
ー・イー、インターナショナル、ソリッド−ステート
サーキッツ コンファレンス（IEEE INTERNATIONAL SOL
ID-STATE CIRCUITS CONFERENCE) の頁152 〜153、１９
８７年のアイ・イー・イー・イー、インターナショナ
ル、ソリッド−ステート サーキッツ コンファレンス
(IEEE INTERNATIONAL SOLID-STATE CIRCUITSCONFERENC
E)の頁76〜77、アイ・イー・イー・イー・ジャーナル
オブ ソリッドステート サーキッツ，第２３巻第５号
（１９８８年）第1157頁から第1163頁(IEEE,J. Solid-S
tate Cicuits, vol.23(1988) pp.1157-1163)に記載され
ている。

【０００３】

【発明が解決しようとする課題】本願出願人において
は、コントロールゲートとフローティングゲートとを備
えた記憶トランジスタとして書込み動作もトンネル電流
により行うようにするとともに、従来とは逆にフローテ
ィングゲートに電荷を注入することにより、しきい値電
圧をワード線の選択レベルより高くなるようにして消去
動作を行う記憶トランジスタを開発した。この構成にお
いて、記憶トランジスタに対する消去動作は、そのしき
い値電圧がワード線の選択レベルに対して高くされるも
のであるから、従来のようにフローティンクゲートの電
荷を基板側に引き抜いてしきい値電圧を低くする記憶ト
ランジスタのように、過消去によってディプレッション
モードとされてワード線が非選択レベルであるにもかか
わずオン状態にされてしまうことによって他のメモリセ
ルを読み出し不能にしてしまうことがない。

【０００４】しかしながら、トンネル電流によって書込
み動作を行うものでは、読み出し動作によってトンネル
電流が発生して誤消去みがされてしまうことの無いよう
に、書込み時に非選択の記憶トランジスタにトンネル電
流が流れないような工夫や読み出し時に記憶トランジス
タのドレインに与えられる電圧を極力低くする等の工夫
が必要である。そこで、このような記憶トランジスタへ
のソフトライトを防止するために、複数からなる記憶ト
ランジスタを１ブロックとして選択ＭＯＳＦＥＴを設け
てデータ線や共通ソース線に接続することを考えた。し
かし、このような回路を半導体基板上に形成する場合、
２層ゲート構造からなる記憶トランジスタと１層ゲート
構造からなるる選択ＭＯＳＦＥＴとを効率よくレイアウ
トするために新たな工夫が必要になった。

【０００５】この発明の目的は、２層ゲート構造のＭＯ
ＳＦＥＴと１層ゲート構造のＭＯＳＦＥＴとを隣接して
高密度に形成することができる半導体集積回路装置とそ
の製造方法を提供することにある。この発明の前記なら
びにそのほかの目的と新規な特徴は、本明細書の記述お
よび添付図面から明らかになるであろう。

【０００６】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、２層ゲート構造のＭＯＳＦ
ＥＴと１層ゲート構造のＭＯＳＦＥＴとの間に、２層ゲ
ート構造側が２層ゲート構造とされ、１層ゲート構造側
が１層ゲート構造とされた緩衝用ダミー配線層を設ける
ようにする。

【０００７】

【作用】上記した手段によれば、緩衝用ダミー配線の部
分でのマスクずれを吸収しつつ、２層ゲート構造のセル
フアライメントによるパターンニングと、１層ゲート構
造のソース，ドレインのセルフアライメントによる拡散
層とを分けて高密度に形成することができる。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち他の代表的なものの概要を簡単に説明すれ
ば、下記の通りである。すなわち、２層ゲート構造のＭ
ＯＳＦＥＴを構成する第１層目のゲート電極を一体的に
形成し、上記１層目のゲート電極の上に絶縁膜を形成
し、緩衝用領域のほぼ中央を境にして１層ゲート構造の
ＭＯＳＦＥＴを構成するゲート絶縁膜を形成し、２層ゲ
ート構造のＭＯＳＦＥＴを構成する２層目ゲート電極と
上記１層ゲート構造のＭＯＳＦＥＴを構成するゲート電
極と緩衝用ダミー配線のそれぞれを同時に形成し、上記
２層ゲート構造のＭＯＳＦＥＴと１層ゲート構造のＭＯ
ＳＦＥＴの間に設けられた緩衝用領域のほぼ中央を境に
して１層構造側をマスクして上記２層目ゲート電極をマ
スクとするセルフアライメントにより実質的な２層構造
のゲート電極のパターニングを行い、上記２層構造側を
マスクして上記ゲート電極をマスクとするセルフアライ
メントにより１層構造のＭＯＳＦＥＴのソースとドレイ
ンの拡散を行うようにする。

【０００９】

【作用】上記した手段によれば、緩衝用ダミー配線の部
分でのマスクずれを吸収しつつ、２層ゲート構造のセル
フアライメントによる２層ゲート構造のＭＯＳＦＥＴと
１層ゲート構造のＭＯＳＦＥＴとを高密度に形成するこ
とができる。

【００１０】

【実施例】図３には、この発明に係る一括消去型不揮発
性記憶装置におけるメモリマットとその周辺部の一実施
例の概略回路図が示されている。メモリセルは、従来の
メモリセルと類似のコントロールゲートとフローティン
グゲートとを備えたスタックドゲート構造のＭＯＳＦＥ
Ｔとされる。この実施例では、後述するように書き込み
動作と消去動作とが共に薄い酸化膜を通したトンネル電
流を利用して行われるものである。

【００１１】フンローティングゲートが点々で示されて
なる記憶ＭＯＳＦＥＴＱＭは代表として１つに回路記号
が付されているように、複数個が１ブロックとされてド
レインとソースが共通化される。記憶ＭＯＳＦＥＴの共
通化されたドレインは、選択ＭＯＳＦＥＴＱＤを通して
データ線ＤＬに接続される。記憶ＭＯＳＦＥＴの共通化
されたソースは、選択ＭＯＳＦＥＴＱＳを通して共通ソ
ース線に接続される。この共通ソース線は、信号ＭＳＣ
によりスイッチ制御されるスイッチＭＯＳＦＥＴＱ２を
通して電圧ＶＭＷに接続される。この電圧ＶＭＷは、そ
の動作モードに応じて、読み出し動作と書込み動作のと
きには回路の接地電位が与えられ、消去動作のときには
負の電圧が与えられる。記憶ＭＯＳＦＥＴのコントロー
ルゲートは、代表として１つに回路記号が付されている
ようなワード線ＷＬに接続される。上記選択ＭＯＳＦＥ
Ｔは、上記ワード線ＷＬと平行に延長される選択線によ
って選択される。すなわち、上記選択ＭＯＳＦＥＴＱＤ
とＱＳは、メインデコーダＭＡＮ−ＤＥＣによって選択
されるメインワード線とされる。

【００１２】上記のようにメモリセルをブロックに分け
て、それぞれに選択ＭＯＳＦＥＴを介してデータ線ＤＬ
や回路のＶＭＷ（接地電位）を与える構成により、非選
択のメモリセルに対するストレスを軽減させることがで
きる。すなわち、ワード線ＷＬが選択され、データ線Ｄ
Ｌが非選択状態にされたメモリセルや、逆にワード線Ｗ
Ｌが非選択状態にされ、データ線ＤＬが非選択状態にさ
れることによって、書き込み又は消去動作においてデー
タを保持すべきメモリセルに上記書き込み又は消去用の
電圧が印加されることによソフトライトやソフトイレー
ズを防止するものである。この構成では、上記ブロック
内の小数のメモリセルにおいてのみ上記のようなストレ
スがかかるのみとなる。

【００１３】この実施例では、特に制限されないが、隣
接するデータ線ＤＬが奇数番目と偶数番目とに分けられ
る。そして、それぞれに対応してショートＭＯＳＦＥＴ
が設けられる。このショートＭＯＳＦＥＴは、奇数番目
と偶数番目のデータ線ＤＬを交互に選択するようにし、
非選択状態におかれるデータ線ＤＬを回路の接地電位の
固定レベルにして、隣接データ線ＤＬにおける相互のカ
ップリングノイズを低減するものである。このようなデ
ータ線ＤＬの構成に対応して、データ線ＤＬに現れた読
み出し信号を増幅するセンスアンプＳＡに対して、後述
するようなスイッチ回路としてのトランスファＭＯＳＦ
ＥＴも奇数と偶数とに分けられて選択される。

【００１４】上記メインデコーダＭＡＮ−ＤＥＣによっ
て選択されるブロック内のメモリセルは、サブデコーダ
ＳＵＢ−ＤＥＣによって１つが選択される。サブデコー
ダＳＵＢ−ＤＥＣは、上記ブロック内の１つのワード線
ＷＬを選択する。このような１つのワード線の選択信号
は、ゲートデコーダ（Pre Dec)によって形成される。す
なわち、サブデコーダＳＵＢ−ＤＥＣは、上記ゲートデ
コーダによって形成されたワード線の選択信号と、メイ
ンデコーダＭＡＮ−ＤＥＣによって形成された動作モー
ドに応じて形成された選択／非選択レベルとを受けて、
上記ブロック内のワード線の選択／非選択の駆動信号を
形成する。

【００１５】小メモリマットＭＡＴを挟むようにサブデ
コーダＳＵＢ−ＤＥＣが設けられる。例えば２つの小メ
モリマットに挟まれたサブデコーダＳＵＢ−ＤＥＣは、
その両側の１つの置きのワード線の駆動信号を形成す
る。上下に振り分けられたサブデコーダＳＵＢ−ＤＥＣ
は、その間に設けられ１つの置きのワード線の選択信号
を形成する。このようにして、小メモリマットのワード
線は、それを挟んで設けられた２つのサブデコーダに対
して１つ置きに交互に接続され、効率のよいレイアウト
を実現するものである。

【００１６】図４には、センスアンプとその周辺部の一
実施例の概略回路図が示されている。センスアンプの一
対の入出力のうち、一方の小メモリマットのデータ線に
対応した周辺部が代表として示され、それと対称的な回
路とされる他方の小メモリマット側の回路は一部が省略
されている。

【００１７】この実施例におていは、前記センスアンプ
ＳＡが増幅動作とデータ保持機能を持つようにされるも
のであることからセンスラッチＳＬのように表してい
る。センスラッチは、入力と出力とが交差接続されてな
るＣＭＯＳインバータ回路と、かかるＣＭＯＳインバー
タ回路により構成され、これのＣＭＯＳインバータ回路
には活性化電圧ＶＳＡＰとＶＳＡＮが供給されことによ
って、選択的に動作状態にされる。

【００１８】センスラッチＳＬの一対の入出力ノード
は、Ｙデコーダ（ＹＧ Ｄｅｃ）により形成される選択
信号によりスイッチ制御されるＭＯＳＦＥＴと、隣接す
る奇数と偶数の上記スイッチＭＯＳＦＥＴに対して共通
に設けらたスイッチＭＯＳＦＥＴを介して一対の入出力
線ＩＯＬとＩＯＲに接続される。上記共通に設けられた
スイッチＭＯＳＦＥＴは、上記センスラッチ列の間に設
けられたＹ系のプリデコーダ（ＹＰＧ Ｄｅｃ）により
形成される選択信号によりスイッチ制御される。このよ
うにＹゲートは、２つのＹ系デコーダの選択信号により
スイッチ制御される２つのＭＯＳＦＥＴから構成され
る。

【００１９】同図には、発明の理解を容易にするため
に、４本のデータ線に対応したセンスラッチ列毎に、プ
リデコーダを設けるようにしているが、実際には後述す
る図５に示すように、小メモリマット毎のセンスラッチ
列ＳＬの間に間隙、言い換えるならば、Ｘ系サブデコー
ダＳＵＢ Ｄｅｃに対応した空きエリアにＹ系のサブデ
コーダとしての上記プリデコーダが設けられる。このよ
うにＹ系のデコーダを分離することにより、上記カラム
スイッチＭＯＳＦＥＴのゲートに供給される選択信号線
の数を減らすことができる。つまり、カラムスイッチＭ
ＯＳＦＥＴの数に対応した数の選択信号線がセンスラッ
チ列と平行に多数配置されることによって配線エリアを
広くとる必要があるが、上記のようなＹデコーダの２分
割によってその配線数を低減させることができる。

【００２０】データ線ＤＬにはプリチャージ信号ＲＰＣ
２とＲＰＣ１をそれぞれ受けるプリチャージＭＯＳＦＥ
Ｔが設けられる。データ線ＤＬとセンスアンプの入出力
ノードとの間には、選択信号ＴＲ１とＴＲ２により制御
されるトランスファＭＯＳＦＥＴが設けられる。これら
のＭＯＳＦＥＴに相当するセンスラッチＳＬの右側回路
は省略されている。

【００２１】同図には省略されいてが、上記センスラッ
チの一対の入力には、入力ノードを０ＶにセットするＭ
ＯＳＦＥＴが設けられる。これにより、増幅動作を開始
する前には入力信号が０Ｖにセットされる。上記センス
ラッチＳＬの一対の入力は、上記トランスファＭＯＳＦ
ＥＴを介してデータ線ＤＬ０１Ｌ〜ＤＬ０４Ｌ等に接続
される。トランスファＭＯＳＦＥＴは、奇数番目のデー
タ線ＤＬ０１Ｌ及びＤＬ０３Ｌと偶数番目のデータ線Ｄ
Ｌ０２Ｌ及びＤＬ０４Ｌに対応して２つ分けられ、それ
ぞれ選択信号ＴＲ１とＴＲ２が供給される。これに対応
して、奇数データ線ＤＬ０１Ｌ及びＤＬ０３Ｌ設けられ
るプリチャージＭＯＳＦＥＴのゲートには、プリチャー
ジ電圧ＲＰＣ１が供給され、偶数データ線ＤＬ０２Ｌ及
びＤＬ０４Ｌに設けられるプリチャージＭＯＳＦＥＴの
ゲートには、プリチャージ電圧ＲＰＣ２が供給される。

【００２２】この実施例では、前記同様に上記一対のメ
モリマットは一方が活性化されるときには、他方が非活
性化される。この非活性化されるメモリマットは、それ
が非活性状態にされるにもかかわらず、上記トランスフ
ァＭＯＳＦＥＴがオン状態にされ、それに対応したデー
タ線がセンスアンプの入力に接続される。そして、前記
のように非活性メモリマット側では、データ線のプリチ
ャージ電圧が、活性化されるメモリマットのデータ線の
ハイレベルとロウレベルの中間電位になるように低く設
定される。このようにして、非活性側のメモリマットの
データ線はセンスアンプの基準電圧として用いられる。

【００２３】特に制限されないが、センスラッチＳＬが
ＣＭＯＳラッチ回路により構成されることに対応して、
書き込み動作のときには各ラッチに対して書き込みデー
タで保持させられる。すなわち、上記ＹゲートＹＧを順
次に開いて書き込みデータをセットした後に、偶数用と
奇数用のトランスファＭＯＳＦＥＴを同時にオン状態に
して同時に書き込み動作を行うようにするものである。
このような書き込み動作に応じてセンスアンプの動作電
圧が書込み電圧に対応した４Ｖのような電圧に切り替え
られる。これに対して、読み出し動作及び書き込みベリ
ファイ時には、最初のメモリサイクルを除いて偶数と奇
数のデータ線が交互に千鳥状に活性化されることよっ
て、パイプライン的な連続アクセスが可能にされる。

【００２４】図５には、この発明に係る一括消去型不揮
発性記憶装置の一実施例のメモリマット直接周辺部にお
けるレイアウト図が示されている。縦長エリアの中央部
分においてセンスラッチＳＬが縦方向に配列される。こ
のセンスラッチＳＬの列を挟んで２つのメモリマットが
設けられる。上記２つに分けられたメモリマットは、そ
れぞれが小メモリマットＭＡＴ０Ｌ〜ＭＡＴ７ＬとＭＡ
Ｔ０Ｒ〜ＭＡＴ７Ｒから構成される。小メモリマットＭ
ＡＴ０ＬとＭＡＴ０Ｒの上部には、冗長データ線用と管
理ビット用のメモリマットが設けられる。

【００２５】上記小メモリマットの両側にはＸ系のサブ
デコーダＳＵＢ−Ｄｅｃが配置される。小メモリマット
と左側チップ周辺との間には、ディスチャージＭＯＳＦ
ＥＴ（ＤＭＯＳ）及びソースＭＯＳＦＥＴ（ＳＭＯＳ）
が設けられる。チップの上部には、メインデコーダ（Ｍ
ａｉｎ Ｄｅｃ）が配置される。そして、その上左端に
は、ゲートデコーダ（Ｐｒｅ Ｄｅｃ）が設けられ、そ
の下には上記ＤＭＯＳとＳＭＯＳを駆動するドライバ回
路が設けられる。

【００２６】同図のセンスラッチＳＬには、前記のよう
なＹゲートも含まれる。このＹゲート部に対応した上部
には、Ｙ系のデコーダＹＧ Ｄｅｃが配置され、センス
ラッチＳＬの間で、上記Ｘ系のサブデコーダＳＵＢ Ｄ
ｅｃに対応した部分には、Ｙ系のサブデコーダとしての
プリデコーダＹＰＧ Ｄｅｃが設けられる。

【００２７】図１と図２には、この発明が適用された一
括消去型不揮発性記憶装置のメモリセルアレイ部の一実
施例の概略レイアウト図が示されている。図１と図２
は、切返しパターンのうちの上部と下部であり、相互の
関係の理解を容易にするために中央部となる図１と図２
の接合部分が互いにオーバーラップするように示されて
いる。

【００２８】図１と図２において、中央部の共通ソース
コンタクト列を中心にして上下対称的にソース側のスイ
ッチＭＯＳＦＥＴＱＳとメモリ及びドレイン側スイッチ
ＭＯＳＦＥＴＱＤが配置される。また、図１の上端であ
るドレイン／ウェルコンタクト列を中心にして、図１と
図２からなる下側のパターンが対称的に図示しない上側
に配置される。図２の下端である上記同様なドレイン／
ウェルコンタクト列を中心にして、図２と図１からなる
上側のパターンが対称的に図示しない下側に配置され
る。このような繰り返しパターンにより、図３に示すよ
うなメモリマットＭＡＴが構成される。

【００２９】図１を例にして説明すると、メモリ部はコ
ントロールゲートに接続されるワード線を構成する第２
層目ポリシリコン層ＳＧが前記ブロックに対応して複数
個が図１の縦方向に延長される。同図には、メモリブロ
ックの両端のデータ線を構成するワード線が代表として
例示的に示され、その間に配置されるべき複数のワード
線は省略されている。

【００３０】第１層目のアルミニュウム等からなる金属
配線層Ｍ１からなるビット線（データ線）ＢＬが、上記
ワード線と直交するように横方向に延長される。このデ
ータ線ＢＬと上記ワード線とが重なり合う下部に、言い
換えるならば、上記データ線ＢＬの両側に沿って共通化
されてドレイン拡散層とソース拡散層が形成され、上記
ワード線ＷＬの下に２層ゲート構造の記憶トランジスタ
が形成される。このことは、後に説明する製造工程順に
従ったパターン図と断面図から明らかになるであろう。

【００３１】上記メモリの両端側には後に説明するする
残ゲート（緩衝用ダミー配線）を介して、ドレイン側の
スイッチＭＯＳＦＥＴ（ＳＴＭＯＳ）とソース側のスイ
ッチＭＯＳＦＥＴ（ＳＴＭＯＳ）のゲート電極と一体的
に形成される２層目ポリシリコン層ＳＧ（ＳＩＤとＳＩ
Ｓ）がそれぞれ形成される。これらの２層目ポリシリコ
ン層（ＳＩＤとＳＩＳ）は、前記メインワード線とされ
る。

【００３２】ドレイン／ウェルのコンタクト列は、上記
データ線ＢＬとドレイン側のスイッチＭＯＳＦＥＴの一
方のドレイン，ソースとを接続する。このスイッチＭＯ
ＳＦＥＴの他方のソース，ドレインは、前記１つのブロ
ックを構成する複数の記憶トランジスタの共通化された
ドレイン領域と拡散層により接続される。この実施例で
は、複数のデータ線の間に共通ソース線ＳＬが配置され
る。この共通ソース線ＳＬは、データ線ＢＬと同じ１層
目の金属配線層Ｍ１からなり、上記コンタクト穴の下の
半導体基板上には、ウェル領域と同じ導電型とされ、オ
ーミックコンタクト用領域に接続される。つまり、この
実施例のメモリアレイは、前記のようなトンネル電流を
利用した消去／書込みを行うために、記憶トランジスタ
が形成された基板電位を動作モードに応じて変化させる
ためにウェル領域に形成されるものであり、共通ソース
線はウェル領域と電気的に接続される。

【００３３】ソースのコンタクト列は、上記共通ソース
線ＳＬとソース側のスイッチＭＯＳＦＥＴの一方のドレ
イン，ソースとを接続する。ソース側のスイッチＭＯＳ
ＦＥＴは、ワード線方向に並んで形成される複数のスイ
ッチＭＯＳＦＥＴの一方のソース，ドレインが、そのゲ
ート電極の延長方向に延びて共通に形成されており、上
記複数のデータ線ＤＬ置きに１本の割合で設けられる上
記共通ソース線ＳＬと接続される。上記スイッチＭＯＳ
ＦＥＴの他方のドレイン，ソースは、前記１つのブロッ
クを構成する複数の記憶トランジスタの共通化されたソ
ース領域と拡散層により接続される。

【００３４】上記残ゲートは次のような理由により設け
られる。記憶トランジスタを構成する２層ゲートを高密
度に形成するために、２層目のポリシリコン層ＳＧをマ
スクとするセルフアライメント技術を利用する。一方、
スイッチＭＯＳＦＥＴにおいても、そのドレインとソー
スを２層目のポリシリコン層ＳＧをマスクとするセルフ
アライメント技術を利用する。しかし、上記２層ゲート
構造の記憶トランジスタにあっては、２層目ゲート電極
の下には、層間絶縁膜や１層目ゲート電極等のように比
較的厚い厚さをエッチングする必要があるのに対して、
１層ゲート構造のＭＯＳＦＥＴにあってはソース，ドレ
インが形成されるべき半導体基板上には薄い酸化膜しか
存在しないために、同時にエッチングすると１層ゲート
構造のＭＯＳＦＥＴ側でソース，ドレインが形成される
べき基板表面もエッチングされてしまうという問題が生
じる。

【００３５】従来のＥＰＲＯＭ等のような２層ゲート構
造の記憶トランジスタを用いるものでは、素子分離用の
フィールド絶縁膜を緩衝エリアとして上記過剰なエッチ
ング行われても問題ないようにするものである。しか
し、この実施例のように２層ゲート構造の記憶トランジ
スタに近接して１層ゲート構造のＭＯＳＦＥＴを配置す
る構成では、前記のようなフィールド絶縁膜を形成する
と集積度が低下してしまうことの他、拡散層を利用して
記憶トランジスタの共通ドレイン側又は共通ソース側と
上記スイッチＭＯＳＦＥＴのそれと接続されるべきソー
ス，ドレインとを接続することができなくなる。

【００３６】仮に、上記フィールド絶縁膜を狭く形成す
ることができたとしても、ポリシリコン又は金属配線層
により上記記憶トランジスタの共通ドレイン及び共通ソ
ースと上記ドレイン側スイッチＭＯＳＦＥＴ及びソース
側のスイッチＭＯＳＦＥＴとを接続せざるを得なくな
り、そのコンタクト領域を設ける等のために結局集積度
が低下してしまう。このような問題を解決するために、
上記残ゲートが設けられる。この残ゲートの構造及びそ
の役割は、次の図６ないし図２１を用いて詳細に説明す
る。

【００３７】図６ないし図２１には、上記記憶トランジ
スタと残ゲート及びスイッチＭＯＳＦＥＴの製造工程順
に従ったパターン図と断面図が示されている。断面図は
パターン図のａ−ａ’に対応したワード線方向のものが
（Ａ）とし、パターン図のｂ−ｂ’に対応したデータ線
方向のものが（Ｂ）として示されている。また、以下上
記図６ないし図２１において、図面を見やすくするため
に、各図の工程において形成された主要な部分について
記号が付され、既に説明したものの記号が省略されてい
る。

【００３８】図６のパターン図に示すように、フィール
ド絶縁膜１を形成する。すなわち、図７の（Ａ）に示す
ように、ウェル形成後にシリコン窒化膜（Ｓｉ₃ Ｎ₄ ）
をマクスにしてフィールド絶縁膜１を形成する。犠牲酸
化膜形成除去後にメモリゲート酸化膜（ＳｉＯ₂ ）２を
形成する。このメモリゲート酸化膜２の膜厚は、７〜１
０ｎｍのようにトンネル電流が流れるように薄く形成さ
れる。（Ｂ）では、上記メモリゲート絶縁膜２のみが示
されている。

【００３９】図８のパターン図に示すうように、シリコ
ン窒化膜（ＣＶＤ−Ｓｉ₃ Ｎ₄ ）４と、その下の第１層
リンドープポリシリコン膜３が形成される。このシリコ
ン窒化膜４とその下の第１層リンドープポリシリコン膜
３は、記憶トランジスタのソース，ドレインを形成する
ようなパターンとされ、共通ドレイン側とされる領域が
後に形成されるスイッチＭＯＳＦＥＴのソース，ドレイ
ンが形成される部分（図８の上側）までスイッチ側ＭＯ
ＳＦＥＴに向かって延びるよう形成される。スイッチＭ
ＯＳＦＥＴが形成される領域はその全面を覆うようにさ
れる。

【００４０】図９の断面図（Ａ１）に示すように、第１
層リンドープポリシリコン膜（下部フローティングゲー
ト）３を形成する。この第１層リンドープポリシリコン
膜３の膜厚は約１００ｎｍにされる。上記第１層リンド
ープポリシリコン層３の上には、シリコン窒化膜（ＣＶ
Ｄ−Ｓｉ₃ Ｎ₄ ）４が形成される。これらを形成後に、
上記の図８のパターン図に示すように、メモリ（記憶ト
ランジスタ）のソース，ドレイン部を開口してエッチン
グする。そして、ライト酸化膜５を形成後にソース，ド
レイン部分をそれぞれ別々にレジスト膜を用いて開口
し、イオン打ち込みとアニールにより記憶トランジスタ
の共通化されたドレイン６とソース７を構成する拡散層
を形成する。

【００４１】（Ａ２）に示すように、ＣＶＤ−ＳｉＯ₂
膜を形成後に全面エッチバックにより、メモリゲート端
部にサイドウォール８を形成する。（Ａ３）に示すよう
に、熱酸化によってＡｓがドープされているドレイン，
ソース上に選択的に酸化膜９を形成する。このとき、サ
イドウォール８はメモリゲート端が酸化されないようス
トッパーの役割を果たす。以上の（Ａ１）〜（Ａ３）の
工程において、（Ｂ）のように、周辺及びスイッチＭＯ
ＳＦＥＴ部は上記第１層リンドープポリシリコン層３と
シリコン窒化膜（ＣＶＤ−Ｓｉ₃ Ｎ₄ ）４により覆われ
ている。また、異なるブロックの記憶トランジスタは、
（Ａ１）〜（Ａ３）のように、１層目のゲート電極（フ
ローティンクゲート）が分離されているが、同じブロッ
クのゲート電極は、（Ｂ）のように一体的に形成された
ままである。

【００４２】図１０のパターン図及び図１１の断面図に
示すように、熱リン酸に浸すことにより、上記シリコン
窒化膜（ＣＶＤ−Ｓｉ₃ Ｎ₄ ）４が全面的に除去され
る。これにより、第１層リンドープポリシリコン膜（下
部フローティングゲート）３とサイドウォール８が残る
こととなる。

【００４３】図１２のパターン図に示すように、第２層
リンドープポリシリコン膜１０を形成する。この第２層
リンドープポリシリコン膜１０は上部フローティグゲー
トを構成するものであり、約４０〜１００ｎｍのような
膜厚とされる。この第２層リンドープポリシリコン膜１
０は、メモリが形成される部分のフィールド絶縁膜上で
エンチンジ除去され、ブロック間のゲートの分離が行わ
れる。

【００４４】図１３の断面図（Ａ）に示すように、記憶
トランジスタのフローティングゲートは、前記第１層リ
ンドープポリシリコン膜（下部フローティングゲート）
３とその上に形成された第２層リンドープポリシリコン
膜１０がソース，ドレインの上部を覆うようなＴ字形態
にされる。上記のように異なるブロックの記憶トランジ
スタは、フィールド絶縁膜上で分離されているが、同じ
ブロックのゲート電極は、上記同様にスイッチＭＯＳＦ
ＥＴが形成される周辺部分を含めて（Ｂ）のように一体
的に形成されたままである。

【００４５】図１４のパターン図に示すように、上記層
間絶縁膜１１が形成されて後に残ゲートととなる部分の
ほぼ中央を境にしてスイッチＭＯＳＦＥＴが形成される
部分がエッチング除去される。すなわち、図１５の断面
図（Ｂ１）に示すように、上記第２層リンドープポリシ
リコン膜１０上に層間絶縁膜１１が形成される。この絶
縁膜１１は、下からＳｉＯ₂ ／Ｓｉ₃ Ｎ₄ ／ＳｉＯ₂ ／
Ｓｉ₃ Ｎ₄ からなる４層がＣＶＤにより形成され、それ
ぞれの膜厚は下から５ｎｍ／１０ｎｍ／３ｎｍ／１０ｎ
ｍのようにそれぞれ形成される。

【００４６】（Ｂ２）に示すように、上記後に残ゲート
ととなる部分のほぼ中央を境にしてメモリ部を覆うよう
にしてスイッチＭＯＳＦＥＴが形成される部分の層間絶
縁膜１１、第１層と第２層リンドープポリシリコン層３
と１０がエッチング除去される。

【００４７】（Ｂ３）に示すように、犠牲酸化膜を形
成，除去後にスイッチＭＯＳＦＥＴと周辺ＭＯＳＦＥＴ
のゲート酸化膜１２を形成する。このとき、メモリ側は
層間絶縁膜１１の最上部のＳｉ₃ Ｎ₄ がマスクの役割を
するために上記の酸化、除去されない。

【００４８】図１６のパターン図及び図１７の断面図に
示すように、第３層ポリサイド膜１３が形成される。す
なわち、第３層ポリサイド膜１３は、下から順にリンド
ープＳｉ／ＷＳｉ₂ ，ＭｏＳｉ₂ 等のシリサイド／ＣＶ
Ｄ−ＳｉＯ₂ からなり、それぞれの膜厚は下から順に１
００ｎｍ／１５０ｎｍ／３００ｎｍのように形成され
る。

【００４９】上記第３層ポリサイド膜１３は、ワード線
と、スイッチＭＯＳＦＥＴや図示しない周辺ＭＯＳＦＥ
Ｔのゲート及び上記第１、第２ポリシリコン段差部を覆
う部分を残してエッチング除去する。図１４と図１５の
工程で形成された上記第１、第２ポリシリコン段差部を
覆う部分が残ゲートとされる。この残ゲートは、マスク
ずれを緩衝するための緩衝用エリアとして利用され、ワ
ード線と同じ配線材料にされるから緩衝用ダミー配線と
いうことができる。

【００５０】図１８のパターン図及び図１９の断面図に
示すように、上記残ゲートを境にしてメモリ部を除くス
イッチＭＯＳＦＥＴや周辺ＭＯＳＦＥＴの部分をレジス
ト膜等により覆い、メモリ部と残ゲートのメモリ側端が
第３層ポリサイド膜１３のＣＶＤ−ＳｉＯ₂ をマクスと
するセルフアライメントにより、層間絶縁膜１１、第２
ポリシリコン層１０、第１ポリシリコン層３をエッチン
グ除去する。このような深いエッチングにおいて、スイ
ッチＭＯＳＦＥＴや周辺ＭＯＳＦＥＴ側は上記レジスト
膜に覆われているのエッチングが行われない。

【００５１】図２０のパターン図と図２１の断面図に示
すように、メモリ側をレジスト膜等により覆い、スイッ
チＭＯＳＦＥＴや周辺ＭＯＳＦＥＴでは上記第３層ポリ
サイド膜１３のＣＶＤ−ＳｉＯ₂ をマクスとするセルフ
アライメントにより、ソース，ドレインの開口を行って
ソース，ドレイン１４を拡散形成する。このとき、
（Ｃ）メモリ側のソース，ドレインは、メモリ拡散層で
ある共通化されたソース，ドレイン拡散層６（ソース側
のスイッチＭＯＳＦＥＴではソース拡散層７）と重なる
ように形成される。

【００５２】このとき、スイッチＭＯＳＦＥＴや周辺Ｍ
ＯＳＦＥＴは、ＬＤＤ構造としてもよいし、シングルド
レイン構造としてもよい。同図にはサイドウォール１５
を付けてＬＤＤ構造とする例が示されている。なお、Ｃ
ＭＯＳ回路を構成するＮチャンネル型ＭＯＳＦＥＴとＰ
チャンネル型ＭＯＳＦＥＴは、一方を形成するときには
他方を覆うようにして形成されるものである。この後
に、データ線ＤＬやソース線ＳＬを構成する金属配線層
が形成されるものである。

【００５３】上記（Ｃ）のｃ−ｃ’断面図に示すよう
に、スイッチＭＯＳＦＥＴの記憶トランジスタの共通化
されたドレイン６又はソースとの接続されるべき一方の
ソース，ドレイン領域１４は、メモリ側の共通ドレイン
領域と共通ソース領域がそれぞれスイッチＭＯＳＦＥＴ
側に延びて形成されているので、上記第３層ポリサイド
膜１３のＣＶＤ−ＳｉＯ₂ をマクスとするセルフアライ
メントによるソース，ドレインの拡散時にオーバーラッ
プするように形成されることにより電気的に接続され
る。このことは、メモリ側の共通ソース領域７とそれに
対応して設けられるスイッチＭＯＳＦＥＴのソース，ド
レイン１４との接続も同様である。

【００５４】このようにして形成された残ゲートは、プ
ロセス的には緩衝用エリアとして利用できることの他、
かかる残ゲートに回路の接地電位を定常的に与えるよう
にして交流的に接地することより、スイッチＭＯＳＦＥ
Ｔのゲートに供給されるメインワード線の選択／非選択
信号がノイズとして、スイッチＭＯＳＦＥＴと隣接して
配置される記憶トランジスタのコントロールゲートが接
続されたワード線側にのるのを防止する役割を果たすこ
とができる。これにより、レイアウト的にも電気的にも
上記記憶ＭＯＳＦＥＴとスイッチＭＯＳＦＥＴとを高密
度に配置することができる。

【００５５】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１） ２層ゲート構造のＭＯＳＦＥＴと１層ゲート構
造のＭＯＳＦＥＴとの間に、２層ゲート構造側が２層ゲ
ート構造とされ、１層ゲート構造側が１層ゲート構造と
された緩衝用ダミー配線層を設けるようにすることによ
り、かかる緩衝用ダミー配線の部分でのマスクずれを吸
収しつつ、２層ゲート構造のセルフアライメントによる
パターンニングと、１層ゲート構造のソース，ドレイン
のセルフアライメントによる拡散層とを分けて高密度に
形成することができるという効果が得られる。

【００５６】（２） ２層ゲート構造のＭＯＳＦＥＴを
構成する第１層目のゲート電極を一体的に形成し、上記
１層目のゲート電極の上に絶縁膜を形成し、緩衝用領域
のほぼ中央を境にして１層ゲート構造のＭＯＳＦＥＴを
構成するゲート絶縁膜を形成し、２層ゲート構造のＭＯ
ＳＦＥＴを構成する２層目ゲート電極と上記１層ゲート
構造のＭＯＳＦＥＴを構成するゲート電極とのそれぞれ
を同時に形成し、上記２層ゲート構造のＭＯＳＦＥＴと
１層ゲート構造のＭＯＳＦＥＴの間に設けられた緩衝用
領域のほぼ中央を境にして１層構造側をマスクして上記
２層目ゲート電極をマスクとするセルフアライメントに
より実質的な２層構造のゲート電極のパターニングを行
い、上記２構造側をマスクして上記ゲート電極をマスク
とするセルフアライメントにより１層構造のＭＯＳＦＥ
Ｔのソースとドレインの拡散を行うようにする製造方法
により、緩衝用ダミー配線の部分でのマスクずれを吸収
しつつ、２層ゲート構造のセルフアライメントによる２
層ゲート構造のＭＯＳＦＥＴと１層ゲート構造のＭＯＳ
ＦＥＴとを高密度に形成することができるという効果が
得られる。

【００５７】（３） ワード線に結合されたコントロー
ルゲートとドレインが接続されたデータ線との相対的電
位関係によりフローティングゲートの電荷を放出してメ
モリのしきい値を下げ、コントロールゲートに高電圧を
印加してソース又は基板電位との相対的電位関係により
フローティングゲートへ電荷を注入してワード線単位で
のメモリのしきい値を上げるようにされた記憶トランジ
スタが複数個並列接続され、かかる複数の記憶トランジ
スタの共通化されたドレインがスイッチＭＯＳＦＥＴを
介して対応するデータ線に接続され、上記複数の記憶ト
ランジスタの共通化されたソースがスイッチＭＯＳＦＥ
Ｔを介してソース線に接続されてなるメモリアレイにお
いて、２層ゲート構造からなる記憶トランジスタをと、
１層ゲート構造からなるスイッチＭＯＳＦＥＴとの間に
記憶トランジスタ側が２層ゲート構造とされ、スイッチ
ＭＯＳＦＥＴが１層ゲート構造とされた緩衝用ダミー配
線層を設けるようにすることにより、半導体基板上の拡
散層を利用して両者の接続が可能になるとともに、上記
両ＭＯＳＦＥＴを高密度に形成することができるという
効果が得られる。

【００５８】（４） 上記緩衝用ダミー配線層には交流
的な接地電位を与えるようにすることにより、上記記憶
トランジスタのコントロールゲートが接続されるワード
線と、上記スイッチＭＯＳＦＥＴのゲートが接続される
選択線（メインワード線）との間のカップリングノイズ
の発生を防止することができるという効果が得られる。

【００５９】（５） 上記記憶トランジスタ及びスイッ
チＭＯＳＦＥＴはウェル内に形成されるものであり、共
通化されたドレインに設けられたスイッチＭＯＳＦＥＴ
の他端を、金属配線層からなるデータ線に接続し、それ
と同じ配線層からなり平行に延長される金属配線層によ
り上記共通ソース線が構成されるとともに、かかる共通
ソース線を構成する金属配線層下の半導体基板上にウェ
ルコンタクト用半導体領域を設け、上記データ線とスイ
ッチＭＯＳＦＥＴのコンタクトと同じ配列で共通ソース
線とウェルとのコンタクトを得るようにすることによ
り、ウェル電位を設定を安定化させることができるとい
う効果が得られる。

【００６０】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、１層
目又は２層目のゲート配線材料、あるいはその間の層間
絶縁膜材料は種々の実施形態を採ることができるもので
あり、その製造方法は何であってもよい。記憶ＭＯＳＦ
ＥＴとそれと接続されるスイッチＭＯＳＦＥＴは、前記
のようなトンネル電流を利用した書込みと消去が行われ
る一括消去型不揮発性記憶装置の他、２層ゲート構造の
ＭＯＳＦＥＴとそれに接続される１層ゲート構造のＭＯ
ＳＦＥＴとが備えた半導体集積回路装置に広く利用でき
る。

【００６１】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、２層ゲート構造のＭＯＳＦ
ＥＴと１層ゲート構造のＭＯＳＦＥＴとの間に、２層ゲ
ート構造側が２層ゲート構造とされ、１層ゲート構造側
が１層ゲート構造とされた緩衝用ダミー配線層を設ける
ようにすることにより、かかる緩衝用ダミー配線の部分
でのマスクずれを吸収しつつ、２層ゲート構造のセルフ
アライメントによるパターンニングと、１層ゲート構造
のソース，ドレインのセルフアライメントによる拡散層
とを分けて高密度に形成することができる。

【００６２】２層ゲート構造のＭＯＳＦＥＴを構成する
第１層目のゲート電極を一体的に形成し、上記１層目の
ゲート電極の上に絶縁膜を形成し、緩衝用領域のほぼ中
央を境にして１層ゲート構造のＭＯＳＦＥＴを構成する
ゲート絶縁膜を形成し、２層ゲート構造のＭＯＳＦＥＴ
を構成する２層目ゲート電極と上記１層ゲート構造のＭ
ＯＳＦＥＴを構成するゲート電極とのそれぞれを同時に
形成し、上記２層ゲート構造のＭＯＳＦＥＴと１層ゲー
ト構造のＭＯＳＦＥＴの間に設けられた緩衝用領域のほ
ぼ中央を境にして１層構造側をマスクして上記２層目ゲ
ート電極をマスクとするセルフアライメントにより実質
的な２層構造のゲート電極のパターニングを行い、上記
２構造側をマスクして上記ゲート電極をマスクとするセ
ルフアライメントにより１層構造のＭＯＳＦＥＴのソー
スとドレインの拡散を行うようにする製造方法により、
緩衝用ダミー配線の部分でのマスクずれを吸収しつつ、
２層ゲート構造のセルフアライメントによる２層ゲート
構造のＭＯＳＦＥＴと１層ゲート構造のＭＯＳＦＥＴと
を高密度に形成することができる。

【００６３】ワード線に結合されたコントロールゲート
とドレインが接続されたデータ線との相対的電位関係に
よりフローティングゲートの電荷を放出してメモリのし
きい値を下げ、コントロールゲートに高電圧を印加して
ソース又は基板電位との相対的電位関係によりフローテ
ィングゲートへ電荷を注入してワード線単位でのメモリ
のしきい値を上げるようにされた記憶トランジスタが複
数個並列接続され、かかる複数の記憶トランジスタの共
通化されたドレインがスイッチＭＯＳＦＥＴを介して対
応するデータ線に接続され、上記複数の記憶トランジス
タの共通化されたソースがスイッチＭＯＳＦＥＴを介し
てソース線に接続されてなるメモリアレイにおいて、２
層ゲート構造からなる記憶トランジスタをと、１層ゲー
ト構造からなるスイッチＭＯＳＦＥＴとの間に記憶トラ
ンジスタ側が２層ゲート構造とされ、スイッチＭＯＳＦ
ＥＴが１層ゲート構造とされた緩衝用ダミー配線層を設
けるようにすることにより、半導体基板上の拡散層を利
用して両者の接続が可能になるとともに、上記両ＭＯＳ
ＦＥＴを高密度に形成することができる。

【００６４】上記緩衝用ダミー配線層には交流的な接地
電位を与えるようにすることにより、上記記憶トランジ
スタのコントロールゲートが接続されるワード線と、上
記スイッチＭＯＳＦＥＴのゲートが接続される選択線
（メインワード線）との間のカップリングノイズの発生
を防止することができる。

【００６５】上記記憶トランジスタ及びスイッチＭＯＳ
ＦＥＴはウェル内に形成されるものであり、共通化され
たドレインに設けられたスイッチＭＯＳＦＥＴの他端
を、金属配線層からなるデータ線に接続し、それと同じ
配線層からなり平行に延長される金属配線層により上記
共通ソース線が構成されるとともに、かかる共通ソース
線を構成する金属配線層下の半導体基板上にウェルコン
タクト用半導体領域を設け、上記データ線とスイッチＭ
ＯＳＦＥＴのコンタクトと同じ配列で共通ソース線とウ
ェルとのコンタクトを得るようにすることにより、ウェ
ル電位を設定を安定化させることができる。

【図面の簡単な説明】

【図１】図１には、この発明が適用された一括消去型不
揮発性記憶装置のメモリセルアレイ部の一実施例の一部
概略レイアウト図である。

【図２】図２には、この発明が適用された一括消去型不
揮発性記憶装置のメモリセルアレイ部の一実施例の残り
一部概略レイアウト図である。

【図３】この発明に係る一括消去型不揮発性記憶装置に
おけるメモリマットとその周辺部の一実施例を示す概略
回路図である。

【図４】この発明に係る一括消去型不揮発性記憶装置に
おけるセンスアンプとその周辺部の一実施例を示す概略
回路図である。

【図５】この発明に係る一括消去型不揮発性記憶装置の
一実施例のメモリマット直接周辺部におけるレイアウト
図である。

【図６】上記記憶トランジスタと残ゲート及びスイッチ
ＭＯＳＦＥＴの製造工程順に従ったパターン図である。

【図７】図６のａ−ａ’とｂ−ｂ’に対応した断面図で
ある。

【図８】上記記憶トランジスタと残ゲート及びスイッチ
ＭＯＳＦＥＴの製造工程順に従ったパターン図である。

【図９】図８のａ−ａ’とｂ−ｂ’に対応した断面図で
ある。

【図１０】上記記憶トランジスタと残ゲート及びスイッ
チＭＯＳＦＥＴの製造工程順に従ったパターン図であ
る。

【図１１】図１０のａ−ａ’とｂ−ｂ’に対応した断面
図である。

【図１２】上記記憶トランジスタと残ゲート及びスイッ
チＭＯＳＦＥＴの製造工程順に従ったパターン図であ
る。

【図１３】図１２のａ−ａ’とｂ−ｂ’に対応した断面
図である。

【図１４】上記記憶トランジスタと残ゲート及びスイッ
チＭＯＳＦＥＴの製造工程順に従ったパターン図であ
る。

【図１５】図１４のａ−ａ’とｂ−ｂ’に対応した断面
図である。

【図１６】上記記憶トランジスタと残ゲート及びスイッ
チＭＯＳＦＥＴの製造工程順に従ったパターン図であ
る。

【図１７】図１６のａ−ａ’とｂ−ｂ’に対応した断面
図である。

【図１８】上記記憶トランジスタと残ゲート及びスイッ
チＭＯＳＦＥＴの製造工程順に従ったパターン図であ
る。

【図１９】図１８のａ−ａ’とｂ−ｂ’に対応した断面
図である。

【図２０】上記記憶トランジスタと残ゲート及びスイッ
チＭＯＳＦＥＴの製造工程順に従ったパターン図であ
る。

【図２１】図２０のａ−ａ’とｂ−ｂ’及びｃ−ｃ’に
対応した断面図である。

【符号の説明】

ＭＡＴ，ＭＡＴ０Ｌ〜ＭＡＴ７Ｒ…小メモリマット、Ｓ
ＵＢ−ＤＥＣ…サブデコーダ、ＭＡＮ−ＤＥＣ…メイン
デコーダ、ＳＬ…センスラッチ回路、ＹＰＧＤＥＣ…Ｙ
プリデコーダ、ＹＧ Ｄｅｃ…Ｙデコーダ。１…フィー
ルド絶縁膜、２…メモリゲート酸化膜、３…第１層リン
ドープポリシリコン膜、４…シリコン窒化膜、５…ライ
ト酸化膜、６…メモリドレイン拡散層、７…メモリソー
ス拡散層、８…サイドウォール、９…酸化膜、１０…第
２層リンドープポリシリコン膜、１１…層間絶縁膜、１
２…スイッチＭＯＳＦＥＴのゲート絶縁膜、１３…第３
層ポリサイド膜、１４…スイッチＭＯＳＦＥＴのソー
ス，ドレイン拡散層、１５…サイドウォール。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 ２層ゲート構造のＭＯＳＦＥＴと、それ
   と近接して配置される１層ゲート構造のＭＯＳＦＥＴと
   を含み、上記２層ゲート構造のＭＯＳＦＥＴと１層ゲー
   ト構造のＭＯＳＦＥＴとの間に設けられ、２層ゲート構
   造側が２層ゲート構造とされ、１層ゲート構造側が１層
   ゲート構造とされてなる緩衝用ダミー配線層を設けてな
   ることを特徴とする半導体集積回路装置。
2. 【請求項２】 ワード線に結合されたコントロールゲー
   トとドレインが接続されたデータ線との相対的電位関係
   によりフローティングゲートの電荷を放出してメモリの
   しきい値を下げ、コントロールゲートに高電圧を印加し
   てソース又は基板電位との相対的電位関係によりフロー
   ティングゲートへ電荷を注入してワード線単位でのメモ
   リのしきい値を上げるようにされた記憶トランジスタが
   複数個並列接続され、かかる複数の記憶トランジスタの
   共通化されたドレインがスイッチＭＯＳＦＥＴを介して
   対応するデータ線に接続され、上記複数の記憶トランジ
   スタの共通化されたソースがスイッチＭＯＳＦＥＴを介
   してソース線に接続されてなるメモリアレイを備え、上
   記記憶トランジスタが２層ゲート構造とされ、スイッチ
   ＭＯＳＦＥＴが１層ゲート構造とされ、上記記憶トラン
   ジスタとスイッチＭＯＳＦＥＴとの間に記憶トランジス
   タ側が２層ゲート構造とされ、スイッチＭＯＳＦＥＴが
   １層ゲート構造とされた緩衝用ダミー配線層を設けてな
   ることを特徴とする半導体集積回路装置。
3. 【請求項３】 上記緩衝用ダミー配線層には交流的な接
   地電位が与えられるものであることを特徴とする請求項
   ２の半導体集積回路装置。
4. 【請求項４】 上記記憶トランジスタ及びスイッチＭＯ
   ＳＦＥＴはウェル内に形成されるものであり、共通化さ
   れたドレインに設けられたスイッチＭＯＳＦＥＴの他端
   は、金属配線層からなるデータ線に接続され、それと同
   じ配線層からなり平行に延長される金属配線層により上
   記共通ソース線が構成されるとともに、かかる共通ソー
   ス線を構成する金属配線層下の半導体基板上にウェルコ
   ンタクト用半導体領域を設け、上記データ線とスイッチ
   ＭＯＳＦＥＴのコンタクトと同じ配列で共通ソース線と
   ウェルとのコンタクトを得るようにしてなることを特徴
   とする請求項２の半導体集積回路装置。
5. 【請求項５】 ２層ゲート構造のＭＯＳＦＥＴを構成す
   る第１層目のゲート電極を一体的に形成する工程、上記
   １層目のゲート電極の上に絶縁膜を形成する工程、緩衝
   用領域のほぼ中央を境にして１層ゲート構造のＭＯＳＦ
   ＥＴを構成するゲート絶縁膜を形成する工程、２層ゲー
   ト構造のＭＯＳＦＥＴを構成する２層目ゲート電極と上
   記１層ゲート構造のＭＯＳＦＥＴを構成するゲート電極
   とのそれぞれを同時に形成する工程、上記２層ゲート構
   造のＭＯＳＦＥＴと１層ゲート構造のＭＯＳＦＥＴの間
   に設けられた緩衝用領域のほぼ中央を境にして１層構造
   側をマスクして上記２層目ゲート電極をマスクとするセ
   ルフアライメントにより実質的な２層構造のゲート電極
   のパターニングを行う工程、上記２構造側をマスクして
   上記ゲート電極をマスクとするセルフアライメントによ
   り１層構造のＭＯＳＦＥＴのソースとドレインの拡散を
   行う工程とを含むことを特徴とする半導体集積回路装置
   の製造方法。