JP2009105448A - 半導体不揮発性記憶装置 - Google Patents

半導体不揮発性記憶装置 Download PDF

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Abstract

【課題】電気的書き換えが可能な半導体不揮発性記憶装置において、動作シーケンスを新たに設定し、装置内部でerratic 現象を抑制し、書き換え耐性を向上させることができる半導体不揮発性記憶装置およびそれを用いたコンピュータシステムを提供する。
【解決手段】複数の不揮発性半導体メモリセルをアレイ状に配置したメモリセルアレイと、複数のメモリセル群（セクタ）の制御ゲートが共通に接続されたワード線と、複数のメモリセルのドレインが共通に接続されたビット線とを有し、ビット線毎に、センス動作と書込みデータおよびしきい値電圧を上げる動作時のデータのラッチ動作を行うフリップフロップと、ベリファイ後のメモリセルのしきい値状態に応じてビット毎にフリップフロップの再データの自動設定を行う回路を含むセンスラッチ回路を備えたことを特徴とする。
【選択図】図１２

Description

本発明は、しきい値電圧を電気的に書き換えることが可能なトランジスタからなる半導体不揮発性記憶装置に関し、時にしきい値電圧の電気的書き換えを頻発的に行う場合に好適な半導体不揮発性記憶装置及びそれを用いたコンピュータシステムなどに関し、特に単一電源電圧で駆動される半導体不揮発性記憶装置の安定した読み出し動作とその装置の小型化を可能とする技術分野に関する。
記憶内容を電気的に一括消去できる１トランジスタ／セル構成の半導体不揮発性記憶装置にフラッシュメモリがある。フラッシュメモリはその構成上、１ビット当たりの占有面積が少なく高集積化が可能であるため、近年注目され、その構造や駆動方法などに関する研究開発が活発に行なわれている。
例えば、第１にSymposium on ＶＬＳＩ Circuits Digest of Technical Papers pp９７−９８ １９９３（非特許文献１）に記載されているＤＩＮＯＲ方式、第２に同pp９９−１００ １９９３（非特許文献２）に記載されているＮＯＲ方式、第３に同pp６１−６２ １９９４（非特許文献３）に記載されているＡＮＤ方式、第４にInternational Electron Devices meeting Tech．Dig．pp１９−２２（非特許文献４）に記載されているＨＩＣＲ方式が提案されている。
上記各方式とも、読み出し時にはワード線電位を電源電圧Ｖｃｃとし、ビット線電位には弱い電子の引き抜きが起こらないように１Ｖ程度の低電圧を印加し、センスアンプ回路でメモリセルの情報の読み出しを行う。浮遊ゲートに電子が蓄積された状態を消去状態と定義すると、消去状態では、メモリセルしきい値電圧は高くなるので読み出し時にワード線を選択してもドレイン電流は流れず、ビット線電位はプリチャージ電位１Ｖを保持している。電子の注入が行なわれていない（電子が放出されている）状態を書き込み状態と定義すると、書き込み状態では、メモリセルしきい値電圧は低くなるのでワード線を選択すると電流が流れ、ビット線電位はプリチャージ電位１Ｖより低くなる。ビット線電位をセンスアンプで増幅し、情報の“０”、“１”を判定する。
たとえば、第１にインタナショナル エレクトロン デバイシズ ミーティング テクニカル ダイジェスツ(International Electron Devices meeting Tech．Dig.)pp９９１−９９３ １９９２（非特許文献５）に記載されているアンド（ＡＮＤ）方式、第２に同pp１９−２２ １９９３（非特許文献６）に記載されているエイチ アイ シー アール（ＨＩＣＲ）方式が提案されている。
上記各方式とも、ワード線単位のセクタで、メモリセルのしきい値電圧を上げる動作を消去動作と定義している。
シンポジウム オン ブイエルエスアイ サーキッツ ダイジェスト オブ テクニカル ペーパーズ（Symposium on ＶＬＳＩ Circuits Digest of Technical Papers）pp６１−６２ １９９４（前記非特許文献３）に記載されているＡＮＤ方式の消去動作電圧は、選択セクタすなわち選択ワード線に１６Ｖの正の高電圧を印加し、メモリセルのドレインおよびソース端子電圧を接地電圧Ｖｓｓの０Ｖとしている。選択セクタのメモリセルの浮遊ゲートとチャネル間に、電圧差が生じ、チャネル内の電子が浮遊ゲート内にファウラ・ノルドハイム(Fowler-Nordheim)トンネル現象で注入され、メモリセルのしきい値電圧を上げる消去動作ができる。
Symposium on ＶＬＳＩ Circuits Digest of Technical Papers pp９７−９８ １９９３ Symposium on ＶＬＳＩ Circuits Digest of Technical Papers pp９９−１００ １９９３ Symposium on ＶＬＳＩ Circuits Digest of Technical Papers pp６１−６２ １９９４ International Electron Devices meeting Tech．Dig．pp１９−２２ International Electron Devices meeting Tech．Dig.pp９９１−９９３ １９９２ International Electron Devices meeting Tech．Dig.pp１９−２２ １９９３
ところで、上記方式のフラッシュメモリにおいては、メモリセルのしきい値電圧が負の電圧になると誤読み出しの原因となるので、メモリセルのしきい値電圧が負の電圧にならないように制御する必要がある。そのため、従来は、図２９に示す書き込み動作シーケンスを実行している。例えば、第３の従来の技術であるＡＮＤ方式の書き込み動作では、メモリセルアレイの所定ワード線に接続されているメモリセル群（セクタ）に単位書き込み時間を設定して一括してデータ書き込みを行なった後、そのメモリセルデータを読み出して書き込み不十分のメモリセルがある場合に再書き込みを行う動作（ベリファイ動作）を行う。メモリセルのしきい値電圧が書き込みしきい値電圧に達しているかを確認するベリファイ動作時のワード線電位は、書き込みしきい値電圧の分布の広がりを考慮して、セクタ内のメモリセル群の全てのメモリセルのしきい値電圧が負の値とならないような値、例えば１．５Ｖに設定される。
Symposium on ＶＬＳＩ Technology Digest of Technical Papers pp ８３−８４ １９９３には、erratic 不良、すなわち、浮遊ゲート中の電子の注入および放出を絶縁膜であるトンネル膜を介して行うため、トンネル膜中のトラップ準位が正電圧に帯電している状態でトンネル膜中の内部電界が強まり、局所的に電子が浮遊ゲートから放出しやすくなる現象、またはトラップ準位が書き換え回数によって正電圧に帯電したり、しなかったりする現象が報告されている。上記従来の技術では、図２６に示すように書き込み動作を行う際に発生したerratic 不良を検出できず、erratic 不良が発生した場合、正確な情報を半導体不揮発性記憶装置から読み出すことができないという問題点があった。
一方、上記各方式とも書き込み動作は、選択のメモリセルのしきい値電圧を下げる動作である。ＡＮＤ型では、同記載によればメモリセルのビット線毎に書き込みデータのラッチ動作を行うセンスラッチ回路を備え、セクタ単位の書き込みを一括に行う。メモリセルの制御ゲートすなわちワード線に−９Ｖの負電圧を印加し、メモリセルのドレイン端子電圧は、センスラッチ回路のデータにより、選択セルでは４Ｖの電圧とし、非選択セルでは０Ｖとする。選択メモリセルの浮遊ゲートとドレイン間には、電圧差が生じ、浮遊ゲート内の電子がドレイン側にFowler-Nordheim トンネル現象で引き抜かれる。非選択のメモリセルでは、浮遊ゲートとドレイン間との電圧差が小さいため、浮遊ゲート内の電子の放出を防ぐことができる。
また、書き込み動作では、非選択セクタのメモリセルは、選択ドレイン端子電圧によって、弱ししきい値電圧の低下が生じる。それを阻止するために、非選択ワード線には、電源電圧Ｖｃｃを印加している。
上記従来技術のＡＮＤ型の半導体不揮発性記憶装置では、装置を構成するＭＯＳトランジスタの耐圧を、書き込み、消去動作のうち最も電位差が大きくなる消去動作のワード線電圧である１６Ｖ以上とする必要がある。耐圧を確保するために、ＭＯＳトランジスタのゲート絶縁膜をたとえば２５nm以上に厚くしてゲート酸化膜に加わる電界強度を低減させるとともに、拡散層を高耐圧構造とし、０．４μm の最小加工ルールを用いたとしても、ゲート長をたとえば、１．５μm 以上にする必要があった。その結果、ＭＯＳトランジスタのレイアウト面積は大きくなり、半導体不揮発性記憶装置のチップサイズが大きくなるという問題点があった。
また、このようなフラッシュメモリにおいては、たとえば特開平７−１７６７０５号公報に記載されているＡＮＤ型が提案されている。図１９にメモリセルの接続図、図２０に特開平７−１７６７０５号の図１の概略レイアウト図を示す。
メモリセルを列方向に複数個接続した単位ブロックとし、メモリセルのドレインがＭＯＳトランジスタを介してビット線に、メモリセルのソースは、ＭＯＳトランジスタを介して共通ソース線に接続されている。また、ビット線には単位ブロックが複数個接続されている。図２０に示すように、共通ソース線は、ビット線間に垂直な方向に拡散層で形成されＬ（ＳＬ）、さらに、副数本のビット線毎に、ビット線と平行な方向にビット線と同層の金属配線Ｍ１（ＳＬ）を用いて、配線されている。
上記従来技術のＡＮＤ型フラッシュメモリでは、ワード線に接続されているメモリセル群のセクタ単位で一括に読み出し動作および書き換え後のメモリセルのしきい値電圧のベリファイ動作を行っている。共通ソース線Ｌ（ＳＬ）が拡散層で形成されているため、図５３のメモリセルアレイの等価回路に示すように共通ソース線Ｌ（ＳＬ）に流れるメモリセル電流により、共通ソース線Ｌ（ＳＬ）において電圧効果が生じる。この結果、メモリセルには実効的に基板バイアスがかかり、しきい値電圧を変化させる。このしきい値電圧の変動量は、メモリセルに記憶された情報パターンやメモリセルの位置により異なる。一方、サブソース線Sub Source Line も拡散層により形成されているが、メモリセル１セル分の電流しか流れないため、セクタに対してメモリセルしきい値電圧ばらつきの原因とならない。
図５６にメモリセルのビット線位置に対するしきい値電圧依存性を示す。基板バイアスはソース線から離れているメモリセルに対して最も影響し、基板バイアス効果によりメモリセルのしきい値電圧は上がる。メモリセル全ビットが書き込みビット、すなわちしきい値電圧が低くセル電流が流れる場合で最大となる。一方、ソース線に隣合うセルのみの１ビットが書き込みセルにおいて、しきい値電圧が最も低くなる。上記のしきい値電圧差ΔＶｔｈがセクタ内でのメモリセルのしきい値電圧ばらつきをひきおこしている。
メモリ情報の読み出しには、しきい値電圧差ΔＶｔｈを小さくし、読み出し動作の安定化を図らなければならない。このために図２０中の共通ソース線Ｍ１（ＳＬ）をビット線３２本毎に形成する必要があるが、メモリアレイ部の面積が３％以上増加するという問題があった。
そこで、本発明の１つの目的は、電気的書き換えが可能な半導体不揮発性記憶装置において、動作シーケンスを新たに設定し、装置内部でerratic 現象を抑制し、書き換え耐性を向上させることができる半導体不揮発性記憶装置およびそれを用いたコンピュータシステムを提供することにある。
また、本発明の別な目的は、電気的書き換えが可能な半導体不揮発性記憶装置の消去動作の最大電圧を、書き込み動作の最大動作電圧と同程度に下げ、チップサイズを低減した半導体不揮発性記憶装置およびそれを用いたコンピュータシステムを提供することである。
さらに、本発明のもう一つ別の目的は、電気的書き換えが可能な半導体不揮発性記憶装置において、セクタ単位での情報の読み出しを安定化、すなわち、しきい値電圧ばらつきを低減し、さらに、装置の面積を低減した半導体不揮発性記憶装置を提供することである。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
すなわち、本発明の最初の問題点を解決する半導体不揮発性記憶装置は、図２に代表されるしきい値電圧を電気的に書き換える（消去、書き込み）ことが可能なトランジスタからなる半導体不揮発性記憶装置に適用されるものであり、書き込み動作（しきい値電圧を下げる動作）シーケンスに、メモリセルを一括または選択的にしきい値電圧を下げた後、新たにワード線に接続されているメモリセル群単位で、一括してしきい値電圧を検証（ベリファイ）し、その後一括してメモリセル毎のしきい値電圧に対応して、しきい値電圧を上げる動作シーケンスを備えた半導体不揮発性記憶装置である。
図１２の半導体不揮発性記憶装置の機能ブロック図に示すように、メモリセルのビット線毎に、センス動作と書込みデータおよびしきい値電圧を上げる動作時のデータのラッチ動作を行うフリップフロップと、ベリファイ後メモリセルのしきい値状態に応じてビット毎にフリップフロップの再データを自動設定を行う回路、総称センスラッチ回路を備え、さらに内蔵電源電圧回路でメモリセルしきい値電圧を戻す電圧やベリファイワード線電圧等を発生する半導体不揮発性記憶装置である。
また、本発明のコンピュータシステムは、前記半導体不揮発性記憶装置に加えて、少なくとも中央処理装置およびその周辺回路などを有するものである。
前記した半導体不揮発性記憶装置およびそれを用いたコンピュータシステムによれば、書き込み動作（しきい値電圧を下げる動作）シーケンスに、新たに装置内部で自動的に、ワード線に接続されているメモリセル群単位で、一括にしきい値電圧を検証（ベリファイ）し、その後一括にメモリセル毎のしきい値電圧に対応してしきい値電圧を上げる動作手段を備えた半導体不揮発性記憶装置とすることにより、erratic 現象で下がったメモリセルしきい値電圧をもどし、しきい値電圧分布を少なくすることができる。さらに、ベリファイワード線電圧を接地電位（Ｖｓｓ）で読み出すことにより、erratic 現象でデプリートしたビットを選択的にしきい値電圧をもどし、誤った読み出しを防止できる。
例えば、書き込み後のメモリセルしきい値電圧を１．５Ｖとし、浮遊ゲート中の電子の放出とベリファイ動作とを繰り返し、書き込み対象の全てのメモリセルしきい値電圧が１．５Ｖ以下とした後、選択ワード線の電位を接地電位（Ｖｓｓ）でベリファイ（読み出し）し、メモリセルしきい値電圧が０Ｖ以下（デプレッション）のerratic 現象で下がったセルを選定し、その読み出しデータをセンスラッチ回路のフリップフロップのデータとし、ビット線すなわちドレイン電圧を選択的に接地電位（Ｖｓｓ）、書き込みを行った選択ワード線の電位を１６Ｖ程度の高電圧とし、チャネル全面の Fowler-Nordheimトンネル現象を利用して、電子を浮遊ゲートに注入することで、メモリセルしきい値電圧を選択的にもどす。
なお、デプリートしていないメモリセルに接続されているセンスラッチ回路のフリップフロップのデータは電源電圧であるので、しきい値電圧を上げる動作中はチャネル電位（電源電圧）とワード線間に十分な電界差が生じないため、書き込み後のメモリセルしきい値電圧１．５Ｖを保持できる。
また、erratic 現象を考慮して書き換え回数の制約を決めることなく、本発明により書き換え回数を大幅に向上させることができる。
さらに、メモリセルしきい値電圧をもどす動作に Fowler-Nordheimトンネル現象を利用することで、低電圧の単一電源化が図れる。
これにより、電気的書き換えが可能な半導体不揮発性記憶装置において、ベリファイ動作としきい値を戻す動作を追加した書き込み動作シーケンスにより、erratic 現象を抑制し、書き換え耐性を向上させることができる。特に、これを用いたコンピュータシステム等において、低電圧化による消費電力の低減、信頼性の向上が可能となる。
また第２の問題点を解決する半導体不揮発性記憶装置の消去動作において、従来、選択ワード線にのみ正の高電圧を印加していたことに対し、本発明では、ワード線電圧に正電圧を、メモリウェルに負の電圧を分配して印加し、消去動作電圧を供給する。なお、メモリウェル電圧の絶対値は、読み出し時のワード線電圧と同程度またはそれ以下とする。
図３３には本発明のメモリマットの概念図を示す。半導体不揮発性記憶装置のメモリマットを構成するセクタは、消去動作が選択され、ワード線に正の電圧が印加されたセクタ（選択セクタ）、消去が非選択でワード線電圧とメモリウェル電圧が異なるセクタ（非選択セクタ）、さらに消去が非選択でワード線電圧とメモリセルのソース・ドレイン間電圧（チャネル電圧）が等しいセクタ（完全非選択セクタ）を備えている。
完全非選択セクタが、消去動作においてメモリウェルに負電圧を加え、チャネル電圧とワード線電圧が接地電圧となるメモリセル、またはメモリウェル電圧とチャネル電圧とワード線電圧が接地電圧であるメモリセルからなる。この場合のメモリセルの接続は、複数のメモリセルが並列に接続された単位ブロックと、該メモリセルのドレインがＭＯＳトランジスタを介してビット線に接続され、該メモリセルのソースが、ＭＯＳトランジスタを介してソース線に接続されている。
したがって、選択セクタと非選択セクタが同一の単位ブロックであり、それ以外のブロックを構成するセクタは完全非選択セクタである。
図３５に半導体不揮発性記憶装置のメモリセルの断面模式図を示す。メモリセルに負電圧を印加するために、メモリセルのウェルＤＰ well と上記ＭＯＳトランジスタのウェルおよびメモリセルのソース線とビット線の電位をトランスファするＭＯＳトランジスタのウェルを、記憶装置の基板 p-subと分離するために阻止分離層niso領域内に形成している。
本発明の半導体不揮発性記憶装置は、図３７の半導体不揮発性記憶装置の機能ブロック図に示すように、セクタ単位を崩さずにメモリマットを分割し、そのメモリマットのウェル電圧を切り換える回路ＭＷＶＣ、ワード線すなわちセクタを選択する行デコーダ回路ＸＤＣＲ、センス動作と書き込みデータのラッチ動作を行うセンスラッチ回路ＳＬを備え、さらに消去動作電圧のワード線電圧Ｖｈ、メモリウェル電圧Ｖｍｗおよび書き込み動作電圧のワード線電圧Ｖｌ、ビット線電圧Ｖｌｂ等を発生する内蔵電源回路ＶＳを備えている。
また、消去動作での消去電圧の立上り波形は、負荷容量をつけ、数μ秒から数十μ秒で立ち上げることにより、急激な電界をメモリセルに加えることを防止する。メモリウェル電圧の立上り時の電圧到達時間がワード線電圧の電圧到達時間に等しいタイミングとするモードコントロール回路ＭＣを半導体不揮発性記憶装置に備えている。
本発明のコンピュータシステムは、前記半導体不揮発性記憶装置に加えて、少なくとも中央処理装置およびその周辺回路などを有するものである。
本発明では、行デコーダ回路ＸＤＣＲを介して選択ワード線に１２Ｖを加え、メモリマットウェル切り換え回路ＭＷＶＣを介してメモリウェルに−４Ｖを加えることによって、消去動作に必要とされるメモリセルへの印加電圧１６Ｖを達成している。このため、行デコーダ回路ＸＤＣＲのＭＯＳトランジスタに加わる最大電圧が１２Ｖとなり、耐圧を従来の１６Ｖから１２Ｖに低減させることができる。
一方、書き込み動作では、選択メモリセルに対し、行デコーダ回路ＸＤＣＲを介してワード線に−９Ｖ、センスラッチ回路ＳＬのデータに従って選択ビット線に４Ｖを加え、非選択のワード線電圧を電源電圧Ｖｃｃとしている。このため、行デコーダ回路ＸＤＣＲのＭＯＳトランジスタは−９Ｖと電源電圧Ｖｃｃを選択する必要があり、３．３Ｖの電源電圧Ｖｃｃに対しては、ＭＯＳトランジスタの耐圧として１２．３Ｖが要求される。
したがって、本発明の装置を構成するＭＯＳトランジスタでは、上記消去動作および書き込み動作により、最大１２．３Ｖの耐圧を確保すれば良く、１μm程度のゲート長を用いることができる。
また、メモリセルの接続が、複数のメモリセルを並列に接続した単位ブロックとし、共通のドレインがＭＯＳトランジスタを介してビット線に接続され、その単位のソースが、ＭＯＳトランジスタを介してソース線に接続されている方式では、選択セクタと同一ブロックの非選択セクタのみが、メモリウェル電圧のディスターブを受ける。そのため、ディスターブ寿命時間は、ビット線と交差するセクタ数８ｋビット（１ｋ＝１０２４ビット）から単位ブロックを構成するセクタ数たとえば６４ビットの１／１２８に低減でき、信頼性の向上が可能となる。
図４９は、第３の問題点を解決する為の単位ブロックをビット線方向に複数個配置した金属配線層のレイアウト、図２は、メモリマットの金属配線層のレイアウトの模式図を示す。
本発明の半導体不揮発性記憶装置では、メモリセルアレイのメモリマットにおいて、共通ソース線（Ｍ１）は、ビット線間に配置せずに、ワード線と平行に配置するレイアウト構成とする。共通ソース線（Ｍ１）の金属配線層は、ビット線に使用する金属配線層より前の製造工程で形成される。ダミーメモリセル列を含むメモリマットの終端には、ビット線と同じ層の金属配線層で列方向（ビット線と平行）の共通ソース線（Ｍ２以上）が配置されるレイアウト構成とする。また、共通ソース線の幅は、ビット線の幅に対して１００倍程度太くする。
本発明のメモリセルの接続方法は、少なくとも、ビット線にＭＯＳトランジスタを介して複数のメモリセルが接続される単位ブロック構成で、該単位ブロック毎のソースが共通ソース線（Ｍ１）に接続されている。
本発明の半導体不揮発性記憶装置は、図５７の半導体不揮発性記憶装置の機能ブロック図に示すように、セクタ単位を崩さずにメモリマットを分割し、ワード線すなわちセクタを選択する行デコーダ回路ＸＤＣＲ、センス動作と書き込みデータのラッチ動作を行うセンスラッチ回路ＳＮＳを備え、さらに書き換え動作電圧を発生する内蔵電源回路ＶＳを備えている。
メモリセルアレイマットの共通ソース線を単位ブロックのメモリセル列ごとに接続し、ビット線間にダミーメモリセル列を配置しないことにより、メモリマットのサイズを低減できる。
また、共通ソース線の配線幅をビット線幅より１００倍程度太くするので、同一のワード線、すなわちセクタに接続されているメモリセルに加わる基板バイアスは一定となり、しきい値電圧のばらつきが低減する。従って、セクタ単位での情報の読みだしが安定する。
本発明は、電気的書き換えが可能な半導体不揮発性記憶装置において、動作シーケンスを新たに設定し、装置内部でerratic 現象を抑制し、書き換え耐性を向上させることができる半導体不揮発性記憶装置およびそれを用いたコンピュータシステムを提供することができる。
また、本発明は、電気的書き換えが可能な半導体不揮発性記憶装置の消去動作の最大電圧を、書き込み動作の最大動作電圧と同程度に下げ、チップサイズを低減した半導体不揮発性記憶装置およびそれを用いたコンピュータシステムを提供することができる。
さらに、本発明は、電気的書き換えが可能な半導体不揮発性記憶装置において、セクタ単位での情報の読み出しを安定化、すなわち、しきい値電圧ばらつきを低減し、さらに、装置の面積を低減した半導体不揮発性記憶装置を提供することができる。
本発明の第１の実施例である書き込み動作（メモリセルしきい値電圧を下げる動作）のフローチャート図である。 本発明の第２の実施例である書き込み動作のフローチャート図である。 本発明の第３の実施例である書き込み動作のフローチャート図である。 本発明の第４の実施例である書き込み動作のフローチャート図である。 半導体不揮発性メモリセルのトランジスタを示す断面図である。 ６Ａ，６Ｂは、半導体不揮発性メモリセルのトランジスタのしきい値電圧を選択的に下げる動作での電圧印加例を示す断面図である。 ７Ａ，７Ｂは、半導体不揮発性メモリセルのトランジスタのしきい値電圧を選択的に上げる動作での電圧印加例を示す断面図である。 本発明のメモリセルしきい値電圧を選択的に下げる動作（書き込み動作）のセンスラッチ回路内のフリップフロップのデータを示す図である。 本発明の１回の動作でメモリセルしきい値電圧を選択的に戻す動作のセンスラッチ回路内のフリップフロップのデータを示す図である。 本発明のメモリセルしきい値電圧を選択的に戻す動作をセンスラッチ回路内のフリップフロップのデータにより選択戻しを行う場合のフリップフロップのデータを示す図である。 本発明のメモリセルしきい値電圧を再び選択的に下げる動作（書き込み動作）のセンスラッチ回路内のフリップフロップのデータを示す図である。 本発明の半導体不揮発性記憶装置を示す機能ブロック図である。 シリアルアクセス方式のタイミングチャートである。 １４Ａ，１４Ｂは、メモリセルの出力状態図である。 ランダムアクセス方式のタイミングチャートである。 メモリセルの出力状態図である。 メモリマットを構成するメモリセルの接続例（ＮＯＲ）を示す回路図である。 メモリマットを構成するメモリセルの接続例（ＤＩＮＯＲ）を示す回路図である。 メモリマットを構成するメモリセルの接続例（ＡＮＤ）を示す回路図である。 メモリマットを構成するメモリセルの接続例（ＨＩＣＲ）を示す回路図である。 本発明のセンスラッチ回路をメモリマットに対してオープンビット線方式としたブロック図である。 本発明のセンスラッチ回路をメモリマットに対して折り返しビット線方式としたブロック図である。 本発明のセンスラッチ回路を詳細に示す回路図である。 従来のしきい値電圧を選択的に下げる動作（書き込み動作）時の動作タイミングを示す波形図である。 本発明の１回の動作でメモリセルしきい値電圧を選択的に戻す動作時の動作タイミングを示す波形図である。 本発明のメモリセルしきい値電圧を選択的に戻す動作をセンスラッチ回路内のフリップフロップのデータにより選択戻し動作時の動作タイミングを示す波形図である。 本発明のメモリセルしきい値電圧を再び選択的に下げる動作（書き込み動作）時の動作タイミングを示す波形図である。 本発明の半導体不揮発性記憶装置を用いたコンピュータシステムを示す機能ブロック図である。 従来の書き込み動作（メモリセルしきい値電圧を下げる動作）のフローチャート図である。 従来のメモリセルのしきい値電圧を下げる動作（書き込み動作）を行った際の書き込み状態を示す図である。 ３１Ａ，３１Ｂ，３１Ｃは、本発明のメモリセルのしきい値電圧を下げる動作（書き込み動作）を行った際の書き込み状態を示す図である。 本発明のメモリセルの端子に印加する電圧を示す図である。 本発明の一実施例の半導体不揮発性記憶装置のメモリマットの概念図である。 ３４Ａ，３４Ｂは、従来例の半導体不揮発性メモリセルの消去動作での電圧印加例を示すトランジスタの断面図である。 本発明の一実施例の消去動作での選択メモリセルの電圧印加例を示すトランジスタの断面図である。 ３６Ａ，３６Ｂ，３６Ｃは、本発明の一実施例の半導体不揮発性メモリセルの消去動作での非選択メモリセルの電圧印加例を示すトランジスタの断面図である。 本発明の実施例の半導体不揮発性記憶装置を示す機能ブロック図である。 本発明の一実施例のセンスラッチ回路を詳細に示す回路図である。 本発明の一実施例において、ＡＮＤ型メモリセルで構成されるメモリマットを詳細に示す回路図である。 本発明の一実施例の消去動作でメモリマットへ供給される電圧を発生するための機能ブロック図である。 本発明の一実施例のメモリウェル電圧切り換え回路の回路図である。 本発明の実施例のワード線を選択する行デコーダ回路の回路図である。 従来例の消去動作のタイミングを示す波形図である。 本発明の一実施例の第１の消去動作のタイミングを示す波形図である。 本発明の一実施例の第２の消去動作のタイミングを示す波形図である。 本発明の一実施例の第３の消去動作のタイミングを示す波形図である。 本発明の一実施例の第４の消去動作のタイミングを示す波形図である。 本発明のメモリセルアレイマット部の金属配線層のレイアウトを示す図である。 本発明のメモリセルアレイマット部の金属配線層のレイアウトを示す図である。 従来のメモリセルアレイ部のレイアウトの概略を示す図である。 本発明のメモリセルアレイ部のレイアウトの概略を示す図である。 ＮＡＮＤ型メモリセルの接続例を示す回路図である。 従来のメモリセルアレイの等価回路図を示す。 本発明のメモリセルアレイの等価回路図を示す。 ソース線間のビット線本数に対するソース線の面積割合を示す図である。 メモリセルのビット線位置に対するしきい値電圧の依存性を示す図である。 本実施例の半導体不揮発性記憶装置を示す機能ブロック図である。 本実施例のセンスラッチ回路を詳細に示す回路図である。 本実施例の読み出し動作のタイミングを示す波形図である。 ＰＣカードへの適用例を示すブロック図である。
以下、本発明の実施例を図面に基づいて詳細に説明する。
図１２により、本実施例の半導体不揮発性記憶装置の基本構成を説明する。
本実施例の半導体不揮発性記憶装置は、たとえばしきい値電圧を電気的に書き換え可能なトランジスタからなる複数のメモリマットにより構成されるＥＥＰＲＯＭとされ、メモリマットMemory Mat、行アドレスバッファＸＡＤＢ、行アドレスデコーダＸＤＣＲ、センスアンプおよびデータラッチ共用のセンスラッチ回路ＳＬと列ゲートアレイ回路ＹＧ、列アトレスバッファＹＡＤＢ、列アドレスデコーダＹＤＣＲ、入力バッファ回路ＤＩＢ、出力バッファ回路ＤＯＢ、マルチプレクサ回路ＭＰ、モードコントロール回路ＭＣ、コントロール信号バッファ回路ＣＳＢ、内蔵電源回路ＶＳなどから構成されている。
この半導体不揮発性記憶装置において、コントロール信号バッファ回路ＣＳＢには、特に制限されるものではないが、たとえば外部端子／ＣＥ、／ＯＥ、／ＷＥ、ＳＣなどに供給されるチップイネーブル信号、アウトプットイネーブル信号、ライトイネーブル信号、シリアルクロック信号などが入力され、これらの信号に応じて内部制御信号のタイミング信号を発生し、またモードコントロール回路ＭＣには外部端子Ｒ／（／Ｂ）からレディ／ビジィ信号が入力されている。なお、本実施例における／ＣＥ、／ＯＥ、／ＷＥなどの「／」は相補信号を表している。
さらに、内蔵電源回路ＶＳにおいては、特に制限されるものではないが、たとえば外部から電源電圧Ｖｃｃが入力され、読み出しワード線電圧Ｖｒｗ、書き込みワード線電圧Ｖｗｗ、書き込みベリファイワード線電圧Ｖｗｖ、消去ワード線電圧Ｖｅｗ、消去ベリファイワード線電圧Ｖｅｖ、読み出しビット線電圧Ｖｒｂ、読み出しリファレンスビット線電圧Ｖｒｒ、書き込みドレイン端子電圧Ｖｗｄ、書き込みトランスファゲート電圧Ｖｗｔ、低しきい値ベリファイワード線電圧Ｖｌｖ、選択戻しワード線電圧Ｖｐｗ、選択戻し非選択チャネル・ドレイン電圧Ｖｐｃ、選択戻しトランスファゲート電圧Ｖｐｔ、高しきい値ベリファイワード線電圧Ｖｈｖ、再選択書き込みワード線電圧Ｖｓｗ、再選択書き込みドレイン端子電圧Ｖｓｄ、再選択書き込みトランスファゲート電圧Ｖｓｔなどが生成されるようになっている。なお、上記各電圧は外部から供給されるようにしてもよい。
ここで生成された各電圧は、読み出しワード線電圧Ｖｒｗ、書き込みワード線電圧Ｖｗｗ、書き込みベリファイワード線電圧Ｖｗｖ、消去ワード線電圧Ｖｅｗ、消去ベリファイワード線電圧Ｖｅｖ、書き込みトランスファゲート電圧Ｖｗｔ、低しきい値ベリファイワード線電圧Ｖｌｖ、選択戻しワード線電圧Ｖｐｗ、選択戻しトランスファゲート電圧Ｖｐｔ、高しきい値ベリファイワード線電圧Ｖｈｖ、再選択書き込みワード線電圧Ｖｓｗ、再選択書き込みトランスファゲート電圧Ｖｓｔが、行アドレスデコーダＸＤＣＲに、読み出しビット線電圧Ｖｒｂ、読み出しリファレンスビット線電圧Ｖｒｒ、書き込みドレイン端子電圧Ｖｗｄ、選択戻し非選択チャネル・ドレイン電圧Ｖｐｃ、再選択書き込みドレイン端子電圧Ｖｓｄ、書き込みトランスファゲート電圧Ｖｗｔ、選択戻しトランスファゲート電圧Ｖｐｔ、再選択書き込みトランスファゲート電圧Ｖｓｔがセンスラッチ回路ＳＬにそれぞれ入力されている。
内蔵電源電圧は、電源電圧の共用化を図ってもよい。たとえば、消去ワード線電圧Ｖｅｗと選択戻しワード線電圧Ｖｐｗ、書き込みワード線電圧Ｖｗｗと再選択書き込みワード線電圧Ｖｓｗ、書き込みドレイン端子電圧Ｖｗｄと再選択書き込みドレイン端子電圧Ｖｓｄ、書き込みトランスファゲート電圧Ｖｗｔと再選択書き込みトランスファゲート電圧Ｖｓｔなどが共用の電圧となりえる。
この半導体不揮発性記憶装置においては、外部端子から供給される行、列アドレス信号ＡＸ、ＡＹを受ける行、列アドレスバッファＸＡＤＢ、ＹＡＤＢを通して形成された相補アドレス信号が行、列アドレスデコーダＸＤＣＲ、ＹＤＣＲに供給される。また、特に制限されるものではないが、たとえば、上記行、列アドレスバッファＸＡＤＢ、ＹＡＤＢは装置内部のチップイネーブル選択信号／ＣＥにより活性化され、外部端子からのアドレス信号ＡＸ、ＡＹを取り込み、外部端子から供給されたアドレス信号と同相の内部アドレス信号と逆相のアドレス信号とからなる相補アドレス信号を形成する。
行アドレスデコーダＸＤＣＲは、行アドレスバッファＸＡＤＢの相補アドレス信号に従ったメモリセル群のワード線Ｗの選択信号を形成し、列アドレスデコーダＹＤＣＲは、列アドレスバッファＹＡＤＢの相補アドレス信号に従ったメモリセル群のビット線Ｂの選択信号を形成する。これにより、メモリマットMemory Mat 内において、任意のワード線Ｗおよびビット線Ｂが指定されて所望のメモリセルが選択される。
特に制限されるものではないが、たとえばメモリセルの選択は８ビットあるいは１６ビット単位などでの書き込み、読み出しを行うために行アドレスデコーダＸＤＣＲと列アドレスデコーダＹＤＣＲによりメモリセルは８個あるいは１６個などが選択される。１つのデータブロックのメモリセルはワード線方向（行方向）にｍ個、ビット線方向（列方向）にｎ個とすると、ｍ×ｎ個のメモリセル群のデータブロックが８個あるいは１６個などから構成される。
ここで、メモリマトリックスMemory Matrix の任意のメモリセルを選択し、この選択されたメモリセルからのデータの読み出し動作について、メモリセルに対してシリアルアクセス方式を用いる場合と、ランダムアクセス方式を用いる場合について、図１３〜図１６により説明する。本実施の形態においては、出力の際に一時データをラッチするセンスラッチ回路を設けてシリアルアクセス方式を採用することで、特に大きな効果が期待できる。
たとえば、シリアルアクセス方式においては、図１３のようなタイミングチャートとなり、メモリマトリックスMemory Matrix の一部概略を示す図１４Ａ，１４Ｂのようにしてデータが出力される。すなわち、チップイネーブル信号／ＣＥ、アウトプットイネーブル信号／ＯＥ、ライトイネーブル信号／ＷＥが活性化され、データ入力コマンドDin の入力後にアドレス信号Address が入力されると、シリアルクロック信号ＳＣに同期して、アドレス信号が順次インクリメントまたはデクリメントされ、たとえば０ビットから５１１ビットまでの５１２ビットのデータDataが順次出力される。
この場合に、メモリマトリックスMemory Matrix においては、図１４Ａのように１つのワード線ＷＬｉが指定され、さらにデータ線ＤＬｊが順に指定されることで、ワード線ＷＬｉとビット線ＢＬｊに接続されるメモリセルが順次選択されて、センスラッチ回路にデータが取り込まれる。そして、このセンスラッチ回路に取り込まれたデータは、図１４Ｂのようにメインアンプを通じて順次出力される。たとえば、アドレス信号Address が入力されてから最初のデータが出力されるまでの時間twscは１μs、１つのデータが出力される時間tsccは５０nsとなることができ、データの高速な読み出しが可能となる。
これに対して、ランダムアクセス方式においては、図１５のようなタイミングチャートとなり、メモリマトリックスMemory Matrix の一部概略を示す図１６のようにしてデータが出力される。すなわち、最初のアドレス信号Address が入力されると、メモリマトリックスMemory Matrix においては、１つのワード線ＷＬｉと１つのビット線ＢＬｊが指定され、このワード線ＷＬｉとビット線ＢＬｊに接続されるメモリセルが選択される。そして、この選択されたメモリセルのデータはセンスアンプを通じて出力される。同様に、次のアドレス信号Address に対しても、このアドレス信号Address の入力から時間tacc後に、ワード線ＷＬｉとビット線ＢＬｊにより選択されたメモリセルのデータを出力することができる。
上記メモリセルは、特に制限されるものではないが、たとえばＥＰＲＯＭのメモリセルと類似の構成であり、制御ゲートと浮遊ゲートとを有する公知のメモリセル、または制御ゲートと浮遊ゲート、および選択ゲートとを有する公知のメモリセルである。ここでは、制御ゲートと浮遊ゲートとを有するメモリセルの構造を図５により説明する。
図５において、この不揮発性メモリセルは、たとえば１９８７年に発行されたInternational Electron Devices Meeting Tech．Dig．pp．５６０−５６３において発表されたフラッシュメモリのメモリセルのトランジスタと同一の構造である。このメモリセルは、特に制限されるものではないが、たとえば単結晶Ｐ型シリコンからなる半導体基板上に形成される。
すなわち、この不揮発性メモリセルは、図５に示すように制御ゲート電極１、ドレイン電極２、ソース電極３、浮遊ゲート４、層間絶縁膜５、トンネル絶縁膜６、Ｐ型基板７、ドレイン・ソース領域の高不純物濃度のＮ型拡散層８，９、ドレイン側の低不純物濃度のＮ型拡散層１０、ソース側の低不純物濃度のＰ型拡散層１１からなるトランジスタ１素子によって、１つのフラッシュ消去型のＥＥＰＲＯＭセルが構成されている。
これらのメモリセルを複数接続するメモリセル群については、種々の接続例が提案されており、特に制限されるものではないが、たとえば、図１７から図２０に示すようなＮＯＲ型、ＤＩＮＯＲ型、ＡＮＤ型、ＨＩＣＲ型などがあり、以下順に説明する。
図１７は、メモリセルをＮＯＲ型により接続した例であり、メモリセルのＭＯＳトランジスタに対してワード線Ｗ１，…，Ｗｍとビット線Ｂ１，…，Ｂｎ、さらにSource Line が接続され、これらを通して書き換え（書き込み、消去）動作または読み出し動作が行われる。すなわち、ワード線Ｗ１，…，ＷｍはＭＯＳトランジスタのゲート、ビット線Ｂ１，…，ＢｎはＭＯＳトランジスタのドレイン、Source Line はＭＯＳトランジスタのソースにそれぞれ接続されている。
図１８は、ＤＩＮＯＲ型によるメモリセルの接続例で、Select Gate およびSub Bit Lineが追加され、Select Gate のＭＯＳトランジスタのソースはビット線Ｂ１，…，Ｂｎに接続され、またこのＭＯＳトランジスタのドレインはSub Bit Lineを通してそれぞれのメモリセルのＭＯＳトランジスタのドレインに接続されている。
図１９は、ＡＮＤ型による接続例を示し、Select Gate １およびSelect Gate ２、さらにSub Source Line を有し、Select Gate １のＭＯＳトランジスタのソースは、ビット線Ｂ１，…，Ｂｎに接続され、さらにこのＭＯＳトランジスタのドレインはSub Bit Lineを通してそれぞれのメモリセルのＭＯＳトランジスタのドレインに接続されている。また、Select Gate ２のＭＯＳトランジスタのソースはSource Line に接続され、さらにこのＭＯＳトランジスタのドレインはSub Source Line を通してそれぞれのメモリセルのＭＯＳトランジスタのソースに接続されている。
図２０は、ＨＩＣＲ型によるメモリセルの接続例で、Select Gate １のＭＯＳトランジスタのソースはビット線Ｂ１，…，Ｂｎに接続され、さらにこのＭＯＳトランジスタのドレインはSub Bit Lineを通してそれぞれのメモリセルのＭＯＳトランジスタのドレインに接続されている。また、Select Gate ２のＭＯＳトランジスタのソースはSource Line に接続され、さらにこのＭＯＳトランジスタのドレインはSub Source Line を通してそれぞれのメモリセルのＭＯＳトランジスタのソースに接続されている。
メモリセルのしきい値電圧を選択的に上げる若しくは下げる動作すなわち書換え動作手法を図６Ａ，６Ｂ、図７Ａ，７Ｂのメモリセルの断面模式図と端子印加電圧を用いて説明する。
図６Ａ，６Ｂは、メモリセルのしきい値電圧を選択的に下げる動作を示したものである。図６Ａ、図６Ｂは、それぞれの制御ゲートが共通のワード線に接続されたメモリセルであり、図６Ａの端子印加電圧はメモリセルのしきい値電圧を下げる際の端子印加電圧を示してあり、図６Ｂの端子印加電圧はメモリセルのしきい値電圧を保持する際の端子印加電圧を示している。図６Ａ、図６Ｂの制御ゲートが共通に接続されたワード線にたとえば−１０Ｖ程度の負の電圧を印加し、図６Ａのメモリセルのドレイン端子には選択的にたとえば５Ｖ程度の電圧を印加することで、浮遊ゲートとドレイン間に電圧差が生じ、浮遊ゲート内の電子がドルイン側に Fowler-Nordheimトンネル現象で引き抜かれる。図６Ｂのメモリセルのドレイン端子には０Ｖを印加することで、浮遊ゲートとトレイン間との電圧差を少なくさせ、浮遊ゲート内の電子の放出を防ぐ。
尚、メモリセルのしきい値電圧を下げる動作において、非選択のワード線の電圧は、ドレイン電圧によるディスターブ（電子の放電）を防止するため正電圧が印加されている。そのため、書換え動作ではソース電極をopenとすることで、定常電流が流れることを防止する。
図７Ａ，７Ｂは、メモリセルのしきい値電圧を選択的に上げる動作を示したものである。図７Ａ、図７Ｂは、それぞれの制御ゲートが共通のワード線に接続されたメモリセルであり、図７Ａの端子印加電圧はメモリセルのしきい値電圧を上げる際の端子印加電圧を示してあり、図７Ｂの端子印加電圧はメモリセルのしきい値電圧を保持する際の端子印加電圧を示している。図７Ａ、図７Ｂの制御ゲートが共通に接続されたワード線にたとえば１６Ｖ程度の高電圧を印加し、図７Ａのメモリセルのドレイン端子には選択的にたとえば０Ｖの電圧を印加することで、浮遊ゲートとチャネル間とに電圧差が生じ、チャネル内の電子が浮遊ゲート内に Fowler-Nordheimトンネル現象で注入される。図７Ｂのメモリセルのドレイン端子にはたとえば８Ｖ程度の電圧を印加することで、浮遊ゲートとチャネル間との電圧差を少なくさせ、浮遊ゲート内への電子の注入を防ぐ。
また、メモリセルのしきい値電圧を上げる動作でのドレイン電圧すなわちチャネル電圧を負の電圧として、制御ゲートすなわちワード線電圧を下げることも可能である。
図６Ａ，６Ｂ、図７Ａ，７Ｂから明らかなように、メモリセルのドレイン端子に印加する電圧値を選択的に制御することにより、選択的にメモリセルのしきい値電圧を書き換えられる。メモリセルのドレイン端子に印加する電圧値を選択的に制御するには、後述するように、メモリセルのドレイン端子が接続されるビット線ごとにフリップフロップを有するセンスラッチ回路を接続し、センスラッチ回路にドレイン端子の電圧情報に関するデータを持たせればよい。
本実施例のメモリマットMemory Matとセンスラッチ回路ＳＬとの接続について、その概要を図２１と図２２により説明する。本実施例においては、ビット線Ｂ１からＢｎの１本に１つのセンスラッチ回路ＳＬが設けられることが特徴であり、たとえば図２１に示すようにセンスラッチ回路ＳＬ１からＳＬｎをメモリマットMemory Mat ａ、ｂのビット線Ｂａ１からＢａｎ、Ｂｂ１からＢｂｎに対してオープンビット線方式で配置して、図２２のようにビット線Ｂ１からＢｎの２本に２つのセンスラッチ回路ＳＬが設ける折り返しビット線方式で配置する。
次に、センスラッチ回路ＳＬの詳細な回路図を説明する。メモリマットMemory Matとセンスラッチ回路ＳＬとの接続を図２１のオープンビット線方式で配置した場合のセンスラッチ回路ＳＬの回路図を図２３に示す。
この図２３に示すセンスラッチ回路ＳＬにおいては、ビット線ＢａｎとＢｂｎに対してフリップフロップを含むセンスラッチ回路ＳＬが接続されており、ビット線ＢａｎとＢａｎ、Ｂｂｎ−１とＢｂｎに対して同一（等価）の接続構成を有している。さらに、センスラッチ回路ＳＬはビット線の偶数／奇数に対してコントロール信号を分けており、ビット線Ｂａｎ−１とＢｂｎに対して同一（等価）の接続構成を有している。これは、ビット線の寄生線間容量が、センス動作にあたえる影響を防止するためで、たとえば偶数ビット線側（以下、even側という）に接続されているメモリセルのセンス動作中は、奇数ビット線側（以下、odd 側という）の電位をＶｓｓとして寄生線間容量を一定の値で、even側のメモリセルの読み出しを行う。
メモリマットMemory Mat ａのビット線Ｂａ１を例に説明すると、ビット線Ｂａ１には、ビット線の電位を接地電圧Ｖｓｓにディスチャージを行うゲート信号ＢＤｅｕを入力とするＭＯＳトランジスタＭ１と、ビット線の電位のプリチャージを行うゲート信号ＲＣｅｕを入力とするＭＯＳトランジスタＭ２と、フリップフロップの情報をゲート入力信号とするＭＯＳトランジスタＭ４を介してプリチャージ信号ＰＣｅｕをゲートとするＭＯＳトランジスタＭ３が接続されている。
Ｍ３とＭ４との接続は限定するものではなく、電源電圧Ｖｃｃ側がＭ３、ビット線側がＭ４でもよい。ビット線Ｂａ１とフリップフロップ側配線Ｂａ１ｆ間には、ゲート信号ＴＲｅｕを入力とするＭＯＳトランジスタＭ５が接続されている。
フリップフロップ側配線Ｂａ１ｆには、フリップフロップの電位を接地電圧Ｖｓｓにディスチャージを行うゲート信号ＲＳＬｅｕを入力とするＭＯＳトランジスタＭ６と、列アドレスに応じて列ゲート信号Ｙａｄｄを入力としフリップフロップの情報をデータ出力を行うＭＯＳトランジスタＭ７と、ゲート入力信号をフリップフロップの情報とするＭＯＳトランジスタＭ８に接続されている。ＭＯＳトランジスタＭ８のドレインは共用信号ＡＬｅｕ、ソースは接地電圧Ｖｓｓとし、多段入力ＮＯＲ回路接続を組む。すなわち、接続されている全てのフリップフロップの情報が接地電圧Ｖｓｓになることを判定するＭＯＳトランジスタである。
以上、本実施例の半導体不揮発性記憶装置の基本構成を述べてきたが、次に、本実施例の特徴であるしきい値電圧を下げる動作（書き込み動作）シーケンスを図１から図４の動作シーケンスにより説明する。
尚、図１から図４の動作シーケンスをしきい値電圧を下げる動作を消去シーケンスに適用することも可能である。
本実施例の第１の実施例の動作シーケンスを図１に示す。本実施例は、Ａシーケンス、すなわち、前述した図２９の動作シーケンスの後に、Ｂシーケンス、すなわち、メモリセルのデータを読み出し、所定のレベル以上書き込み過ぎたメモリセル（以下、低しきい値のメモリセルという）がないかを確認する低しきい値ベリファイ動作を行い、低しきい値電圧のメモリセルのしきい値電圧を選択的に戻す動作（選択戻し動作）を追加した。
図３１Ａにより、Ｂシーケンスを詳述する。低しきい値ベリファイ動作時のワード線電位は、メモリセルのしきい値電圧が負の値とならないような電圧、たとえば接地電圧Ｖｓｓに設定する。しきい値電圧がＶｓｓ以下である低しきい値のメモリセルに接続されたワード線を選択すると電流が流れるので、低しきい値のメモリセルの存否を確認できる。低しきい値のメモリセルが存在すれば、単位戻し時間を設定して、図７に示すチャネル全面 Fowler-Nordheimトンネル現象により、低しきい値のメモリセルのしきい値電圧を１回の動作で選択的にＶｓｓ以上のしきい値に戻す。
本実施例の第２の実施例の動作シーケンスを図２に示す。第１の実施例では１回の動作で選択戻し動作を行うのに対して、第２の実施例では、低しきい値ベリファイ動作及び選択戻し動作を複数回に分けて行うＣシーケンスをＡシーケンスの後に行う。Ｃシーケンスを繰り返す間に、メモリセルのしきい値電圧が戻ったメモリセル、すなわち、低しきい値ではなくなったメモリセルは、Ｃシーケンスの動作対象からはずれ、不必要な選択戻し動作が行われないように設定される。
尚、Ｃシーケンスにおいて最初に行われる低しきい値ベリファイ時のワード線電圧と２回目以降に繰り返し行われる低しきい値ベリファイ時のワード線電圧は一致していなくてもよい。たとえば、最初に行われる低しきい値ベリファイ時のワード線電圧を接地電圧Ｖｓｓとし、上述したＢシーケンスの如くデプレッションしているメモリセルを判定し、単位戻し時間を設定して、低しきい値のメモリセルのしきい値電圧を１回の動作で選択的にＶｓｓ以上のしきい値に戻し、２回目以降に繰り返し行われる低しきい値ベリファイ時のワード線電圧を、図３１Ｂのように、たとえば０．５Ｖとし、メモリセルのしきい値電圧が０．５Ｖ以上に戻してもよい。
本実施例の第３の実施例の動作シーケンスを図３に示す。第３の実施例では、低しきい値ベリファイ動作、選択戻し動作を行った後、書き込みが所定のレベルまで達していないメモリセル（以下、高しきい値のメモリセルという）の存否を確認する高しきい値ベリファイ動作を行い、高しきい値のメモリセルがあればそのメモリセルに対し、しきい値電圧の選択書き込み動作（以下、再選択書き込みという）を行う。選択戻し動作と再選択書き込み動作との間には、しきい値電圧を下げる動作をしているので、再データ入力のベリファイ動作が必要である。しきい値電圧を保っているものと、少しだけしきい値電圧が変動したものとの区別を行うためである。
再データ入力ベリファイのワード線電圧をたとえば２Ｖ程度の電圧を印加して、書き込みデータをフリップフロップにラッチさせる。後述するように、この書き込みデータと、高しきい値ベリファイ動作の結果とに応じて、再選択書き込みを行うメモリセルを決定する。高しきい値ベリファイ動作時のワード線電圧には、たとえば１．５Ｖ程度の電圧を印加して、書き込み対象セルのしきい値電圧を、１．５Ｖ以下にする。再選択書き込み動作は、書き込み動作と同様なシーケンスにより実現できる。
このシーケンスにより、書き込み状態のしきい値電圧レベルを、低しきい値ベリファイ時のワード線電圧０．５Ｖから高しきい値ベリファイ時のワード線電圧１．５Ｖの間に収めることができる。
本実施例の第４の実施例の動作シーケンスを図４に示す。第４の実施例の動作シーケンスはＣシーケンスとＤシーケンス、すなわち、選択戻し動作と再選択書き込み動作をあらかじめ規定した回数だけ繰り返す動作シーケンスである。
以下、上述したＡ、Ｂ、Ｃ、Ｄシーケンスをさらに詳述する。
本実施例の図１から図４に記載のＡ、Ｂ、Ｃ、Ｄシーケンス行う際のセンスラッチ回路ＳＬ内のフリップフロップのデータをそれぞれ図８、図９、図１０、図１１に示し、また、Ａ、Ｂ、Ｃ、Ｄシーケンス行う際の図２３のセンスラッチ回路ＳＬ内の内部信号のタイミング波形図を図２４、図２５、図２６、図２７に示す。図８から図１１に記載のフリップフロップのデータ“０”は、フリップフロップが接続されているメモリセルのしきい値電圧が高い状態（消去状態）と定義しており、フリップフロップのデータは接地電圧Ｖｓｓである。また、フリップフロップのデータ“１”は、メモリセルのしきい値電圧が低い状態（書き込み状態）と定義しており、フリップフロップのデータはたとえば外部電源電圧Ｖｃｃであり、書き換え動作時には内部昇圧電位の書き込みドレイン端子電圧Ｖｗｄ、選択戻し非選択チャネル・ドレイン電圧Ｖｐｃ、再選択書き込みドレイン端子電圧Ｖｓｄとなる。
図２４から図２７のタイミング波形図は、メモリマット Memory Mat ａ側のメモリセル群（セクタ）を選択した（対象メモリマットMemory Mat側の）波形図であり、実線の波形は、図２３において添字にｕがついている制御信号の波形であり、破線の波形は、図１９において添字にｄがついている制御信号の波形図である。
まず、書き込み動作シーケンス（Ａシーケンス）を図８で説明する。しきい値が高い状態（消去状態）を保持するメモリセルにビット線を介して接続されているセンスラッチ回路内のフリップフロップを“０”とし、しきい値が低い状態（書き込み）に書き換えるメモリセルにビット線を介して接続されているフリップフロップを“１”とするデータを入力し、その後図６に示したドレインエッヂFowler-Nordheim トンネル現象で浮遊ゲート内の電子を引き抜く。ベリファイでは、選択ワード線の電圧を１．５Ｖとし、フリップフロップのデータ“１”に対応するビット線のみを選択的にプリチャージを行う。書き込みしきい値電圧レベル、すなわちベリファイ時のワード線電圧である１．５Ｖに到達したメモリセルではセル電流が流れPassとなり、ビット線の電位を放電する。従って、フリップフロップのデータは“０”に書き換えられる。１．５Ｖに未達のメモリセルではセル電流は流れずFailとなり、ビット線の電位はプリチャージした電圧を保ち、フリップフロップのデータは“１”を保持している。ベリファイ後のフリップフロップのデータを再書き込みデータとし、書き込みとベリファイ動作を繰り返す。フリップフロップの全てのデータが“０”となることで書き込み動作を終了する。この一括判定は、チップ内で自動的に行う。
図２４に書き込み動作シーケンス（Ａシーケンス）時のセンスラッチ回路ＳＬ内の内部信号のタイミング波形図を示す。
ｔ１までにセンスラッチ回路ＳＬ内のフリップフロップに書き込みデータを入力し、ｔ１からｔ５の間に書き込み、ｔ５からｔ９の間にeven側のベリファイ、ｔ９からｔ１１の間にodd 側のベリファイ、ｔ１１からｔ１３の間にメモリセルしきい値電圧の全ビット終了判定を行う。ｔ１までの書き込みデータ入力は、上述したように、メモリセルのしきい値電圧を選択的に下げたいメモリセルに対応するビット線Ｂ１，…，Ｂｎに接続されているフリップフロップのデータをHighレベル、しきい値電圧を下げたくないデータを接地電圧Ｖｓｓとする。
ｔ１からｔ２の間にＰＣｅｕ、ＰＣｏｕを選択することにより、フリップフロップのデータを選択的にビット線Ｂ１，…，Ｂｎに伝達させる。その後、ｔ２からｔ４の間にＴＲｅｕ、ＴＲｏｕを選択して書き込みドレイン電圧を供給する。
ＴＲｅｕ、ＴＲｏｕの選択前にＰＣｅｕ、ＰＣｏｕを選択するのは、ＴＲｅｕ、ＴＲｏｕのみを選択した場合、ビット線Ｂ１，…，Ｂｎの容量がフリップフロップ側Ｂ１ｆ，…，Ｂｎｆの容量より大きいので、フリップフロップのデータを破壊してしまうためである。ＴＲｅｕ、ＴＲｏｕおよびＳＧ１ａ／ｂの電位を６Ｖとするのは、書き込み時のドレイン電圧５Ｖ（ＶＳＰｅおよびＶＳＰｏ）をトランスファするためであり、ドレイン電圧を上げる場合には、ＴＲｅｕ、ＴＲｏｕおよびゲート信号ＳＧ１ａ／ｂのドレイン側Select Gate １のＭＯＳトランジスタのしきい値電圧を考慮してＴＲｅｕ、ＴＲｏｕおよびＳＧ１ａ／ｂのゲート電位を設定する。選択ワード線電圧Ｗａの電位を立ち下げた（ｔ２）後、ＳＧ１ａ／ｂを選択（ｔ３）するのは、ワード線の遅延時間がドレイン側Select Gate １と比較して大きいからである。正味の書き込み時間はｔ３からｔ４の間であり、ワード線を負電圧−１０Ｖとすることで、選択的にビット線電圧を５Ｖとすることで所望のメモリセルの浮遊ゲートに電界が生じ、電子が放出される。
ｔ４からｔ５の間は、ビット線Ｂ１，…，Ｂｎの電位およびサブビットラインSub Bit Line、サブソースラインSub Source Line を接地電圧Ｖｓｓに放電するためにＢＤｅｕ／ｄ、ＢＤｏｕ／ｄおよびドレイン側Select Gate １のゲート信号ＳＧ１ａ／ｂ、ソース側Select Gate ２のゲート信号ＳＧ２ａ／ｂが選択される。
ｔ５からｔ６の間は、フリップフロップのデータにより選択的にビット線にプリチャージを行うためと、リファレンス電位を非選択側メモリマットのビット線に供給するために、ＰＣｅｕとＲＣｅｄが選択される。ここでＭＯＳトランジスタのしきい値電圧を考慮して、プリチャージの電位を１．０Ｖとした場合には、ＰＣｅｕの電位を２．０Ｖとし、リファレンス電位０．５Ｖとした場合には、ＲＣｅｄの電位は１．５Ｖとする。
ｔ６までは、フリップフロップのデータを保持するために内部電源電圧ＶＳＰｅ／ｏ、ＶＳＮｅ／ｏは活性化されている。ｔ５からｔ１０の間までは、選択ワード線電位はベリファイ電圧の１．５Ｖである。
even側ベリファイ時のメモリセルの放電時間は、ｔ６のソース側Select Gate ２のゲート信号ＳＧ２ａの選択から、ｔ７のドレイン側Select Gate １のゲート信号ＳＧ１ａの非活性までであり、この間even側のフリップフロップはＲＳＬｅｕ／ｄ信号の活性によりリセットされている。その後、ｔ７からｔ８の間にＴＲｅｕ／ｄを選択し、even側のフリップフロップの電源電圧ＶＳＰｅ、ＶＳＮｅを再び活性化することで、ベリファイ後のメモリセルの情報をeven側のフリップフロップに取り込むことができる。すなわち、メモリセルのしきい値電圧が低い状態または高い状態により、ビット線の電位が放電状態またはプリチャージ電圧を保っている。
ｔ８からｔ９の間は、even側ベリファイ時のビット線Ｂｎ−１の電位およびサブビットラインSub Bit Line、サブソースラインSub Source Line を接地電圧Ｖｓｓに放電する。
次に、odd 側のベリファイ動作をeven側ベリファイと同様にｔ９からｔ１０の間に行う。その後、Ｔ１１からｔ１３の間にメモリセルしきい値電圧の全ビット終了判定を行う。全てのメモリセルのしきい値電圧が下がっていれば、フリップフロップのデータは接地電圧Ｖｓｓであり、このＶｓｓを判定する。ＡＬｅｕおよびＡＬｏｕを活性化（ｔ１１からｔ１２間）した後、その電位を検証し、接地電圧Ｖｓｓの場合はｔ１へ繰り返し、書き込み動作を継続させる。また、ＡＬｅｕ、ＡＬｏｕがHighレベルの場合には書き込み動作を終了する。
図９は、Ｂシーケンス時のセンスラッチ回路内のフリップフロップのデータをあらわす。従来の書き込み動作（Ａシーケンス）終了後、書き込みの対象となったワード線に接続されているすべてのメモリセルに対し、上述した低しきい値ベリファイ動作を行う。低しきい値ベリファイ動作時のワード線電圧は、例えば接地電圧Ｖｓｓとし、全ビットを対象としてプリチャージを行う。ベリファイワード線電圧よりもしきい値電圧が低いビット（デプレッションビット）では、セル電流が流れ、フリップフロップのデータは“０”となり、また、しきい値電圧を確保しているビットではプリチャージ電圧を維持して“１”となる。その後、フリップフロップのデータ判定を行い、全データが“１”なら動作を終了させ、１ビットでも“０”すなわち、低しきい値ベリファイ時のワード線電圧よりも、しきい値電圧が低いビット（デプレッションビット）が存在すれば、選択戻し動作となる。書き込みの対象となったワード線の電位を高電圧たとえば１６Ｖとし、フリップフロップのデータで選択されたメモリセルのチャネルを接地電圧Ｖｓｓとし、非選択のメモリセルのチャネル・ドレイン電圧Ｖｐｃ、たとえば８Ｖで選択戻し動作を行う。
図２５は、Ｂシーケンス時のセンスラッチ回路ＳＬ内の内部信号のタイミング波形を示す。ｔ１からｔ３の間では、even側、ｔ３からｔ４の間にodd 側の低しきい値ベリファイ動作を行い、ｔ４からｔ５間ので選択戻し動作を行うか否かの判定をし、ｔ６からｔ９間で選択戻し動作を行う。
図２４で説明したＡシーケンス内のベリファイ時との違いは、全ビットを対象とするベリファイ動作であるため、ｔ１からｔ２間のビット線のプリチャージ電圧及びリファレンス電圧の供給を、ＲＣｅｕの電位を２．０ＶおよびＲＣｅｄの電位を１．５Ｖとすることで行う点にある。
選択戻し動作では、まずｔ５からｔ６の間にＰＣｅｕ、ＰＣｏｕを活性化させフリップフロップのデータをビット線に伝達させる。その後、書き込み動作と同様に信号線を活性化することで選択戻し動作を実行できる。ただし、選択戻し動作時のワード線電圧Ｖｐｗは、例えば１６Ｖの高電圧を印加し、フリップフロップの電源電圧ＶＳＰｅ／ｏは、選択戻し時の非選択チャネル・ドレイン電圧Ｖｐｃ、例えば８Ｖの電圧とし、さらにドレイン電圧をトランスファするＭＯＳトランジスタのゲート信号ＴＲｅｕ／ｄ、ＴＲＯｕ／ｄおよびＳＧ１ｕ／ｄの電位は、選択戻し時のトランスファゲート電圧Ｖｐｔ、例えば９Ｖとする。
図１０には、Ｃシーケンス時のセンスラッチ回路内のフリップフロップのデータをあらわす。従来の書き込み動作（Ａシーケンス）終了後、書き込み対象となったワード線に接続されているメモリセルの低しきい値ベリファイを図９と同様に行い、しきい値電圧が低いビット（デプレッションビット）が存在されば、選択戻し動作を行う。その後、しきい値電圧を戻したい電圧で、再度低しきい値ベリファイ動作が行われる。たとえば、低しきい値ベリファイワード線電圧を０．５Ｖとすると、メモリセルのしきい値電圧を０．５Ｖ以上にすることができる。
再度行う低しきい値ベリファイにおいて、選択ワード線の電圧を０．５Ｖとした場合について述べる。まず、ビット線側を全選択のプリチャージを行う。選択戻ししきい値電圧レベル、すなわちベリファイワード線電圧である０．５Ｖに未達しているメモリセルではセル電流が流れFailとなり、ビット線の電位を放電する。従って、フリップフロップのデータは“０”を保持している。また一方、０．５Ｖに到達したメモリセルではセル電流は流れずPassとなり、ビット線の電位はプリチャージした電圧を保ち、フリップフロップのデータの“１”に書き換えられる。ベリファイ後のフリップフロップのデータを再選択戻しのデータとし、選択戻しと低しきい値ベリファイ動作を繰り返す。フリップフロップの全てのデータが“１”となることで動作は終了する。この一括判定はチップ内で自動的に行う。
図２６は、Ｃシーケンス時のセンスラッチ回路ＳＬ内の内部信号のタイミング波形を示す。
ｔ１からｔ２間にフリップフロップのデータをセットし、ｔ２からｔ８間にeven側、ｔ８からｔ９間にodd 側の低しきい値ベリファイ動作を行い、ｔ９からｔ１０間で選択戻し動作を行うか否かの判定をし、ｔ１０からｔ１１間で選択戻し動作を行う。
ｔ１からｔ２間、非選択側のＲＳＬｅｄ、ＲＳＬｏｄを選択し、フリップフロップの電源電圧ＶＳＰｅ／ｏ、ＶＳＮｅ／ｏを活性化することにより、フリップフロップのデータを全ビット選択にセットする。
ｔ２からｔ３間は、選択された全ビット線にプリチャージ電位を、非選択側メモリマットのビット線にリファレンス電位を供給するためにＲＣｅｕの電圧を２．０Ｖ、ＲＣｅｄの電圧を１．５Ｖにする。even側ベリファイ時のメモリセルの放電時間は、ｔ３のソース側Select Gate ２のゲート信号ＳＧ２ａの選択から、ｔ４のドレイン側Select Gate １のゲート信号ＳＧ１ａの非活性までである。
ｔ４からｔ５間に、ＰＣｅｕ／ｄを選択し、フリップフロップのデータをビット線に伝達する。その後、ｔ５からｔ６の間でフリップフロップのリセット動作を行い、ｔ６からｔ７間にＴＲｅｕ／ｄを選択し、even側のフリップフロップの電源電圧ＶＳＰｅ、ＶＳＮｅを再び活性化することで、ベリファイ後のメモリセルの情報をeven側のフリップフロップに取り込むことができる。次に、odd 側のベリファイ動作をeven側ベリファイと同様にｔ８からｔ９間に行う。その後、ｔ９からｔ１０間にメモリセルのしきい値電圧が所定の電圧以上に戻っているか否かの判定を行う。全てのメモリセルのしきい値電圧が戻っていれば、フリップフロップのデータが電源電圧ＶＳＰｅ／ｏの電位（Highレベル）となるので、フリップフロップのデータによりメモリセルのしきい値電圧の判定を行うことができる。フリップフロップのデータの検証は、非選択側のＡＬｅｄおよびＡＬｏｄを活性化して行う。フリップフロップのデータが接地電圧Ｖｓｓの場合はｔ１０からの選択戻し動作を行い、その結果、フリップフロップのデータがHighレベルになれば動作を終了する。選択戻し動作は図２１と同様に行われる。選択戻し動作を終了したｔ１１以降は、ｔ２にもどり動作シーケンスを継続する。
図１１は、Ｄシーケンスでのフリップフロップのデータをあらわす。再データ入力ベリファイのワード線電圧をたとえば２Ｖ程度の電圧を印加して、書き込みデータをフリップフロップにラッチさせ、高しきい値ベリファイ時のワード線電圧をたとえば１．５Ｖ程度の電圧を印加して、書き込み対象のメモリセルのしきい値電圧を１．５Ｖ以下にする。
再選択書き込み動作のフリップフロップのデータは、図８で説明した書き込みのフリップフロップのデータと同様である。
図２７は、Ｄシーケンス時のセンスラッチ回路ＳＬ内の内部信号のタイミング波形を示す。回路ＳＬを動作させるタイミング波形図を示す。
ｔ１からｔ３間にベリファイワード線電圧２Ｖの再データ入力ベリファイ動作を行い、ｔ３からｔ４間にベリファイワード線電圧１．５Ｖの高しきい値ベリファイ動作を行い、ｔ５からｔ６間で再選択書き込み動作を行うか否かの判定をし、ｔ６からｔ７間で再選択書き込み動作を行う。ｔ７終了後には、ｔ２にもどり動作シーケンスを継続する。
図３２は、Ａ、Ｂ、Ｃ及びＤシーケンス実行時並びに読み出し、消去、消去ベリファイ時にメモリセルの端子に印加する電圧を示す。
以上、実施例に基づき具体的に説明したが、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
たとえば、本実施例の半導体不揮発性記憶装置については、フラッシュメモリ（ＥＥＰＲＯＭ）に適用した場合について説明したが、本発明は前記実施例に限定されるものではなく、ＥＥＰＲＯＭ、ＥＰＲＯＭなどの電気的に書き換え可能な他の不揮発性記憶装置についても広く適用可能である。
また、本実施例の半導体不揮発性記憶装置においては、フラッシュメモリとして記憶装置単位で使用される場合に限らず、たとえばコンピュータシステム、デジタル・スチル・カメラシステム、自動車システムなどの各種システムの記憶装置として広く用いられ、一例として図２８によりコンピュータシステムについて説明する。
図２８において、このコンピュータシステムは、情報機器としての中央処理装置ＣＰＵ、情報処理システム内に構築したＩ／Ｏバス、Bus Unit、主記憶メモリや拡張メモリなどの高速メモリをアクセスするメモリ制御ユニットMemory Control Unit、主記憶メモリとしてのＤＲＡＭ、基本制御プログラムが格納されたＲＯＭ、先端にキーボードが接続されたキーボードコントローラＫＢＤＣなどによって構成される。さらに、表示アダプタとしてのDisplay Adapter がＩ／Ｏバスに接続され、上記Display Adapter の先端にはディスプレイDisplay が接続されている。
そして、上記Ｉ／ＯバスにはパラレルポートParallel Port Ｉ／Ｆ、マウスなどのシリアルポートSerial Port Ｉ／Ｆ、フロッピー（登録商標）ディスクドライブＦＤＤ、上記Ｉ／ＯバスよりのＨＤＤ Ｉ／Ｆに変換するバッファコントローラＨＤＤ Bufferが接続される。また、上記メモリ制御ユニットMemory Control Unit からのバスと接続されて拡張ＲＡＭおよび主記憶メモリとしてのＤＲＡＭが接続されている。
ここで、このコンピュータシステムの動作について説明する。電源が投入されて動作を開始すると、まず上記中央処理装置ＣＰＵは、上記ＲＯＭを上記Ｉ／Ｏバスを通してアクセスし、初期診断、初期設定を行う。そして、補助記憶装置からシステムプログラムを主記憶メモリとしてのＤＲＡＭにロードする。また、上記中央処理装置ＣＰＵは上記Ｉ／Ｏバスを通してＨＤＤコントローラにＨＤＤをアクセスするものとして動作する。
そして、システムプログラムのロードが終了すると、ユーザの処理要求に従い、処理を進めていく。なお、ユーザは上記Ｉ／Ｏバス上のキーボードコントローラＫＢＤＣや表示アダプタDisplay Adapter により処理の入出力を行いながら作業を進める。そして、必要に応じてパラレルポートParallel Port Ｉ／Ｆ、シリアルポートSerial Port Ｉ／Ｆに接続された入出力装置を活用する。
また、本体上の主記憶メモリとしてのＤＲＡＭでは主記憶容量が不足する場合は、拡張ＲＡＭにより主記憶を補う。ユーザがファイルを読み書きしたい場合には、ユーザは上記ＨＤＤが補助記憶装置であるものとして補助記憶装置へのアクセスを要求する。そして、本発明のフラッシュメモリによって構成されたフラッシュファイルシステムはそれを受けてファイルデータのアクセスを行う。
以上のようにして、実施例のフラッシュメモリなどの半導体不揮発性記憶装置は、コンピュータシステムのフラッシュファィルシステムなどとして広く適用可能である。
さらに図３３から図４８に他の実施例を説明する。
図３３は本発明の実施例の概念を表わすメモリマットの概略図、図３４Ａ、３４Ｂは従来例である半導体不揮発性メモリセルのトランジスタを示す断面図および消去動作での電圧印加例を示す図、図３５および図３６Ａ、３６Ｂ、３６Ｃは本実施例の消去動作での選択および非選択メモリセルの電圧印加例を示す図、図３７は本発明の半導体不揮発性記憶装置を示す機能ブロック図、図３８は本発明のセンスラッチ回路を示す回路図、図３９は本発明のメモリマットを示す回路図、図４０はメモリマットへ供給される電圧を発生するための機能ブロック図、図４１および図４２はメモリウェル電圧切り換え回路および行デコーダ回路の回路図、図４３から図４７は消去動作のタイミングを示す波形図、図４８は本実施例の半導体不揮発性記憶装置を用いたコンピュータシステムを示す機能ブロック図である。
まず、図３７により本実施例の半導体不揮発性記憶装置の構成を説明する。本実施例の半導体不揮発性記憶装置は、たとえばしきい値電圧を電気的に書き換え可能なトランジスタからなる複数のメモリマットにより構成されるフラッシュメモリであり、メモリマット（Memory Mat）、メモリマットウエル電圧切り換え回路ＭＷＶＣ、行アドレスバッファ回路ＸＡＤＢ、行アドレスデコーダ回路ＸＤＣＲ、センスアンプおよびデータラッチ共用のセンスラッチ回路ＳＬと列ゲートアレイ回路ＹＧ、列アドレスバッファ回路ＹＡＤＢ、列アドレスデータ回路ＹＤＣＲ、入力バッファ回路ＤＩＢ、出力バッファ回路ＤＯＢ、マルチプレクサ回路ＭＰ、モードコントロール回路ＭＣ、コントロール信号バッファ回路ＣＳＢ、内蔵電源回路ＶＳなどから構成されている。
本実施例のメモリマットとセンスラッチ回路ＳＬとの接続は、ビット線Ｂ１からＢｎの１本に１つのセンスラッチ回路ＳＬが設けられており、たとえば図３８、図３９に示すようにセンスラッチ回路ＳＬ１からＳＬｎをメモリマットｕ、ｄのビット線Ｂｕ１からＢｕｎ、Ｂｕ１からＢｕｎに対してオープンビット線方式で配置する。
図３７の半導体不揮発性記憶装置において、コントロール信号バッファ回路ＣＳＢには、特に制限されるものではないが、たとえば外部端子／ＣＥ、／ＯＥ、／ＷＥ、ＳＣなどに供給されるチップイネーブル信号、アウトプットイネーブル信号、ライトイネーブル信号、シリアルクロック信号などが入力され、これらの信号に応じて内部制御信号のタイミング信号を発生し、またモードコントロール回路ＭＣには外部端子Ｒ／（／Ｂ）からレディ／ビジィ信号が入力されている。
なお、本実施例における／ＣＥ、／ＯＥ、／ＷＥなどの「／」は相補信号を表している。
さらに、内蔵電源回路ＶＳにおいては、特に制限されるものではないが、たとえば外部から電源電圧Ｖｃｃと接地電圧Ｖｓｓが入力され、消去（しきい値電圧を上げる）動作時のワード線電圧Ｖｈ、そのベリファイワード線電圧Ｖｈｖ、書き込み（しきい値電圧を下げる）動作時のワード線電圧Ｖｌ、そのベリファイワード線電圧Ｖｌｖ、消去動作時のメモリウェル電圧Ｖｍｗ、読み出しビット線電圧Ｖｒｂ、読み出しリファレンスビット線電圧Ｖｒｒ、書き込み動作時のドレイン端子電圧Ｖｌｄ、そのトランスファゲート電圧Ｖｌｔなどが生成されるようになっている。電圧名の添字は、供給されるメモリマットの添字ｕ／ｄと同じである。なお、上記各電圧は外部から供給されるようにしてもよい。
ここで生成された各電圧は、ワード線電圧Ｖｈ、Ｖｈｖ、Ｖｌ、Ｖｌｖおよびトランスファゲート電圧Ｖｌｔが行アドレスデコーダ回路ＸＤＣＲに、ビット線電圧Ｖｒｂ、Ｖｒｒ、Ｖｌｄおよびトランスファゲート電圧Ｖｌｔがセンスラッチ回路ＳＬに、メモリウェル電圧Ｖｍｗがメモリマットウェル電圧切り換え回路ＭＷＶＣおよび行アドレスデコーダＸＤＣＲ回路、センスラッチ回路ＳＬにそれぞれ入力されている。
この半導体不揮発性記憶装置においては、外部端子から供給される行、列アドレス信号ＡＸ、ＡＹを受ける行、列アドレスバッファ回路ＸＡＤＢ、ＹＡＤＢを通して形成された相補アドレス信号が行、列アドレスデコーダ回路ＸＤＣＲ、ＹＤＣＲに供給される。また、特に制限されるものではないが、たとえば上記行、列アドレスバッファ回路ＸＡＤＢ、ＹＡＤＢは装置内部のチップイネーブル選択信号／ＣＥにより活性化され、外部端子からのアドレス信号ＡＸ、ＡＹを取り込み、外部端子から供給されたアドレス信号と同相の内部アドレス信号と逆相のアドレス信号とからなる相補アドレス信号を形成する。
行アドレスデコーダ回路ＸＤＣＲは、行アドレスバッファＸＡＤＢの相補アドレス信号に従ったメモリセル群のワード線Ｗの選択信号を形成し、列アドレスデコーダ回路ＹＤＣＲは、列アドレスバッファ回路ＹＡＤＢの相補アドレス信号に従ったメモリセル群のビット線Ｂの選択信号を形成する。これにより、メモリマット内において、任意のワード線Ｗおよびビット線Ｂが指定されて所望とするメモリセルが選択される。
特に制限されるものではないが、たとえばメモリセルの選択は８ビットあるいは１６ビット単位などでの書き込み、読み出しを行うために行アドレスデコーダ回路ＸＤＣＲと列アドレスデコーダ回路ＹＤＣＲによりメモリセルは８個あるいは１６個などが選択される。１つのデーダブロックのメモリセルはワード線方向（行方向）にｍ個、ビット線方向（列方向）にｎ個とすると、ｍ×ｎ個のメモリセル群のデーダブロックが８個あるいは１６個などから構成される。
上記メモリセルは、特に制限されるものではないが、たとえばＥＰＲＯＭのメモリセルと類似の構成であり、制御ゲートと浮遊ゲートとを有する公知のメモリセル、または制御ゲートと浮遊ゲート、および選択ゲートとを有する公知のメモリセルである。
５１２バイト（１バイト＝８ビット）の６４Ｍビットを例とし、メモリマットを図３７に示すように２マット構成とし、単位ブロックｊを６４ビットとする。
図１９のＡＮＤ型メモリ接続では、各々のビット線Ｂｎ（Ｂ１からＢ４０９６）には、ｊ＝６４個の複数のメモリセルを並列に接続した単位ブロックを片マットｉ＝１２８個のメモリセルが、ゲート信号ＳｉＤを入力とする選択ＭＯＳトランジスタを介して接続されている。共通のソースライン(Source Line)には、ゲート信号ＳｉＳを入力とする選択ＭＯＳトランジスタを介して、単位ブロック毎のサブソースライン(Sub Source Line)に接続されている。
以下、本発明の消去動作について説明する。図３５および図３６Ａ、３６Ｂ、３６Ｃに本発明の消去動作である選択、非選択のメモリセルの電圧印加例を示すメモリセル断面図を示す。図３５および図３６Ａ、３６Ｂ、３６Ｃのメモリセルは、記憶装置の基板ｐ−sub と分離するために素子分離層niso領域内のウェルＤＰ well に形成される。基板ｐ−sub の電圧は、従来と同様な接地電圧Ｖｓｓであり、特に制限はないが、素子分離層nisoの電圧は、ソース、ドレイン端子電圧より高い電圧値、たとえば電源電圧Ｖｃｃや接地電圧Ｖｓｓを供給する。本発明では、素子分離層nisoの電圧を電源電圧Ｖｃｃとする。
図３５の選択メモリセルの消去動作の電圧は、制御ゲートに１２Ｖ、ウェルＤＰ well およびソース端子に負の電圧−４Ｖを印加する。浮遊ゲートとチャネル間とに電圧差が生じ、チャネル内の電子が浮遊ゲート内にFowler-Nordheim トンネル現象で注入される。なお、メモリセルのドレイン電極は、openとし、メモリセルを介した定常電流が流れることを防止する。
チャネル電圧を−４Ｖとすることにより、ワード線電圧が１２Ｖでも、従来の消去時間と同じ時間（約１ｍ秒）で消去動作ができる。
これにより、消去時のメモリセルのしきい値電圧を、読み出し時の選択ワード線電圧である電源電圧Ｖｃｃの上限電圧Ｖｃｃｍａｘ以上とすることができる。
消去動作では、消去を何回かに分けた消去パルスの繰り返し印加によって消去を行うとともに、消去後毎回、メモリセルのしきい値電圧を検証する動作（ベリファイ）が行われる。消去ベリファイのワード線電圧は、４．２Ｖ程度に設定される。
図３６Ａ、３６Ｂ、３６Ｃに非選択メモリセルへの電圧印加方式を示す。
図３６Ａの方式では、制御ゲートに０Ｖ、ウェルＤＰ well およびソース端子に−４Ｖ、ドレイン端子openとする。非選択メモリセルは−４Ｖのチャネル電圧によるディスターブを受ける。このディスターブの印加電圧は、読み出し時のワード線ディスターブを逆とした電圧印加と同様である。読み出し時の選択ワード線電圧は電源電圧でＶｃｃであり、その最大電圧Ｖｃｃｍａｘは３．６Ｖ、また、一般的な保証電圧として３．９Ｖであり、保証時間は１０年間（３×１０8秒）である。
今、５１２バイト（１バイト＝８ビット）の６４Ｍビットを例とし、消去ディスターブを受ける時間を算出する。メモリマット構成を図８等に示すような、センスラッチ回路ＳＬに対してオープンビットライン方式とすると、メモリマットは２分割される。同一メモリマット上の同一ビット線に接続されているメモリセルのビット数は、８ｋビット（１ｋ＝１０２４）であり、たとえば、単位ブロックである並列ビット数ｊを６４ビット、最大消去時間１０ｍｓ、書き換え回数を１０6回とすると、選択セクタのある同一のメモリマットの非選択セクタのメモリセルには、ワード線電圧相当４Ｖの消去ディスターブを８×１０7秒間受ける。
従って、消去ディスターブ寿命の電圧値は、電源電圧Ｖｃｃの保証電圧値と同程度の値であり、最大保証時間は、読み出し保証時間内である。
図３６Ｂの方式では、制御ゲートに０Ｖ、ウェルＤＰ well に−４Ｖ、ソース端子をopen、ドレイン端子に０Ｖとし、制御ゲート電圧とチャネル電圧が同電位の０Ｖであり、非選択メモリセルの浮遊ゲート内への電子の注入を完全に防ぐ。
図３６Ｃの方式では、制御ゲートおよびウェルＤＰ well に０Ｖ、ドレイン端子およびソース端子を０Ｖまたはopenとし、図３６Ｂと同様に制御ゲート電圧とチャネル電圧が同電位の０Ｖであり、非選択メモリセルの浮遊ゲート内への電子の注入を完全に防ぐ。メモリセルの接続をたとえば図１９や図２０とし、図３６Ｂの方式を同一ブロックの非選択セクタのメモリセルに用いた場合の消去ディスターブ最大保証時間は、６．３×１０5秒に低減できる。
図３３には本発明のメモリマットの概念図を示す。半導体不揮発性記憶装置のメモリマットを構成するセクタは、消去動作が選択され、ワード線に正の電圧が印加されたセクタ（選択セクタ）、消去が非選択でワード線電圧とメモリウェル電圧が異なるセクタ（非選択セクタ）、さらに消去が非選択でワード線電圧とメモリセルのソース・ドレイン間電圧（チャネル電圧）が等しいセクタ（完全非選択セクタ）を備えている。
つぎに、メモリセルの接続を図１９に示したＡＮＤ型接続としたメモリマットの回路図を図３９に、そのメモリマットへ供給される電圧発生の機能ブロック図を図４０に、メモリウェル電源切り換え回路ＭＷＶＣの回路図を図４１に、行デコーダ回路ＸＤＣＲ等の電圧変換回路およびドライバ回路を図４２に示す。
図４０の内蔵電源回路ＶＳは、基準電圧発生回路、降圧回路、昇圧ポンプ回路、リミッタ回路、電源切り換え回路から構成され、モードコントロール回路ＭＣにより制御されている。書き込みベリファイワード線電圧Ｖｌｖ（１．５Ｖ）は、カレントミラー回路などで構成される降圧回路と基準電圧発生回路の基準電圧を用いることにより発生できる。また、消去時のワード線電圧Ｖｈの１２Ｖ、メモリウェル電圧Ｖｍｗの−４Ｖ、書き込み時のワード線電圧Ｖｌの−９Ｖは、昇圧ポンプ回路で各々の電圧を発生した後、基準電圧発生回路の基準電圧をリミッタ回路に用いる。
図４１のメモリウェル電源切り換え回路ＭＷＶＣでは、メモリウェルの電圧を接地電圧Ｖｓｓと負電圧−４Ｖとに切り換えを行なう回路であり、入力信号ＭＣ１が低(low)となる消去動作時に、内蔵電源回路ＶＳ内の−４Ｖの電源電圧も起動がかかり、メモリウェルの電圧の立上がり波形は、メモリウェルＤＰ well と素子分離層nisoとの接合容量により、数μ秒から数十μ秒で立ち上がる。
図４２の電圧変換回路およびドライバ回路は、ワード線Ｗ、ドレイン、ソース側選択ＭＯＳトランスのゲート信号ＳｉＤ、ＳｉＳ、ビット線の電位をディスチャージするＭＯＳトランジスタのゲート信号ＢＤＣ、メモリマットと同一のウェル内のセンスラッチ回路ＳＬを構成するＭＯＳトランジスタ、たとえばゲート信号ＴＲ等に接続されている。この回路は、電源電圧より高い電圧、消去ワード線電圧Ｖｈの１２Ｖ、書き込み電圧のトランスファゲート電圧Ｖｌｈの５Ｖ等と負電圧、消去ウェル電圧Ｖｍｗの−４Ｖ、書き込みワード線電圧Ｖｌの−９Ｖとの切り換えを行なう回路である。
ワード線Ｗを例として説明すると、電圧変換回路およびドライバ回路のＰＭＯＳトランジスタのソース電圧は、書き込み動作時には電源電圧Ｖｃｃに、消去動作時には消去ワード線電圧Ｖｈの１２Ｖに接続されている。同回路内の素子分離層niso領域内のＮＭＯＳトランジスタのソース電圧は、消去動作時のみに−４Ｖとなる消去ウェル電圧Ｖｍｗに接続されている。
消去動作時には、制御信号ＭＣ２およびＮＣを高（high）に活性させ、アドレス信号がhighに選択されているワード線Ｗのみが１２Ｖの電圧となり、非選択ワード線の電圧は接地電圧Ｖｓｓとなる。書き込み動作時には、制御信号ＭＣ２および／ＮＣをhighに活性させ、アドレス信号が選択されているワード線Ｗのみが−９Ｖの電圧となり、非選択ワード線の電圧は電源電圧Ｖｃｃとなる。
消去時のワード線電圧Ｖｈはセクタを選択した後、電源電圧Ｖｃｃから１２Ｖへ立ち上げる。数ｐＦのワード線負荷容量により、その立ち上り波形は数μ秒から数十μ秒で立ち上がる。これは、内蔵電源電圧を立ち上げてから、セクタアドレスであるゲート信号を切り換えると、ＭＯＳトランジスタの最小ドレイン・ソース間耐圧ＢＶｄｓｍｉｎを通過して、ＭＯＳトランジスタを破壊することを防止している。
また、半導体不揮発性記憶装置において、消去が選択されたセクタに対して、ワード線およびメモリウェルに加える電圧の立上り波形を数μ秒から数＋μ秒とすることによって、メモリセルのしきい値電圧を書き換える電界が急激にかかることを防止でき、書き換え回数の向上が図れる。
消去動作でワード線Ｗ１１を選択した消去パルス１回分のタイミング波形図を図４３から図４７に示す。この波形図は図３９に示すメモリマットの回路図による。図４３は従来例、図４４から図４７は本発明の消去タイミング波形を示す。
図４３に示すように、選択ワード線Ｗ１１の波形はｔ１のタイミングで選択され、消去ワード線電圧Ｖｈの立上りで立上がる。チャネル電圧であるドレイン、ソースをＶｍｗｕの接地電圧Ｖｓｓとするために、Ｓ１Ｄ、Ｓ１ＳおよびＢＤＣｕを電源電圧Ｖｃｃとする。ｔ３のタイミングでワード線を非選択、消去ワード線電圧Ｖｈの活性を終了する。ｔ２からｔ３間がパルス１回分の消去時間である。
図４４に本実施例の第１の消去動作タイミング波形図を示す。ｔ１のタイミングで選択セクタのワード線Ｗ１１とメモリウェルを選択し、ＶｈおよびＶｍｗｕ電圧の起動をかける。Ｓ１Ｄ、Ｓ１Ｓ、ＳｉＤ、ＳｉＳ、ＢＤＣｕがＶｓｓであっても、ＭＯＳトランジスタはＯＮ状態となるため、選択セクタ側のメモリセルのチャネル電圧はＶｍｗｕの−４Ｖとなる。また、ＴＲｕの電圧を−４ＶとすることによりＢｕｎｆとの電圧ショートを防止する。ｔ４のタイミングでワード線を非選択、消去ワード線電圧Ｖｈ、メモリウェル電圧Ｖｍｗｕの活性を終了する。ｔ３からｔ４間がパルス１回分の消去時間である。
図４５に本実施例の第２の消去動作タイミング波形図を示す。図４４と同様にＶｈおよびＶｍｗｕ電圧を立ち上げる。選択セクタの同一ブロックのみをディスターブのセクタとするために、同一ブロック内のチャネル電圧を−４Ｖ、他のブロックのチャネル電圧をＶｓｓとする。ＴＲｕをＢＤＣｕを−４Ｖとし、センスラッチ側から供給されるＢｕｎfのＶｓｓをビット線Ｂｎに接続させ、Ｓ１ＳをＶｓｓ、Ｓ１Ｄを−４Ｖとし選択ブロック内のチャネル電圧を−４Ｖ、ＳｉＤをＶｃｃ、ＳｉＳを−４Ｖとしチャネル電圧をＶｓｓとする。ｔ４のタイミングでワード線を非選択、消去ワード線電圧Ｖｈ、メモリウェル電圧Ｖｍｗｕの活性を終了する。ｔ３からｔ４間がパルス１回分の消去時間である。
図４６および図４７は、Ｖｈの立ち上げをｔ２とした波形であり、その他のタイミングは図１５および図１６と同一である。内蔵電源電圧の電流供給能力と負荷容量によって到達電位に達する時間は違ってくる。そのため、メモリウェル電圧の立上り時の電圧到達時間がワード線電圧の電圧到達時間に等しいタイミングで、電圧発生回路の起動をかけることにより、消去開始時間を明確にする。
つぎに、メモリセルの書き込み動作を説明する。書き込み動作時の制御ゲートすなわちワード線をたとえば−９Ｖ程度の負の電圧を印加し、書き込みのメモリセルのドレイン端子には選択的にたとえば４Ｖ程度の電圧を印加することで、浮遊ゲートとドレイン間に電圧差が生じ、浮遊ゲート内の電子がドレイン側にFowler-Nordheim トンネル現象で引き抜かれる。非選択のメモリセルのドレイン端子には０Ｖを印加することで、浮遊ゲートとドレイン間との電圧差を抑え、浮遊ゲート内の電子の放出を防ぐ。
なお、書き込み動作時の非選択のワード線の電圧は、ドレイン電圧によるディスターブ（電子の放電）を防止するため電源電圧Ｖｃｃを印加している。そのため、メモリセルのソース電極をopenとし、メモリセルを介した定常電流が流れることを防止する。
書き込み時のメモリセルのしきい値電圧は、読み出し時の選択ワード線電圧である電源電圧Ｖｃｃの下限電圧Ｖｃｃｍｉｎと非選択ワード線電圧である接地電圧Ｖｓｓの０Ｖとの間でなくてはならない。非選択のメモリセルのしきい値電圧が負の値の電圧まで下がった場合には、非選択メモリセルで電流が流れるため、誤った読み出しが行われる。そのため、何回かに分けた書き込みパルスの繰返し印加によって書き込み動作を行うとともに、書き込み後に毎回、メモリセルのしきい値電圧を検証する動作、ベリファイが行われる。書き込みベリファィのワード線電圧は、書き込み対象の全てのメモリセルのしきい値電圧が０Ｖにならないような、１．５Ｖ程度に設定される。
なお、上記に示したメモリセルのドレイン端子に印加される電圧情報は、ビット線を介してドレイン端子に接続されているセンスラッチ回路内のフリップフロップにデータが蓄えられている。
センスラッチ回路ＳＬの回路図を説明する。メモリマットとセンスラッチ回路ＳＬとの接続を図３７のオープンビット線方式で配置した場合のセンスラッチ回路ＳＬの回路図を図３８に示す。
この図３８に示すセンスラッチ回路ＳＬにおいては、ビット線ＢｕｎとＢｄｎに対してフリップフロップを含むセンスラッチ回路ＳＬが接続されている。ビット線ＢｕｎとＢｄｎに対して同一（等価）の接続構成を有している。さらに、センスラッチ回路ＳＬはビット線の偶数／奇数に対してコントロール信号を分けて接続しても良い。これは、ビット線の寄生線間容量が、センス動作にあたえる影響を防止するためで、たとえば偶数ビット線側に接続されているメモリセルのセンス動作中は、奇数ビット線の電位をＶｓｓとして寄生線間容量を一定の値で、偶数ビット線側のメモリセルの読み出しを行う。
図３８に示すセンスラッチ回路ＳＬの構成をメモリマットMemory Mat uのビット線Ｂｕ１を例に説明すると、ビット線Ｂｕ１には、ビット線の電位のプリチャージを行うゲート信号ＲＣｕを入力とするＭＯＳトランジスタＭ１と、フリップフロップの情報をゲート入力信号とするＭＯＳトランジスタＭ３を介してプリチャージ信号ＰＣｕをゲートとするＭＯＳトランジスタＭ２が接続されている。Ｍ２とＭ３との接続は限定するものではなく、電源電圧Ｖｃｃ側がＭ２、ビット線側がＭ３でもよい。ビット線Ｂｕ１とフリップフロップ側配線Ｂｕ１ｆ間には、ゲート信号ＴＲｕを入力とするＭＯＳトランジスタＭ４が接続されている。フリップフロップ側配線Ｂｕ１ｆには、フリップフロップの電位を接地電圧Ｖｓｓにディスチャージするゲート信号ＲＳＬｕを入力とするＭＯＳトランジスタＭ５と、列アドレスに応じて列ゲート信号Ｙａｄｄを入力としフリップフロップの情報をデータ出力するＭＯＳトランジスタＭ６と、ゲート入力信号をフリップフロップの情報とするＭＯＳトランジスタＭ７が接続されている。ＭＯＳトランジスタＭ７のドレインは共用信号ＡＬｕ、ソースは接地電圧Ｖｓｓとし、多段入力ＮＯＲ回路接続を組む。すなわち、接続されている全てのフリップフロップの情報が接地電圧Ｖｓｓになることを判定する。
また、ビット線Ｂｕｎには、図３９のメモリマットの構成回路図に示すように、ビット線Ｂｕｎの電位を、ソース線電圧にディスチャージを行うゲート信号ＢＤｕを入力とするＭＯＳトランジスタが接続されている。
図３８および図３９において、少なくともソース、ドレインの拡散層に負電圧が供給されるＭＯＳトランジスタのウェルは、メモリセルと同一のメモリウェル内に形成される。
以上、実施例に基づき具体的に説明したが、本発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
また、本実施例の半導体不揮発性記憶装置においては、フラッシュメモリとして記憶装置単位で使用される場合に限らず、たとえばコンピュータシステム、デジタル・スチル・カメラシステム、自動車システムなどの各種システムの記憶装置として広く用いられ、一例として図１９によりコンピュータシステムについて説明する。
以上のようにして、本実施例のフラッシュメモリなどの半導体不揮発性記憶装置は、コンピュータシステムのフラッシュファイルシステムなどとして広く適用可能である。
以下、本発明の更に別の実施例を図面４９−６０に基づいて詳細に説明する。
図５７により本実施例の半導体不揮発性記憶装置の構成を説明する。
本実施例の半導体不揮発性記憶装置は、たとえばしきい値電圧を電気的に書き換え可能なトランジスタからなる複数のメモリマットにより構成されるフラッシュメモリであり、メモリマットMemory Mat、行アドレスバッファ回路ＸＡＤＢ、行アドレスデコーダ回路ＸＤＣＲ、センスアンプおよびデータラッチ共用のセンスラッチ回路ＳＮＳと列ゲートアレイ回路ＹＧ、列アドレスバッファ回路ＹＡＤＢ、列アドレスデコーダ回路ＹＤＣＲ、入力バッファ回路ＤＩＢ、出力バッファ回路ＤＯＢ、マルチプレクサ回路ＭＰ、モードコントロール回路ＭＣ、コントロール信号バッファ回路ＣＳＢ、内蔵電源回路ＶＳなどから構成されている。
本実施例のメモリマットMemory Matとセンスラッチ回路ＳＮＳとの接続は、ビット線Ｂ１からＢｎの１本に１つのセンスラッチ回路ＳＮＳが設けられており、たとえば図５８に示すようにセンスラッチ回路ＳＮＳ１からＳＮＳｎをメモリマット Memory Mat ｕ、ｄのビット線Ｂ１ｕからＢｎｕ、Ｂ１ｄからＢｎｄに対してオープンビット線方式で配置する。
図５７の半導体不揮発性記憶装置において、コントロール信号バッファ回路ＣＳＢには、特に制限されるものではないが、たとえば外部端子／ＣＥ、／ＯＥ、／ＷＥ、ＳＣなどに供給されるチップイネーブル信号、アウトプットイネーブル信号、ライトイネーブル信号、シリアルクロック信号などが入力され、これらの信号に応じて内部制御信号のタイミング信号を発生し、またモードコントロール回路ＭＣには外部端子Ｒ／（／Ｂ）からレディ／ビジィ信号が入力されている。
なお、本実施例における／ＣＥ、／ＯＥ、／ＷＥなどの「／」は相補信号を表している。
さらに、内蔵電源回路ＶＳにおいては、特に制限されるものではないが、たとえば外部から電源電圧Ｖｃｃと接地電圧Ｖｓｓが入力され、消去（しきい値電圧を上げる）動作時のワード線電圧Ｖｈ、そのベリファイワード線電圧Ｖｈｖ、書き込み（しきい値電圧を下げる）動作時のワード線電圧Ｖｌ、そのベリファイワード線電圧Ｖｌｖ、読み出しビット線電圧Ｖｒｂ、読み出しリファレンスビット線電圧Ｖｒｒ、書き込み動作時のドレイン端子電圧Ｖｌｄ、そのトランスファゲート電圧Ｖｌｔなどが生成されるようになっている。電圧名の添字は、供給されるメモリマットの添字ｕ／ｄと同じである。なお、上記各電圧は外部から供給されるようにしてもよい。
ここで生成された各電圧は、ワード線電圧Ｖｈ、Ｖｈｖ、Ｖｌ、Ｖｌｖおよびトランスファゲート電圧Ｖｌｔが行アドレスデコーダ回路ＸＤＣＲに、ビット線電圧Ｖｒｂ、Ｖｒｒ、Ｖｌｄおよびトランスファゲート電圧Ｖｌｔがセンスラッチ回路ＳＮＳにそれぞれ入力されている。
この半導体不揮発性記憶装置においては、外部端子から供給される行、列アドレス信号ＡＸ、ＡＹを受ける行、列アドレスバッファ回路ＸＡＤＢ、ＹＡＤＢを通して形成された相補アドレス信号が行、列アドレスデコーダ回路ＸＤＣＲ、ＹＤＣＲに供給される。また、特に制限されるものではないが、たとえば上記行、列アドレスバッファ回路ＸＡＤＢ、ＹＡＤＢは装置内部のチップイネーブル選択信号／ＣＥにより活性化され、外部端子からのアドレス信号ＡＸ、ＡＹを取り込み、外部端子から供給されたアドレス信号と同相の内部アドレス信号と逆相のアドレス信号とからなる相補アドレス信号を形成する。
行アドレスデコーダ回路ＸＤＣＲは、行アドレスバッファＸＡＤＢの相補アドレス信号に従ったメモリセル群のワード線Ｗの選択信号を形成し、列アドレスデコーダ回路ＹＤＣＲは、列アドレスバッファ回路ＹＡＤＢの相補アドレス信号に従ったメモリセル群のビット線Ｂの選択信号を形成する。これにより、メモリマットMemory Mat内において、任意のワード線Ｗおよびビット線Ｂが指定されて所望とするメモリセルが選択される。
特に制限されるものではないが、たとえばメモリセルの選択は８ビットあるいは１６ビット単位などでの書き込み、読み出しを行うために行アドレスデコーダ回路ＸＤＣＲと列アドレスデコーダ回路ＹＤＣＲによりメモリセルは８個あるいは１６個などが選択される。１つのデータブロックのメモリセルはワード線方向（行方向）にｍ個、ビット線方向（列方向）にｎ個とすると、ｍ×ｎ個のメモリセル群のデータブロックが８個あるいは１６個などから構成される。
上記メモリセルは、特に制限されるものではないが、たとえばＥＰＲＯＭのメモリセルと類似の構成であり、制御ゲートと浮遊ゲートとを有する公知のメモリセル、または制御ゲートと浮遊ゲート、および選択ゲートとを有する公知のメモリセルである。たとえば、１９８７年に発行された International Electron Devices Meeting Tech．Dig．pp.５６０−５６３において発表されたフラッシュメモリのメモリセルのトランジスタと同一の構造である。
図５２に示すＮＡＮＤ型では、複数のメモリセルを直列に接続した単位ブロックで、ビット線側およびソース線側ともＭＯＳトランジスタを介して接続されている。
以下、本実施例のメモリマットのレイアウト構成について説明する。図５１は、従来例の特開平７−１７６７０５号公報に記載されている図５０の概略レイアウト図に対して、本発明の概略レイアウト図を示す。図５１に示すように、ビット線Ｂｎは金属配線層Ｍ２とし、共通ソース線ＳＬは、ワード線と平行方向に幅広の金属配線層Ｍ１で配置され、単位ブロックのソースは単位ブロック毎に共通ソース線ＳＬに接続されるレイアウト構成である。
その共通ソース線の線幅は、ビット線の線幅の１００倍程度の幅広の配線を用いる。図４８に単位ブロックをビット線方向に複数個配置した金属配線層のレイアウト、図４９にメモリマットの金属配線層のレイアウトの模式図を示す。
半導体不揮発性記憶装置のメモリセルアレイのメモリマットにおいて、共通ソース線は、ビット線間に配置されずに、ワード線と平行であるレイアウト構成とする。共通ソース線の金属配線層は、ビット線に使用する金属配線層より先の製造工程で形成される。ダミーメモリセル列を含むメモリマットの終端には、ビット線と同じ層の金属配線層で列方向（ビット線と平行）の共通ソース線が配置されるレイアウト構成である。
図５４に共通ソース線の幅が十分に幅広く抵抗が小さい場合のメモリセルアレイの等価回路を示す。共通ソース線ＳＬの配線が十分に幅広く抵抗値が小さいため、ソース側のＭＯＳトランジスタ以降のソース抵抗の値は一定値となる。従って、基板バイアス効果によるメモリセルのしきい値電圧は、ワード線単位すなわちセクタ単位でばらつきをもたない。また、図５０の共通ソース線の下に形成されていたダミーメモリセル列を廃止することにより、装置のサイズの小型化を図ることができる。
本実施例の半導体不揮発性記憶装置の製造方法は、従来技術の特開平７−１７６７０５号公報に記載されている製造方法に金属配線層と、その金属配線層と接続するコンタクトホールを新たに工程を追加したものである。
次に、消去動作および書き込み動作について説明する。消去動作後のメモリセルのしきい値電圧を、読み出し時のワード線電圧である電源電圧Ｖｃｃの上限電圧Ｖｃｃｍａｘ以上とするには、メモリセルの制御ゲートであるワード線に１６Ｖ程度の高電圧を印加して、チャネル内の電子が浮遊ゲート内にFowler-Nordheimトンネル現象で注入させる。また、メモリウェルに−４Ｖ負の電圧を加えることで、ワード線電圧を１２Ｖと下げることができる。
書き込み動作では、ワード線を−９Ｖ程度の負の電圧を印加し、書き込みのメモリセルのドレイン端子には選択的にたとえば４Ｖ程度の電圧を印加することで、浮遊ゲートとドレイン間に電圧差が生じ、浮遊ゲート内の電子がドレイン側にFowler-Nordheim トンネル現象で引き抜かれる。非選択のメモリセルのドレイン端子には０Ｖを印加することで、浮遊ゲートとドレイン間との電圧差を抑え、浮遊ゲート内の電子の放出を防ぐ。
書き込み時のメモリセルのしきい値電圧は、読み出し時の選択ワード線電圧である電源電圧Ｖｃｃの下限電圧Ｖｃｃｍｉｎと非選択ワード線電圧である接地電圧Ｖｓｓの０Ｖとの間でなくてはならない。非選択のメモリセルのしきい値電圧が負の値の電圧まで下がった場合には、非選択メモリセルで電流が流れるため、誤った読み出しが行われる。そのため、何回かに分けた書き込みパルスの繰返し印加によって書き込み動作を行うとともに、書き込み後に毎回、メモリセルのしきい値電圧を検証する動作、ベリファイが行われる。書き込みベリファイのワード線電圧は、書き込み対象の全てのメモリセルのしきい値電圧が０Ｖにならないような、１．５Ｖ程度に設定される。
なお、上記に示したメモリセルのドレイン端子に印加される電圧情報は、ビット線を介してドレイン端子に接続されているセンスラッチ回路内のフリップフロップＦＦにデータを蓄えられている。
次に、読み出し動作およびベリファイ動作について説明する。ベリファイ動作は、ワード線電圧を検証する電圧値例えば、書き込みベリファイでは４．２Ｖに、消去ベリファイでは１．５Ｖに設定し、読み出し動作と同様の動作を行う。図５８にセンスラッチ回路ＳＮＳの回路図を、図５９に読み出し動作のタイミング波形図を示す。図５８に示すように、メモリマット Memory Mat ｕ／ｄとセンスラッチ回路ＳＮＳとの接続をオープンビット線方式で配置している。ビット線ＢｎｕとＢｎｄに対してフリップフロップＦＦを含むセンスラッチ回路ＳＮＳが接続されている。ビット線ＢｎｕとＢｎｄに対して同一（等価）の接続構成を有している。さらに、センスラッチ回路ＳＮＳはビット線の偶数／奇数に対してコントロール信号を分けて接続している。これは、ビット線の寄生線間容量が、センス動作にあたえる影響を防止するためで、図５９のタイミング波形図に示すように、たとえば偶数ビット線側に接続されているメモリセルのセンス動作中は、奇数ビット線の電位をＶｓｓとして寄生線間容量を一定の値で、偶数ビット線側のメモリセルの読み出しを行う。
図５８に示すセンスラッチ回路ＳＮＳの構成をメモリマット Memory Mat ｕのビット線Ｂ１Ｕを例に説明すると、ビット線Ｂ１ｕには、ビット線の電位のプリチャージを行うゲート信号ＲＰｅｕを入力とするＭＯＳトランジスタＭ１と、ビット線の電位をディスチャージを行うゲート信号ＢＤｅｕを入力とするＭＯＳトランジスタＭ５が接続されている。ビット線Ｂ１ｕとフリップフロップＦＦ側配線Ｂ１ｆｕ間には、ゲート信号ＴＲｅｕを入力とするＭＯＳトランジスタＭ２が接続されている。フリップフロップ側配線Ｂ１ｆｕには、フリップフロップの電位を接地電圧Ｖｓｓにディスチャージを行うゲート信号ＲＦｅｕを入力とするＭＯＳトランジスタＭ３と、列アドレスに応じて列ゲート信号Ｙａｄｄを入力としフリップフロップＦＦの情報をデータ出力を行うＭＯＳトランジスタＭ４が接続されている。
読み出し動作を図５９のタイミング波形図を用いて説明する。選択マット側をMemory Mat ｕ側とし、ビット線のeven側に接続されているメモリセルのしきい値電圧が書き込みメモリセル、odd 側のメモリセルが消去のメモリセルとした。
ｔ１でワード線を選択し、ワード線電位が上がりきるｔ３前のｔ２でビット線およびサブビット線 Sub Bit Line にプリチャージ電圧を加える。すなわち、ｔ２で、ビット線のリセット信号ＢＤｅ ｕ／ｄを非活性、ビット線側ＭＯＳトランジスタのゲート信号ＳｉＤ ｕ／ｄを活性、ｔ２かｔ３間にプリチャージ信号ＲＰｅ ｕ／ｄを活性する。選択メモリセルのドレイン電圧を１Ｖすなわち、ビット線Ｂｎｕの電位を１Ｖ、非選択側のビット線電位を０．５Ｖとするために、トランスファＭＯＳトランジスタのしきい値電圧を考慮し、ＲＰｅｕの電位を２．０Ｖ、ＲＰｅｄの電位を１．５Ｖとする。
ワード線およびビット線の電圧が到達電位に達したｔ３からｔ４間では、メモリセルのしきい値電圧によってビット線の電位が放電される。そのため、ｔ３でソース線側ＭＯＳトランジスタのゲート信号ＳｉＳ ｕ／ｄを活性、ｔ４でビット線側ＭＯＳトランジスタのゲート信号ＳｉＤ ｕ／ｄを非活性する。また、ｔ２からｔ４間にはフリップフロップＦＦのリセット信号ＲＦｅ ｕ／ｄが活性する。
ｔ４からｔ５間で、フリップフロップＦＦにメモリセルのしきい値電圧情報を取り込む。ＴＲｅ ｕ／ｄを選択し、even側のフリップフロップＦＦの電源電圧ＶＥＰｅ、ＶＦＮｅを活性することでデータの取り込みが行える。すなわち、メモリセルの情報であるしきい値電圧が低い場合、ビット線の電位は放電されており、リファレンス電圧以下の時に、フリップフロップＦＦのデータは接地電圧のＶｓｓとなる。メモリセルのしきい値電圧が高い場合には、プリチャージ電圧を保っているため、フリップフロップＦＦのデータは電源電圧のＶｃｃとなる。
ｔ５からｔ６間は、even側のビット線およびサブビット線Sub Bit Line、サブソース線Sub Source Line を接地電圧Ｖｓｓに放電する。
次に、odd 側の読み出し動作をeven側の読み出し動作と同様にｔ６からｔ７間に行う。
even側およびodd 側のフリップフロップＦＦへのメモリセルのデータの取り込みが終了した時点で、列ゲートアレイ回路ＹＧのゲート信号の列アドレスを選択して、入出力端子Ｉ／Ｏにメモリセルの情報を読み出す。
本実施例により、メモリセル情報の読み出しでは、図５６に示すしきい値電圧差ΔＶｔｈを小さくすることができ、セクタ単位での情報の読み出しを安定化、すなわち、しきい値電圧ばらつきを低減、さらに、装置の面積を低減できる。
以上、実施例に基づき具体的に説明したが、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
さらに、ノート型パーソナルコンピュータ、携帯情報端末などのコンピュータシステムにおいては、システムに挿脱可能に設けられるＰＣカードなどが用いられ、このＰＣカードはたとえば図６０に示すように、ＲＯＭおよびＲＡＭを有する中央処理装置ＣＰＵと、このＣＰＵとの間でデータの送受信が可能に接続されるフラッシュアレイＦＬＡＳＨ−ＡＲＲＡＹ、コントローラ Controller と、データの送信が可能に接続されるコントロールロジック回路 Control Logic、バッファ回路Buffer、インタフェース回路Interface などから構成されている。
また、このＰＣカードにおいては、フラッシュアレイＦＬＡＳＨ−ＡＲＲＡＹ、コントロールロジック回路 Control Logic、バッファ回路Buffer、インタフェース回路Interface の間でデータの送受信が可能となっており、ＰＣカードはシステム本体への挿入状態においてインタフェース回路Interface を介してシステムバスＳＹＳＴＥＭ−ＢＵＳに接続されるようになっている。
たとえば、中央処理装置ＣＰＵは８ビットのデータ形式により全体の管理を行い、インタフェース制御、書き換えおよび読み出し動作制御、さらに演算処理などを司り、またフラッシュアレイＦＬＡＳＨ−ＡＲＲＡＹはたとえば３２Ｍビットのフラッシュデバイスアレイで形成され、たとえば１セクタは５１２バイトのデータエリアと１６バイトのユーティリティエリアからなり、８１９２セクタが１デバイスとなっている。
また、コントローラController は、セルベースまたはディスクリートＩＣなどから形成され、ＤＲＡＭまたはＳＲＡＭなどによるセクタテーブルが設けられている。コントロールロジック回路 Control Logicからは、タイミング信号、コントロール信号が発生され、またバッファ回路 Buffer は書き換え時のデータの一時的な格納のために用いられる。
以上のように、フラッシュメモリなどの記憶装置はＰＣカードにも用いることができ、さらにこの不揮発性の半導体記憶装置は電気的にデータの書き換えが要求される各種システムに広く用いることができる。
書き込み動作（しきい値電圧を下げる動作）シーケンスに、低しきい値ベリファイと選択戻し動作とを追加することにより、erratic 現象を抑制することができる。従って、erratic 現象を考慮して書き換え回数の制約を決めることなく、書き換え回数を大幅に向上させることが可能となる。
書き込み動作（しきい値電圧を下げる動作）シーケンスに、低しきい値ベリファイ、選択戻し、高しきい値ベリファイ、再選択書き込みの動作シーケンスとを追加することにより、書き込み対象のメモリセルのしきい値電圧を、低しきい値ベリファイワード線電圧から高しきい値ベリファイワード線電圧の範囲内に押さえることができるので、読み出し動作マージンの向上を図ることが可能となる。
特に電気的書き換え可能な半導体不揮発性記憶装置において、書き換え動作、選択戻し動作および再選択書き込み動作を Fowler-Nordheimトンネル現象を利用することで、低電圧の単一電源化を図り、さらに erratic現象を抑制し、特にこれを用いたコンピュータシステムなどにおいて、低電圧化によるシステムの消費電力の低減、信頼性の向上が可能となる。
消去動作に必要とされるメモリセルへの印加電圧１６Ｖを、選択ワード線に１２Ｖを加え、メモリウェルに−４Ｖを加えることによって、消去動作の最大電圧を、書き込み動作の最大動作電圧と同程度に下げ、ゲート絶縁膜を１９nm、ゲート長を１μm程度とするＭＯＳトランジスタを使用することができ、半導体不揮発性記憶装置のチップサイズを低減させることが可能となる。
消去が選択されたセクタに対して、ワード線およびメモリウェルに加える電圧の立上り波形を数μ秒から数＋μ秒とすることによって、メモリセルのしきい値電圧を書き換える電界が急激にかかることを防止でき、書き換え回数を向上させることが可能となる。
特に電気的書き換え可能な半導体不揮発性記憶装置において、書き換え動作をFowler-Nordheim トンネル現象を利用することで、低電圧の単一電源化を図り、さらに書き換え回数の向上を図ることにより、特にこれを用いたコンピュータシステムなどにおいて、低電圧化によるシステムの消費電力の低減、信頼性の向上が可能となる。
メモリセルアレイマットの共通ソース線を単位ブロックのメモリセル列毎に接続し、ビット線間にダミーメモリセル列を配置しないことによって、メモリマットのサイズを３％低減でき、半導体不揮発性装置のチップサイズを低減させることが可能となる。
共通ソース線の配線幅をビット線の配線幅に対して１００倍程度の太い配線とすることで、同一のワード線すなわちセクタに接続されているメモリセルに加わる基板バイアスは一定となり、セクタ単位での情報の読み出し安定化、すなわち、しきい値電圧ばらつきを低減させることが可能となる
１ 制御ゲート電極
２ ドレイン電極
３ ソース電極
４ 浮遊ゲート
５ 層間絶縁膜
６ トンネル絶縁膜
７ Ｐ型基板
８，９ 高不純物濃度のＮ型拡散層
１０ 低不純物濃度のＮ型拡散層
１１ 低不純物濃度のＰ型拡散層

Claims (4)

  1. それぞれが制御ゲート、ドレインおよびソースを有する不揮発性半導体メモリセルを列方向に複数個接続した単位ブロックを該メモリセルのドレインがＭＯＳトランジスタを介してビット線に複数個配置したメモリセルアレイにおいて、ビット線に使用する金属配線層は、行方向（ワード線と平行）に配置した共通ソース線の金属配線層より後の製造工程で形成され、列方向（ビット線と平行）の共通ソース線は、ダミーメモリセル列を含むメモリアレイの終端に配置し、該行方向に配置した共通ソース線と電気的に接続されていることを特徴とする半導体不揮発性記憶装置。
  2. 請求項１に記載の半導体不揮発性記憶装置において、メモリセルの読み出し動作および書き換え後のメモリセルのしきい値電圧の検証読み出し（ベリファイ）動作を、メモリセルの制御ゲートが共通に接続されたワード線単位で一括に行ない、ビット線毎にセンス動作と書き換えデータのラッチ動作を行うセンスラッチ回路を備えていることを特徴とする半導体不揮発性記憶装置。
  3. 請求項１に記載の半導体不揮発性記憶装置において、行方向に配置した該共通ソース線の金属配線の幅は、該ビット線の金属配線幅の１００倍以上の配線幅で配置することを特徴とする半導体不揮発性記憶装置。
  4. 請求項１に記載の半導体不揮発性記憶装置において、該単位ブロックのメモリセルのソースは、ＭＯＳトランジスタを介して共通ソース線に接続されることを特徴とする半導体不揮発性記憶装置。
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