JPH07176731A - 縦型絶縁ゲート電界効果トランジスタ - Google Patents
縦型絶縁ゲート電界効果トランジスタInfo
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- JPH07176731A JPH07176731A JP5343733A JP34373393A JPH07176731A JP H07176731 A JPH07176731 A JP H07176731A JP 5343733 A JP5343733 A JP 5343733A JP 34373393 A JP34373393 A JP 34373393A JP H07176731 A JPH07176731 A JP H07176731A
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/149—Source or drain regions of field-effect devices
- H10D62/151—Source or drain regions of field-effect devices of IGFETs
- H10D62/156—Drain regions of DMOS transistors
- H10D62/157—Impurity concentrations or distributions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】縦型ＭＯＳＦＥＴをモータ制御等に使用する場
合、ターンオフ時に回路のインダクタンスによるサージ
電圧が発生する。このサージ電圧により該ＦＥＴの寄生
バイポーラトランジスタが動作するのを防止し、破壊耐
量を向上すると共にドレイン〜ソース間の耐圧低下を生
じない構造のＶ ＭＯＳＦＥＴを提供する。 【構成】Ｐベース領域直下のドレイン領域内に、低濃度
ドレイン領域を挟んで、選択的にＮ+ 型高不純物領域を
設ける。サージ電圧印加時、Ｐベース領域肩部にアバラ
ンシェブレークダウンが発生する前に、ベース領域直下
の空乏層を前記Ｎ+ 型領域にパンチスルーさせ、この点
を起点として発生するアバランシェ電流を直上のベース
領域を通し素子外に放出させ、ベース横方向の電流パス
を抑制し、寄生トランジスタの動作を防止する。
合、ターンオフ時に回路のインダクタンスによるサージ
電圧が発生する。このサージ電圧により該ＦＥＴの寄生
バイポーラトランジスタが動作するのを防止し、破壊耐
量を向上すると共にドレイン〜ソース間の耐圧低下を生
じない構造のＶ ＭＯＳＦＥＴを提供する。 【構成】Ｐベース領域直下のドレイン領域内に、低濃度
ドレイン領域を挟んで、選択的にＮ+ 型高不純物領域を
設ける。サージ電圧印加時、Ｐベース領域肩部にアバラ
ンシェブレークダウンが発生する前に、ベース領域直下
の空乏層を前記Ｎ+ 型領域にパンチスルーさせ、この点
を起点として発生するアバランシェ電流を直上のベース
領域を通し素子外に放出させ、ベース横方向の電流パス
を抑制し、寄生トランジスタの動作を防止する。
Description
【０００１】
【産業上の利用分野】本発明は、縦型絶縁ゲート電界効
果トランジスタ（以下Ｖ ＭＯＳＦＥＴと略記）に関す
るもので、特にモータ等の誘導性負荷制御のターンオフ
時において、寄生バイポーラトランジスタに起因する素
子損傷を防止できる構造のＶ ＭＯＳＦＥＴに係るもの
である。
果トランジスタ（以下Ｖ ＭＯＳＦＥＴと略記）に関す
るもので、特にモータ等の誘導性負荷制御のターンオフ
時において、寄生バイポーラトランジスタに起因する素
子損傷を防止できる構造のＶ ＭＯＳＦＥＴに係るもの
である。
【０００２】
【従来の技術】一般に電力制御用として用いられるＮチ
ャネルＶ ＭＯＳＦＥＴの従来の基本構造の一例を図５
に示す。
ャネルＶ ＭＯＳＦＥＴの従来の基本構造の一例を図５
に示す。
【０００３】シリコン半導体基板の一方の主面（裏面）
１ａに露出する高濃度Ｎ型基板（Ｎ型Ｓｕｂ基板と呼
ぶ）１と、このＮ型Ｓｕｂ基板１の上部に積層され、か
つ基板の他方の主面（表面）２ａに露出する低濃度Ｎ-
型エピタキシャル層２とから、ドレイン領域は形成され
る。半導体基板は、Ｎ型Ｓｕｂ基板１と該基板１に積層
されたＮ- 型エピタキシャル層２とからなり、Ｎ型Ｓｕ
ｂ基板１を第１ドレイン領域１、及びＮ- 型エピタキシ
ャル層２を第２ドレイン領域２と呼ぶ。第１ドレイン領
域１の露出面には、ドレイン電極３が被着される。符号
Ｄはドレイン電極端子である。
１ａに露出する高濃度Ｎ型基板（Ｎ型Ｓｕｂ基板と呼
ぶ）１と、このＮ型Ｓｕｂ基板１の上部に積層され、か
つ基板の他方の主面（表面）２ａに露出する低濃度Ｎ-
型エピタキシャル層２とから、ドレイン領域は形成され
る。半導体基板は、Ｎ型Ｓｕｂ基板１と該基板１に積層
されたＮ- 型エピタキシャル層２とからなり、Ｎ型Ｓｕ
ｂ基板１を第１ドレイン領域１、及びＮ- 型エピタキシ
ャル層２を第２ドレイン領域２と呼ぶ。第１ドレイン領
域１の露出面には、ドレイン電極３が被着される。符号
Ｄはドレイン電極端子である。
【０００４】第２ドレイン領域２の他方の主面２ａから
不純物を選択拡散し、島状のＰ型ベース領域４を形成す
る。またこのＰ型ベース領域４内には、環状のＮ+ 型ソ
ース領域５が選択拡散により形成される。ソース領域５
と第２ドレイン領域に挟まれかつ基板の他方の主面２ａ
に露出するベース領域４の界面領域４ａは、チャネル形
成領域と呼ばれ、このチャネル形成領域４ａに対しゲー
ト酸化膜６を挟んで対向するゲート電極７が形成され
る。
不純物を選択拡散し、島状のＰ型ベース領域４を形成す
る。またこのＰ型ベース領域４内には、環状のＮ+ 型ソ
ース領域５が選択拡散により形成される。ソース領域５
と第２ドレイン領域に挟まれかつ基板の他方の主面２ａ
に露出するベース領域４の界面領域４ａは、チャネル形
成領域と呼ばれ、このチャネル形成領域４ａに対しゲー
ト酸化膜６を挟んで対向するゲート電極７が形成され
る。
【０００５】ゲート電極７を含む基板上に、層間絶縁膜
８が堆積される。次に該絶縁膜８を、フォトリソグラフ
ィ技術により、選択的にエッチングし、ソース領域５及
びソース領域５に囲まれるベース領域４の露出面４ｂに
達するコンタクトホ―ルを開孔する。次にその上にＡl
膜を被着し、パターニングして、ソース領域５とベース
領域４ｂとを短絡接続するＡl ソース電極９を形成す
る。このソース電極９は、Ｐ型ベース領域４とＮ+ 型ソ
ース領域５、チャネル形成領域４ａ等から成る単位ＦＥ
Ｔの複数セルすべてに接続され、ソース電極端子Ｓを設
ける。
８が堆積される。次に該絶縁膜８を、フォトリソグラフ
ィ技術により、選択的にエッチングし、ソース領域５及
びソース領域５に囲まれるベース領域４の露出面４ｂに
達するコンタクトホ―ルを開孔する。次にその上にＡl
膜を被着し、パターニングして、ソース領域５とベース
領域４ｂとを短絡接続するＡl ソース電極９を形成す
る。このソース電極９は、Ｐ型ベース領域４とＮ+ 型ソ
ース領域５、チャネル形成領域４ａ等から成る単位ＦＥ
Ｔの複数セルすべてに接続され、ソース電極端子Ｓを設
ける。
【０００６】このＶ ＭＯＳＦＥＴは、従来のバイポー
ラトランジスタに比べ、高速スイッチング特性が良いと
いう特徴があるため、高周波用途のスイッチング電源や
モータ駆動等に使用される。しかし動作周波数が高くな
るにつれて、、回路自体のインダクタンスや浮遊インダ
クタンスにより、ターンオフ時にはパルス幅の短いサー
ジ電圧が発生し、Ｖ ＭＯＳＦＥＴが破壊に至る場合が
ある。
ラトランジスタに比べ、高速スイッチング特性が良いと
いう特徴があるため、高周波用途のスイッチング電源や
モータ駆動等に使用される。しかし動作周波数が高くな
るにつれて、、回路自体のインダクタンスや浮遊インダ
クタンスにより、ターンオフ時にはパルス幅の短いサー
ジ電圧が発生し、Ｖ ＭＯＳＦＥＴが破壊に至る場合が
ある。
【０００７】その動作回路の一例を図６に示す。この回
路を高速スイッチング動作させたとき、インダクタンス
（Ｌ）１１に発生する逆起電圧により、Ｖ ＭＯＳＦＥ
Ｔのドレイン電極端子Ｄを正、ソース電極端子Ｓを負と
する急峻な電圧がＶ ＭＯＳＦＥＴに印加される。なお
符号１０は図５のＶ ＭＯＳＦＥＴ、またＧはゲート電
極端子を表わす。
路を高速スイッチング動作させたとき、インダクタンス
（Ｌ）１１に発生する逆起電圧により、Ｖ ＭＯＳＦＥ
Ｔのドレイン電極端子Ｄを正、ソース電極端子Ｓを負と
する急峻な電圧がＶ ＭＯＳＦＥＴに印加される。なお
符号１０は図５のＶ ＭＯＳＦＥＴ、またＧはゲート電
極端子を表わす。
【０００８】このことについて、Ｖ ＭＯＳＦＥＴの断
面図７を参照し、さらに詳細に説明する。図５と同符号
は、同じ部分を表わし、説明を省略する。Ｖ ＭＯＳＦ
ＥＴのソース電極端子Ｓをアースとし、ゲート電極端子
Ｇとソース電極端子Ｓとの間に図６に示す波形１２の電
圧を印加したとする。ゲート電極７が正電圧（10Ｖ）
で、それがしきい値電圧以上になると、チャネル形成領
域４ａがＰ型からＮ型に反転してチャネルが形成され、
ドレイン電極３から第１及び第２ドレイン領域１及び２
を通り、チャネル形成領域４ａを経由してソース電極９
にドレイン電流が流れる。この動作状態からターンオフ
に変わると、ゲート電極に加えていた電圧が、しきい値
電圧以下になり、チャネル形成領域が遮断される。イン
ダクタンス１１内を流れる電流の急激な変化により、ド
レイン電極３とソース電極９との間の電圧は急激に上昇
し、この逆バイアス電圧により、Ｐ型ベース領域４とＮ
- 型第２ドレイン領域２の界面から空乏層１３が広が
る。なお図面では破線で空乏層の境界を示す。この空乏
層は、ベース領域４よりも、不純物濃度の低い第２ドレ
イン領域２内に広く伸びる。Ｖ ＭＯＳＦＥＴは高集積
化するためベース領域の接合が浅く形成されており、そ
の肩部４ｃでは曲率（曲率半径の逆数）が大きく、その
曲面の空乏層の延びが狭くなり、電界集中が起き、つい
には、その部分でアバランシェブレークダウン（abalan
che brerkdown 、電子なだれ降伏）を起こす。すなわち
Ｐ型ベース領域４の肩部４ｃに、局部的にアバランシェ
電流が流れる。このアバランシェ電流は、矢線１４で示
すように、ソース領域直下のベース領域を横方向に流
れ、ベース領域４ｂを経て、ソース電極９に流入する
（矢線１４の方向）。
面図７を参照し、さらに詳細に説明する。図５と同符号
は、同じ部分を表わし、説明を省略する。Ｖ ＭＯＳＦ
ＥＴのソース電極端子Ｓをアースとし、ゲート電極端子
Ｇとソース電極端子Ｓとの間に図６に示す波形１２の電
圧を印加したとする。ゲート電極７が正電圧（10Ｖ）
で、それがしきい値電圧以上になると、チャネル形成領
域４ａがＰ型からＮ型に反転してチャネルが形成され、
ドレイン電極３から第１及び第２ドレイン領域１及び２
を通り、チャネル形成領域４ａを経由してソース電極９
にドレイン電流が流れる。この動作状態からターンオフ
に変わると、ゲート電極に加えていた電圧が、しきい値
電圧以下になり、チャネル形成領域が遮断される。イン
ダクタンス１１内を流れる電流の急激な変化により、ド
レイン電極３とソース電極９との間の電圧は急激に上昇
し、この逆バイアス電圧により、Ｐ型ベース領域４とＮ
- 型第２ドレイン領域２の界面から空乏層１３が広が
る。なお図面では破線で空乏層の境界を示す。この空乏
層は、ベース領域４よりも、不純物濃度の低い第２ドレ
イン領域２内に広く伸びる。Ｖ ＭＯＳＦＥＴは高集積
化するためベース領域の接合が浅く形成されており、そ
の肩部４ｃでは曲率（曲率半径の逆数）が大きく、その
曲面の空乏層の延びが狭くなり、電界集中が起き、つい
には、その部分でアバランシェブレークダウン（abalan
che brerkdown 、電子なだれ降伏）を起こす。すなわち
Ｐ型ベース領域４の肩部４ｃに、局部的にアバランシェ
電流が流れる。このアバランシェ電流は、矢線１４で示
すように、ソース領域直下のベース領域を横方向に流
れ、ベース領域４ｂを経て、ソース電極９に流入する
（矢線１４の方向）。
【０００９】周知のようにＶ ＭＯＳＦＥＴでは、Ｎ+
型ソース領域５と、該ソース領域直下のＰ型ベース領域
４と、このＰ型ベース領域に接するＮ- 型第２ドレイン
領域２とで、寄生ＮＰＮトランジスタ１５が形成されて
いる。前記のようにアバランシェ電流が、ベース領域を
横方向に流れると、ベース領域の横方向抵抗により、電
圧降下が生じ、寄生バイポーラトランジスタのエミッタ
（すなわちソース領域５）に対し、ベースの電圧が高く
なり、寄生バイポーラトランジスタが順バイアスとな
り、動作してＮソース領域５直下に電流集中が発生し、
Ｖ ＭＯＳＦＥＴを破壊するに至る。
型ソース領域５と、該ソース領域直下のＰ型ベース領域
４と、このＰ型ベース領域に接するＮ- 型第２ドレイン
領域２とで、寄生ＮＰＮトランジスタ１５が形成されて
いる。前記のようにアバランシェ電流が、ベース領域を
横方向に流れると、ベース領域の横方向抵抗により、電
圧降下が生じ、寄生バイポーラトランジスタのエミッタ
（すなわちソース領域５）に対し、ベースの電圧が高く
なり、寄生バイポーラトランジスタが順バイアスとな
り、動作してＮソース領域５直下に電流集中が発生し、
Ｖ ＭＯＳＦＥＴを破壊するに至る。
【００１０】この破壊防止を行なうために、図８に示す
構造の素子が提案されている。これはＺ−ＭＯＳ構造と
呼ばれているもので、Ｐ型ベース領域４と高濃度の第１
ドレイン領域１とを拡散接合し、ツェナーダイオード１
６を形成する構造とする。この構造であると、動作回路
のインダクタンスによるサージ電圧が発生し、ドレイン
−ベース間に空乏層が伸びても、ベース領域４と第２ド
レイン領域とのＰＮ接合肩部４ｃよりも、不純物濃度の
高い第１ドレイン領域１との接合から先にアバランシェ
ブレークダウンが起き、このアバランシェ電流は、ソー
ス領域に囲まれるベース領域４ｂ直下を流れるため、ベ
ース横方向への流れは抑制され、高いアバランシェ耐量
を得ることができる。 しかしこのＦＥＴでは、ベース
領域直下のドレイン領域は高不純物濃度層となり、ドレ
イン・ソース間の耐圧が非常に小さくなり、用途が限ら
れるという問題がある。
構造の素子が提案されている。これはＺ−ＭＯＳ構造と
呼ばれているもので、Ｐ型ベース領域４と高濃度の第１
ドレイン領域１とを拡散接合し、ツェナーダイオード１
６を形成する構造とする。この構造であると、動作回路
のインダクタンスによるサージ電圧が発生し、ドレイン
−ベース間に空乏層が伸びても、ベース領域４と第２ド
レイン領域とのＰＮ接合肩部４ｃよりも、不純物濃度の
高い第１ドレイン領域１との接合から先にアバランシェ
ブレークダウンが起き、このアバランシェ電流は、ソー
ス領域に囲まれるベース領域４ｂ直下を流れるため、ベ
ース横方向への流れは抑制され、高いアバランシェ耐量
を得ることができる。 しかしこのＦＥＴでは、ベース
領域直下のドレイン領域は高不純物濃度層となり、ドレ
イン・ソース間の耐圧が非常に小さくなり、用途が限ら
れるという問題がある。
【００１１】
【発明が解決しようとする課題】これまで詳述したよう
に、従来のＶ ＭＯＳＦＥＴでは、ターンオフ時に動作
回路のインダクタンスによるサージ電圧が発生し、ベー
ス領域４と第２ドレイン領域とのＰＮ接合の肩部４ｃ
に、局部的にアバランシェブレークダウンが生じやす
い。このアバランシェ電流は、ソース領域直下のベース
領域４を横方向に流れるため、寄生バイポーラトランジ
スタを動作させ、Ｎソース領域直下に電流集中が生じ、
素子を破壊するという課題がある。
に、従来のＶ ＭＯＳＦＥＴでは、ターンオフ時に動作
回路のインダクタンスによるサージ電圧が発生し、ベー
ス領域４と第２ドレイン領域とのＰＮ接合の肩部４ｃ
に、局部的にアバランシェブレークダウンが生じやす
い。このアバランシェ電流は、ソース領域直下のベース
領域４を横方向に流れるため、寄生バイポーラトランジ
スタを動作させ、Ｎソース領域直下に電流集中が生じ、
素子を破壊するという課題がある。
【００１２】Ｚ−ＭＯＳ構造のＦＥＴでは、上記問題点
を改善できるが、ドレイン・ベース間の耐圧が非常に小
さくなり、用途が制限されるという欠点がある。
を改善できるが、ドレイン・ベース間の耐圧が非常に小
さくなり、用途が制限されるという欠点がある。
【００１３】本発明の目的は、Ｖ ＭＯＳＦＥＴに構造
的に存在する寄生バイポーラトランジスタの動作を防止
することにより破壊耐量を向上できるとともに、Ｚ−Ｍ
ＯＳ構造のＦＥＴの問題点であるドレイン〜ソース間耐
圧低下をほとんど生じない構造のＶ ＭＯＳＦＥＴを提
供することである。
的に存在する寄生バイポーラトランジスタの動作を防止
することにより破壊耐量を向上できるとともに、Ｚ−Ｍ
ＯＳ構造のＦＥＴの問題点であるドレイン〜ソース間耐
圧低下をほとんど生じない構造のＶ ＭＯＳＦＥＴを提
供することである。
【００１４】
【課題を解決するための手段】本発明のＶ ＭＯＳＦＥ
Ｔは、従来のＶ ＭＯＳＦＥＴの構成に加えて、反対導
電型ベース領域直下のドレイン領域内に選択的に形成さ
れ、かつ該ベース領域と接合をつくらない一導電型高不
純物濃度領域を設けたことを特徴とする縦型絶縁ゲート
電界効果トランジスタである。
Ｔは、従来のＶ ＭＯＳＦＥＴの構成に加えて、反対導
電型ベース領域直下のドレイン領域内に選択的に形成さ
れ、かつ該ベース領域と接合をつくらない一導電型高不
純物濃度領域を設けたことを特徴とする縦型絶縁ゲート
電界効果トランジスタである。
【００１５】なお、前記一導電型高不純物濃度領域は、
ベース領域直下にあって第２ドレイン領域の一部または
全部を間に挟み、（１）第１ドレイン領域と第２ドレイ
ン領域にまたがって、または（２）第２ドレイン領域内
に、または（３）第１ドレイン領域内に、それぞれ形成
される 3つの実施態様があるまた第１ドレイン領域の不
純物の濃度に比べて、第２ドレイン領域は低不純物濃度
であり、また本発明の特徴である一導電型高不純物濃度
領域は、第１ドレイン領域に比べ高い不純物濃度であ
る。
ベース領域直下にあって第２ドレイン領域の一部または
全部を間に挟み、（１）第１ドレイン領域と第２ドレイ
ン領域にまたがって、または（２）第２ドレイン領域内
に、または（３）第１ドレイン領域内に、それぞれ形成
される 3つの実施態様があるまた第１ドレイン領域の不
純物の濃度に比べて、第２ドレイン領域は低不純物濃度
であり、また本発明の特徴である一導電型高不純物濃度
領域は、第１ドレイン領域に比べ高い不純物濃度であ
る。
【００１６】
【作用】Ｖ ＭＯＳＦＥＴのターンオフ時にインダクタ
ンスから発生するサージ電圧をアバランシェブレークダ
ウンにて吸収する場合、ベース領域直下のドレイン領域
に高不純物濃度領域を選択的に形成することにより、空
乏層の電界を集中させ、ベース領域の肩部より先に、そ
こを起点にアバランシェブレークダウンを起こし、ソー
ス領域に囲まれたーベース領域直下に該アバランシェ電
流を流すことによって、ソース領域直下のベース横領域
への電流パスを抑え、寄生バイポーラトランジスタの動
作を防止し、破壊耐量を向上することができる。
ンスから発生するサージ電圧をアバランシェブレークダ
ウンにて吸収する場合、ベース領域直下のドレイン領域
に高不純物濃度領域を選択的に形成することにより、空
乏層の電界を集中させ、ベース領域の肩部より先に、そ
こを起点にアバランシェブレークダウンを起こし、ソー
ス領域に囲まれたーベース領域直下に該アバランシェ電
流を流すことによって、ソース領域直下のベース横領域
への電流パスを抑え、寄生バイポーラトランジスタの動
作を防止し、破壊耐量を向上することができる。
【００１７】また前記高不純物濃度領域とベース領域と
が接合をつくらないようにすること、すなわち、間に低
濃度の第２ドレイン領域を挟むことにより、ドレイン〜
ソース間の耐圧低下を実用上支障のない程度に抑えるこ
とができる。
が接合をつくらないようにすること、すなわち、間に低
濃度の第２ドレイン領域を挟むことにより、ドレイン〜
ソース間の耐圧低下を実用上支障のない程度に抑えるこ
とができる。
【００１８】
【実施例】本発明のＶ ＭＯＳＦＥＴの第１の実施例に
ついて、以下説明する。図１は、このＶ ＭＯＳＦＥＴ
２０の基本的な構成を示す断面図であり、一導電型をＮ
型、反対導電型をＰ型とするＮチャネルＶ ＭＯＳＦＥ
Ｔである。なお図１において、図５と同じ符号は同一部
分を表わす。
ついて、以下説明する。図１は、このＶ ＭＯＳＦＥＴ
２０の基本的な構成を示す断面図であり、一導電型をＮ
型、反対導電型をＰ型とするＮチャネルＶ ＭＯＳＦＥ
Ｔである。なお図１において、図５と同じ符号は同一部
分を表わす。
【００１９】図１に示すＶ ＭＯＳＦＥＴ２０は、半導
体基板の一方の主面１ａに露出するＮ型第１ドレイン領
域（不純物濃度約1018 atoms／cm3 ）１と、第１ドレイ
ン領域に積層され、前記基板の他方の主面２ａに露出す
るＮ- 型の低不純物濃度（約1015 atoms／cm3 ）の第２
ドレイン領域２と、前記基板の他方の主面から第２ドレ
イン領域内に選択的に形成されるＰ型ベース領域（約10
17atoms/cm3 ）４と、該ベース領域の露出面から該領域
に選択的に形成されるＮ+ 型ソース領域５と、このソー
ス領域と第２ドレイン領域２とに挟まれ、かつ前記基板
の他方の主面に露出するベース領域表面部分４ａに、ゲ
ート絶縁膜６を介して対向するゲート電極７と、前記基
板の他方の主面上に形成され、ソース領域５と該領域に
囲まれるベース領域４ｂとに短絡接触するソース電極９
とを有するＶ ＭＯＳＦＥＴであって、Ｐ型ベース領域
４の直下のドレイン領域内に、第１及び第２ドレイン領
域にまたがって選択的に形成され、かつＰ型ベース領域
４とＰＮ接合をつくらないＮ型高不純物濃度領域（約10
19 atoms／cm3 ）２１を具備することを特徴とするＶ
ＭＯＳＦＥＴである。
体基板の一方の主面１ａに露出するＮ型第１ドレイン領
域（不純物濃度約1018 atoms／cm3 ）１と、第１ドレイ
ン領域に積層され、前記基板の他方の主面２ａに露出す
るＮ- 型の低不純物濃度（約1015 atoms／cm3 ）の第２
ドレイン領域２と、前記基板の他方の主面から第２ドレ
イン領域内に選択的に形成されるＰ型ベース領域（約10
17atoms/cm3 ）４と、該ベース領域の露出面から該領域
に選択的に形成されるＮ+ 型ソース領域５と、このソー
ス領域と第２ドレイン領域２とに挟まれ、かつ前記基板
の他方の主面に露出するベース領域表面部分４ａに、ゲ
ート絶縁膜６を介して対向するゲート電極７と、前記基
板の他方の主面上に形成され、ソース領域５と該領域に
囲まれるベース領域４ｂとに短絡接触するソース電極９
とを有するＶ ＭＯＳＦＥＴであって、Ｐ型ベース領域
４の直下のドレイン領域内に、第１及び第２ドレイン領
域にまたがって選択的に形成され、かつＰ型ベース領域
４とＰＮ接合をつくらないＮ型高不純物濃度領域（約10
19 atoms／cm3 ）２１を具備することを特徴とするＶ
ＭＯＳＦＥＴである。
【００２０】次にこのＶ ＭＯＳＦＥＴ２０の製造方法
について、その概要を簡単に説明する。Ｎ型Ｓｕｂ基板
（第１ドレイン領域１と同じ）を酸素雰囲気の拡散炉に
て高温燃成して、Ｎ型Ｓｕｂ基板１の表面に熱酸化膜を
形成する。次に選択的に熱酸化膜を除去し、窓を開けた
後、Ｎ型Ｓｕｂ基板１よりも高い濃度のＮ+ 型高不純物
濃度領域２１を拡散もしくは埋め込んで形成する。次に
基板上の前記酸化膜を除去し、その上に低濃度のＮ- 型
エピタキシャル層２を積層する。このエピタキシャル工
程において、前記Ｎ+ 型高不純物濃度領域２１の不純物
はエピタキシャル層（第２ドレイン領域２）に浸み出
し、該領域２１は、第１ドレイン領域１と第２ドレイン
領域２とに、またがって形成される。
について、その概要を簡単に説明する。Ｎ型Ｓｕｂ基板
（第１ドレイン領域１と同じ）を酸素雰囲気の拡散炉に
て高温燃成して、Ｎ型Ｓｕｂ基板１の表面に熱酸化膜を
形成する。次に選択的に熱酸化膜を除去し、窓を開けた
後、Ｎ型Ｓｕｂ基板１よりも高い濃度のＮ+ 型高不純物
濃度領域２１を拡散もしくは埋め込んで形成する。次に
基板上の前記酸化膜を除去し、その上に低濃度のＮ- 型
エピタキシャル層２を積層する。このエピタキシャル工
程において、前記Ｎ+ 型高不純物濃度領域２１の不純物
はエピタキシャル層（第２ドレイン領域２）に浸み出
し、該領域２１は、第１ドレイン領域１と第２ドレイン
領域２とに、またがって形成される。
【００２１】次に公知の方法により、エピタキシャル層
２の表面から不純物を選択拡散し、前記Ｎ+ 型高不純物
濃度領域２１の直上の位置になるようにＰ型ベース領域
４を形成する。さらにこのベース領域内に、高濃度のＮ
+ 型ソース領域５を形成し、このソース領域と第２ドレ
イン領域２とに挟まれるベース領域の露出部分４ａ及び
第２ドレイン領域２の露出面上に、ゲート酸化膜６を介
して、ゲート電極７を形成する。次に層間絶縁層８を堆
積し、所要のコンタクトホ―ルを開口し、Ａl系金属を
被着し、パターニングしてソース電極９を得る。
２の表面から不純物を選択拡散し、前記Ｎ+ 型高不純物
濃度領域２１の直上の位置になるようにＰ型ベース領域
４を形成する。さらにこのベース領域内に、高濃度のＮ
+ 型ソース領域５を形成し、このソース領域と第２ドレ
イン領域２とに挟まれるベース領域の露出部分４ａ及び
第２ドレイン領域２の露出面上に、ゲート酸化膜６を介
して、ゲート電極７を形成する。次に層間絶縁層８を堆
積し、所要のコンタクトホ―ルを開口し、Ａl系金属を
被着し、パターニングしてソース電極９を得る。
【００２２】上記製造方法は一例であって、例えばエピ
タキシャル層成長後、ゲート酸化膜６及びゲート電極７
を形成し、ゲート電極７をＰ型ベース領域４及びＮ+ 型
ソース領域５の不純物拡散用マスクとして使用し、チャ
ネル長を両領域の横方向拡散長の差として、自己整合的
に形成することが多い。
タキシャル層成長後、ゲート酸化膜６及びゲート電極７
を形成し、ゲート電極７をＰ型ベース領域４及びＮ+ 型
ソース領域５の不純物拡散用マスクとして使用し、チャ
ネル長を両領域の横方向拡散長の差として、自己整合的
に形成することが多い。
【００２３】上記Ｖ ＭＯＳＦＥＴ２０をモータ駆動等
に使用し、高速スイッチング動作をさせると、図６の動
作回路に示すように、ターンオフ時のインダクタンス１
１に発生する逆起電圧により、サージ電圧が発生し、ド
レイン電圧が急激に立ち上がる。これによりベース領域
４と第２ドレイン領域２のＰＮ接合は逆バイアスされ、
空乏層（境界を破線で示す）２３は主として低不純物濃
度の第２ドレイン領域内を矢線２２の方向に拡がり、ベ
ース領域直下に形成されたＮ+ 型高不純物濃度領域２１
に到達（パンチスルー）すると、到達した高濃度領域２
１の点に高電界がかかり、この場所を起点にしてアバラ
ンシェブレークダウンが発生する。空乏層の広がりとと
もに、ＰＮ接合の肩部４ｃの電界強度も上昇するが、肩
部４ｃにアバランシェブレークタウンが発生するより先
に、空乏層２３が高濃度領域２１にパンチスルーするこ
とが重要である。このため、あらかじめベース領域４の
直下の該領域と高濃度領域２１との間の距離ｄは、設計
及び試行により適値が選択される。
に使用し、高速スイッチング動作をさせると、図６の動
作回路に示すように、ターンオフ時のインダクタンス１
１に発生する逆起電圧により、サージ電圧が発生し、ド
レイン電圧が急激に立ち上がる。これによりベース領域
４と第２ドレイン領域２のＰＮ接合は逆バイアスされ、
空乏層（境界を破線で示す）２３は主として低不純物濃
度の第２ドレイン領域内を矢線２２の方向に拡がり、ベ
ース領域直下に形成されたＮ+ 型高不純物濃度領域２１
に到達（パンチスルー）すると、到達した高濃度領域２
１の点に高電界がかかり、この場所を起点にしてアバラ
ンシェブレークダウンが発生する。空乏層の広がりとと
もに、ＰＮ接合の肩部４ｃの電界強度も上昇するが、肩
部４ｃにアバランシェブレークタウンが発生するより先
に、空乏層２３が高濃度領域２１にパンチスルーするこ
とが重要である。このため、あらかじめベース領域４の
直下の該領域と高濃度領域２１との間の距離ｄは、設計
及び試行により適値が選択される。
【００２４】高濃度領域２１の中央近傍を起点とするア
バランシェ電流２４は、主としてソース領域５に取り囲
まれるベース領域４ｂを流れて、ソース電極に流入す
る。寄生ＮＰＮトランジスタのトランジスタ作用は、主
としてＮ+ 型ソース領域５直下のベース領域を介して行
なわれるが、前記アバランシェ電流２４は、この横方向
のベース領域の電位にはほとんど影響を与えないので、
寄生ＮＰＮトランジスタは動作しない。したがってＶ
ＭＯＳＦＥＴの破壊耐量を向上できる。
バランシェ電流２４は、主としてソース領域５に取り囲
まれるベース領域４ｂを流れて、ソース電極に流入す
る。寄生ＮＰＮトランジスタのトランジスタ作用は、主
としてＮ+ 型ソース領域５直下のベース領域を介して行
なわれるが、前記アバランシェ電流２４は、この横方向
のベース領域の電位にはほとんど影響を与えないので、
寄生ＮＰＮトランジスタは動作しない。したがってＶ
ＭＯＳＦＥＴの破壊耐量を向上できる。
【００２５】またベース領域４と高濃度領域２１との間
には、厚さｄの低不純物濃度のＮ-型第２ドレイン領域
が介在しているので、実用上支障のないドレイン・ソー
ス間耐圧が得られる。
には、厚さｄの低不純物濃度のＮ-型第２ドレイン領域
が介在しているので、実用上支障のないドレイン・ソー
ス間耐圧が得られる。
【００２６】図２に、本発明の第２の実施例を示す。こ
のＶ ＭＯＳＦＥＴ３０は、高不純物濃度領域３１が、
第１実施例と同様、ベース領域４の直下にあって、第１
ドレイン領域１と第２ドレイン領域２にまたがって形成
されているが、その横方向（図面上で）の長さを、ベー
ス領域４の横方向に近づけたもので、所望により採り得
る例を示すものである。
のＶ ＭＯＳＦＥＴ３０は、高不純物濃度領域３１が、
第１実施例と同様、ベース領域４の直下にあって、第１
ドレイン領域１と第２ドレイン領域２にまたがって形成
されているが、その横方向（図面上で）の長さを、ベー
ス領域４の横方向に近づけたもので、所望により採り得
る例を示すものである。
【００２７】図３は、本発明の第３実施例のＶ ＭＯＳ
ＦＥＴ４０の断面図である。本実施例では、高不純物濃
度領域４１が、Ｐ型ベース領域４の直下の第２ドレイン
領域２内に形成されることが特徴である。該領域４１の
形成位置により、ベース領域４の直下の第２ドレイン領
域２の厚さｄを調整することが可能で、特にｄを小さく
して、ターンオフ時のサージ電圧をアバランシェブレー
クダウンにより吸収できる感度を高めることができる。
ＦＥＴ４０の断面図である。本実施例では、高不純物濃
度領域４１が、Ｐ型ベース領域４の直下の第２ドレイン
領域２内に形成されることが特徴である。該領域４１の
形成位置により、ベース領域４の直下の第２ドレイン領
域２の厚さｄを調整することが可能で、特にｄを小さく
して、ターンオフ時のサージ電圧をアバランシェブレー
クダウンにより吸収できる感度を高めることができる。
【００２８】図４は、本発明の第４実施例のＶ ＭＯＳ
ＦＥＴ５０の断面図である。本実施例では、高不純物濃
度領域５１が、Ｐ型ベース領域４の直下の第１ドレイン
領域１内に形成された例である。該領域５１の抵抗値を
低く抑えることができ、大きなアバランシェエネルギー
の吸収が可能である。高濃度領域５１の形成は、Ｎ型Ｓ
ｕｂ基板１上にエピタキシャル層２を堆積した後、一方
の主面（裏面）１ａから高濃度の不純物を選択拡散して
形成する。
ＦＥＴ５０の断面図である。本実施例では、高不純物濃
度領域５１が、Ｐ型ベース領域４の直下の第１ドレイン
領域１内に形成された例である。該領域５１の抵抗値を
低く抑えることができ、大きなアバランシェエネルギー
の吸収が可能である。高濃度領域５１の形成は、Ｎ型Ｓ
ｕｂ基板１上にエピタキシャル層２を堆積した後、一方
の主面（裏面）１ａから高濃度の不純物を選択拡散して
形成する。
【００２９】従来技術において、Ｖ ＭＯＳＦＥＴター
ンオフ時に、回路のインダクタンスより発生するサージ
電圧を、Ｖ ＭＯＳＦＥＴのアバランシェブレークダウ
ンにて吸収するとき、浅いＰ型ベース領域のため、その
肩部の曲率は大きく、空乏層の伸びが他の面に比べ狭
く、電界が局部的に高くなり、そこを起点にアバランシ
ェブレークダウンが起き、ソース領域直下のベース横方
向領域に電流が流れ、寄生バイポーラトランジスタが動
作し、大電流が局部的に流れ、素子の破壊に至る。
ンオフ時に、回路のインダクタンスより発生するサージ
電圧を、Ｖ ＭＯＳＦＥＴのアバランシェブレークダウ
ンにて吸収するとき、浅いＰ型ベース領域のため、その
肩部の曲率は大きく、空乏層の伸びが他の面に比べ狭
く、電界が局部的に高くなり、そこを起点にアバランシ
ェブレークダウンが起き、ソース領域直下のベース横方
向領域に電流が流れ、寄生バイポーラトランジスタが動
作し、大電流が局部的に流れ、素子の破壊に至る。
【００３０】本発明の上記第１ないし第４実施例におい
ては、ベース領域直下のドレイン領域に、選択的に高不
純物濃度領域を設け、ベース領域肩部でアバランシェブ
レークダウンが発生するより先に、ベース領域直下から
伸びる空乏層を前記高濃度領域にパンチスルーさせ、こ
の点をアバランシェブレークダウンの起点とし、ベース
横方向の電流パスを抑制し、寄生バイポーラトランジス
タの動作を防止することにより、従来構造に比べ大幅に
破壊耐量が向上した。
ては、ベース領域直下のドレイン領域に、選択的に高不
純物濃度領域を設け、ベース領域肩部でアバランシェブ
レークダウンが発生するより先に、ベース領域直下から
伸びる空乏層を前記高濃度領域にパンチスルーさせ、こ
の点をアバランシェブレークダウンの起点とし、ベース
横方向の電流パスを抑制し、寄生バイポーラトランジス
タの動作を防止することにより、従来構造に比べ大幅に
破壊耐量が向上した。
【００３１】さらに図８に示すＺ−ＭＯＳ構造の問題点
であったドレイン〜ソース間の耐圧低下（ＢＶDDS が30
Ｖ程度）を、上記実施例では、Ｎ型高不純物濃度領域と
Ｐ型ベース領域とを接触させないで、間にＮ- 型第２ド
レイン領域を介在させることにより、ほとんど耐圧低下
の無いレベルに向上した。
であったドレイン〜ソース間の耐圧低下（ＢＶDDS が30
Ｖ程度）を、上記実施例では、Ｎ型高不純物濃度領域と
Ｐ型ベース領域とを接触させないで、間にＮ- 型第２ド
レイン領域を介在させることにより、ほとんど耐圧低下
の無いレベルに向上した。
【００３２】これまでＮチャネルＶ ＭＯＳＦＥＴにつ
いて説明したが、一導電型をＰ型、反対導電型をＮ型と
するＰチャネルＶ ＭＯＳＦＥＴに対しても、同様であ
る。
いて説明したが、一導電型をＰ型、反対導電型をＮ型と
するＰチャネルＶ ＭＯＳＦＥＴに対しても、同様であ
る。
【００３３】
【発明の効果】以上詳述したように、本発明により、Ｖ
ＭＯＳＦＥＴに構造的に存在する寄生バイポーラトラ
ンジスタの動作を防止することにより、破壊耐量を向上
できるとともに、Ｚ−ＭＯＳ構造のＦＥＴの問題点であ
るドレイン〜ソース間耐圧低下をほとんど生じない構造
のＶ ＭＯＳＦＥＴを提供することができた。
ＭＯＳＦＥＴに構造的に存在する寄生バイポーラトラ
ンジスタの動作を防止することにより、破壊耐量を向上
できるとともに、Ｚ−ＭＯＳ構造のＦＥＴの問題点であ
るドレイン〜ソース間耐圧低下をほとんど生じない構造
のＶ ＭＯＳＦＥＴを提供することができた。
【図１】本発明のＶ ＭＯＳＦＥＴの第１実施例の断面
図である。
図である。
【図２】本発明のＶ ＭＯＳＦＥＴの第２実施例の断面
図である。
図である。
【図３】本発明のＶ ＭＯＳＦＥＴの第３実施例の断面
図である。
図である。
【図４】本発明のＶ ＭＯＳＦＥＴの第４実施例の断面
図である。
図である。
【図５】従来のＶ ＭＯＳＦＥＴの一例を示す断面図で
ある。
ある。
【図６】実使用時のＶ ＭＯＳＦＥＴの動作回路例を示
す回路図である。
す回路図である。
【図７】問題点を説明するための従来のＶ ＭＯＳＦＥ
Ｔの断面図である。
Ｔの断面図である。
【図８】従来のＺ−ＭＯＳ構造のＶ ＭＯＳＦＥＴの断
面図である。
面図である。
１ 第１ドレイン領域（Ｎ型Ｓｕｂ
基板） １ａ 半導体基板の一方の主面 ２ 第２ドレイン領域（Ｎ- 型エピ
タキシャル層） ３ ドレイン電極 ４ Ｐ型ベース領域 ４ａ チャネル形成領域 ４ｂ ソース領域に囲まれるベース領
域の表面層 ４ｃ ベース・ドレイン接合の肩部 ５ Ｎ+ 型ソース領域 ６ ゲート絶縁膜 ７ ゲート電極 ８ 層間絶縁膜 ９ ソース電極 １０ インダクタンス １３ 空乏層 １５ 寄生トランジスタ ２０，３０，４０，５０ 第１ないし第４実施例のＶ
ＭＯＳＦＥＴ ２１，３１，４１，５１ 第１ないし第４実施例におけ
るＮ型高不純物濃度領域 ２３、３３、４３、５３ 空乏層
基板） １ａ 半導体基板の一方の主面 ２ 第２ドレイン領域（Ｎ- 型エピ
タキシャル層） ３ ドレイン電極 ４ Ｐ型ベース領域 ４ａ チャネル形成領域 ４ｂ ソース領域に囲まれるベース領
域の表面層 ４ｃ ベース・ドレイン接合の肩部 ５ Ｎ+ 型ソース領域 ６ ゲート絶縁膜 ７ ゲート電極 ８ 層間絶縁膜 ９ ソース電極 １０ インダクタンス １３ 空乏層 １５ 寄生トランジスタ ２０，３０，４０，５０ 第１ないし第４実施例のＶ
ＭＯＳＦＥＴ ２１，３１，４１，５１ 第１ないし第４実施例におけ
るＮ型高不純物濃度領域 ２３、３３、４３、５３ 空乏層
Claims (1)
- 【請求項１】半導体基板の一方の主面に露出する一導電
型の第１ドレイン領域と、第１ドレイン領域に積層され
前記基板の他方の主面に露出する一導電型の低不純物濃
度の第２ドレイン領域と、前記基板の他方の主面から第
２ドレイン領域内に選択的に形成される反対導電型のベ
ース領域と、ベース領域の露出面から該領域に選択的に
形成される一導電型のソース領域と、ソース領域と第２
ドレイン領域に挟まれかつ前記基板の他方の主面に露出
するベース領域表面にゲート絶縁膜を介して対向するゲ
ート電極と、前記基板の他方の主面上に形成され、ソー
ス領域と該領域に囲まれるベース領域とに短絡接触する
ソース電極とを有する縦型絶縁ゲート電界効果トランジ
スタにおいて、 反対導電型ベース領域の直下のドレイン領域内に選択的
に形成され、かつ該ベース領域と接合をつくらない一導
電型高不純物濃度領域を具備することを特徴とする縦型
絶縁ゲート電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5343733A JPH07176731A (ja) | 1993-12-16 | 1993-12-16 | 縦型絶縁ゲート電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5343733A JPH07176731A (ja) | 1993-12-16 | 1993-12-16 | 縦型絶縁ゲート電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07176731A true JPH07176731A (ja) | 1995-07-14 |
Family
ID=18363833
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5343733A Pending JPH07176731A (ja) | 1993-12-16 | 1993-12-16 | 縦型絶縁ゲート電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07176731A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0956596A4 (ja) * | 1996-03-15 | 1999-12-08 | ||
| WO2001003199A3 (de) * | 1999-06-30 | 2001-08-23 | Siced Elect Dev Gmbh & Co Kg | Durch Feldeffekt gesteuerte vertikale Halbleiter-Struktur |
| JP2009094203A (ja) * | 2007-10-05 | 2009-04-30 | Denso Corp | 炭化珪素半導体装置 |
| CN108281486A (zh) * | 2017-12-29 | 2018-07-13 | 江苏东晨电子科技有限公司 | 一种雪崩耐量增强型的vdmos器件结构及其制作方法 |
| CN116314338A (zh) * | 2023-05-18 | 2023-06-23 | 深圳平创半导体有限公司 | 一种半导体结构及其制备方法 |
-
1993
- 1993-12-16 JP JP5343733A patent/JPH07176731A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0956596A4 (ja) * | 1996-03-15 | 1999-12-08 | ||
| WO2001003199A3 (de) * | 1999-06-30 | 2001-08-23 | Siced Elect Dev Gmbh & Co Kg | Durch Feldeffekt gesteuerte vertikale Halbleiter-Struktur |
| JP2009094203A (ja) * | 2007-10-05 | 2009-04-30 | Denso Corp | 炭化珪素半導体装置 |
| US7808003B2 (en) | 2007-10-05 | 2010-10-05 | Denso Corporation | Silicon carbide semiconductor device |
| CN108281486A (zh) * | 2017-12-29 | 2018-07-13 | 江苏东晨电子科技有限公司 | 一种雪崩耐量增强型的vdmos器件结构及其制作方法 |
| CN108281486B (zh) * | 2017-12-29 | 2021-04-02 | 江苏东晨电子科技有限公司 | 一种雪崩耐量增强型的vdmos器件结构及其制作方法 |
| CN116314338A (zh) * | 2023-05-18 | 2023-06-23 | 深圳平创半导体有限公司 | 一种半导体结构及其制备方法 |
| CN116314338B (zh) * | 2023-05-18 | 2023-08-01 | 深圳平创半导体有限公司 | 一种半导体结构及其制备方法 |
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