JPH0778978A - 縦型ｍｏｓ電界効果トランジスタ - Google Patents
縦型ｍｏｓ電界効果トランジスタInfo
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- JPH0778978A JPH0778978A JP5246434A JP24643493A JPH0778978A JP H0778978 A JPH0778978 A JP H0778978A JP 5246434 A JP5246434 A JP 5246434A JP 24643493 A JP24643493 A JP 24643493A JP H0778978 A JPH0778978 A JP H0778978A
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
- H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
- H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]
- H10D62/106—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] having supplementary regions doped oppositely to or in rectifying contact with regions of the semiconductor bodies, e.g. guard rings with PN or Schottky junctions
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- H10D62/107—Buried supplementary regions, e.g. buried guard rings
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 アバランシェ耐量を増大し、動作時に破壊さ
れにくい縦型ＭＯＳ電界効果トランジスタを提供する。 【構成】 この縦型ＭＯＳ電界効果トランジスタは、Ｎ
＋型半導体基板の一面側にドレイン電極、前記基板の他
面側にＮ−型エピタキシャル層１０３、その表面に絶縁
膜を介して形成されたゲート電極１０８、一部が前記ゲ
ート電極１０８の直下に位置するように形成されたＰ型
ボディー領域１０４、およびこのボディー領域１０４に
挾まれたゲート電極直下のエピタキシャル層中に形成さ
れたＰ−型領域１２０とから成る。 【効果】 半導体領域１２０の形成により、Ｐ型ボディ
ー領域１０４周辺の接合部１１０への電界集中が緩和さ
れるので、素子内の寄生バイポーラトランジスタを動作
させることなく、縦型ＭＯＳ電界効果トランジスタ１０
０のアバランシェ降伏による破壊を防止できる。
れにくい縦型ＭＯＳ電界効果トランジスタを提供する。 【構成】 この縦型ＭＯＳ電界効果トランジスタは、Ｎ
＋型半導体基板の一面側にドレイン電極、前記基板の他
面側にＮ−型エピタキシャル層１０３、その表面に絶縁
膜を介して形成されたゲート電極１０８、一部が前記ゲ
ート電極１０８の直下に位置するように形成されたＰ型
ボディー領域１０４、およびこのボディー領域１０４に
挾まれたゲート電極直下のエピタキシャル層中に形成さ
れたＰ−型領域１２０とから成る。 【効果】 半導体領域１２０の形成により、Ｐ型ボディ
ー領域１０４周辺の接合部１１０への電界集中が緩和さ
れるので、素子内の寄生バイポーラトランジスタを動作
させることなく、縦型ＭＯＳ電界効果トランジスタ１０
０のアバランシェ降伏による破壊を防止できる。
Description
【０００１】
【産業上の利用分野】本発明は、アバランシェ降伏によ
る破壊耐量を増大した縦型ＭＯＳ電界効果トランジスタ
に関する。
る破壊耐量を増大した縦型ＭＯＳ電界効果トランジスタ
に関する。
【０００２】
【従来の技術】従来より、縦型ＭＯＳ電界効果トランジ
スタは、大電流の高速スイッチングが可能なので、モー
タ制御、スイッチングレギュレータ、ＣＲＴ偏向用とし
て多用されている。
スタは、大電流の高速スイッチングが可能なので、モー
タ制御、スイッチングレギュレータ、ＣＲＴ偏向用とし
て多用されている。
【０００３】図３には、従来の縦型ＭＯＳ電界効果トラ
ンジスタの１セルの模型断面図が示されている。この従
来の縦型ＭＯＳ電界効果トランジスタ１００は、シリコ
ン基板の裏面側の高濃度Ｎ＋型領域をドレイン領域１０
１とし、裏面にドレイン電極１０２が形成されている。
また、表面側には、Ｎ−型エピタキシャル層１０３が形
成され、その表面上に所定の間隔で酸化膜１０７を介し
た多結晶シリコンによる絶縁ゲート電極１０８が配置さ
れている。
ンジスタの１セルの模型断面図が示されている。この従
来の縦型ＭＯＳ電界効果トランジスタ１００は、シリコ
ン基板の裏面側の高濃度Ｎ＋型領域をドレイン領域１０
１とし、裏面にドレイン電極１０２が形成されている。
また、表面側には、Ｎ−型エピタキシャル層１０３が形
成され、その表面上に所定の間隔で酸化膜１０７を介し
た多結晶シリコンによる絶縁ゲート電極１０８が配置さ
れている。
【０００４】このゲート電極１０８の周縁直下にチャネ
ル領域１０５を形成するように、Ｎ−型エピタキシャル
層１０３表面にＰ型ボディー領域１０４とＮ＋型ソース
領域１０６とが形成されている。そして、このＰ型ボデ
ィー領域１０４とＮ＋型ソース領域１０６を電気的に短
絡させるようにアルミニウムによるソース電極１０９が
形成されている。
ル領域１０５を形成するように、Ｎ−型エピタキシャル
層１０３表面にＰ型ボディー領域１０４とＮ＋型ソース
領域１０６とが形成されている。そして、このＰ型ボデ
ィー領域１０４とＮ＋型ソース領域１０６を電気的に短
絡させるようにアルミニウムによるソース電極１０９が
形成されている。
【０００５】この従来の縦型ＭＯＳ電界効果トランジス
タ１００は、ゲート電極１０８に電圧を印加することに
より、ゲート電極１０８下のＰ型ボディー領域１０４表
面のチャネル領域１０５をＮ型に反転させ、ここを通る
ドレイン電流をゲート電極１０８に印加する電圧値で制
御するように動作させるものである。
タ１００は、ゲート電極１０８に電圧を印加することに
より、ゲート電極１０８下のＰ型ボディー領域１０４表
面のチャネル領域１０５をＮ型に反転させ、ここを通る
ドレイン電流をゲート電極１０８に印加する電圧値で制
御するように動作させるものである。
【０００６】前述の縦型ＭＯＳ電界効果トランジスタの
製造方法に関して詳述しているものとしては、特開昭６
３−２６０１７６号公報がある。
製造方法に関して詳述しているものとしては、特開昭６
３−２６０１７６号公報がある。
【０００７】図４（Ａ）には、従来の縦型ＭＯＳ電界効
果トランジスタ１００を用いたスイッチング回路の一例
が示され、図４（Ｂ）には回路各部の電圧波形が模擬的
に示されている。
果トランジスタ１００を用いたスイッチング回路の一例
が示され、図４（Ｂ）には回路各部の電圧波形が模擬的
に示されている。
【０００８】インダクタンス負荷４０１を縦型ＭＯＳ電
界効果トランジスタ１００でスイッチングする場合、図
４（Ｂ）に示すように、インダクタンス負荷４０１を遮
断した瞬間に高い電流変化率で大きなサージ電圧４０３
が発生し、このサージ電圧４０３が縦型ＭＯＳ電界効果
トランジスタ１００のソース・ドレイン間に印加され
る。
界効果トランジスタ１００でスイッチングする場合、図
４（Ｂ）に示すように、インダクタンス負荷４０１を遮
断した瞬間に高い電流変化率で大きなサージ電圧４０３
が発生し、このサージ電圧４０３が縦型ＭＯＳ電界効果
トランジスタ１００のソース・ドレイン間に印加され
る。
【０００９】従来の縦型ＭＯＳ電界効果トランジスタ１
００は、このようなサージ電圧４０３によりアバランシ
ェ降伏が発生し、素子が破壊されやすいという問題があ
った。
００は、このようなサージ電圧４０３によりアバランシ
ェ降伏が発生し、素子が破壊されやすいという問題があ
った。
【００１０】この問題を、図５を用いて、以下に詳述す
る。図５は、従来の縦型ＭＯＳ電界効果トランジスタ１
００の主な寄生素子を示す断面図である。
る。図５は、従来の縦型ＭＯＳ電界効果トランジスタ１
００の主な寄生素子を示す断面図である。
【００１１】サージ電圧４０３が縦型ＭＯＳ電界効果ト
ランジスタ１００のソース・ドレイン間に印加された状
態においては、Ｐ型ボディー領域１０４とＮ−型エピタ
キシャル層１０３とが形成するＰＮ接合部（これが寄生
の接合ダイオード５０３として機能する）に逆バイアス
がかかることになる。
ランジスタ１００のソース・ドレイン間に印加された状
態においては、Ｐ型ボディー領域１０４とＮ−型エピタ
キシャル層１０３とが形成するＰＮ接合部（これが寄生
の接合ダイオード５０３として機能する）に逆バイアス
がかかることになる。
【００１２】つまり、寄生の接合ダイオード５０３に逆
バイアスがかかることになり、この寄生ダイオード５０
３が降伏して電流が流れる。これにより、縦型ＭＯＳ電
界効果トランジスタ１００は、サージ電圧４０３として
素子に加えられたエネルギーを吸収しようとする。
バイアスがかかることになり、この寄生ダイオード５０
３が降伏して電流が流れる。これにより、縦型ＭＯＳ電
界効果トランジスタ１００は、サージ電圧４０３として
素子に加えられたエネルギーを吸収しようとする。
【００１３】この時の降伏状態はアバランシェ（電子な
だれ）降伏と呼ばれる。これに関して簡単に説明する。
だれ）降伏と呼ばれる。これに関して簡単に説明する。
【００１４】ＰＮ接合に逆バイアスがかかると、空乏層
が広がり空乏層内に高電界がかかる。空乏層内で発生し
た電子・正孔対は、高電界によって加速され、バンドギ
ャップの１．５倍以上のエネルギーを持つようになる。
すると、そのエネルギーの一部を価電子帯の電子に与
え、この電子が伝導帯に励起される事により、新たに電
子・正孔対が生じる。この電子・正孔対も加速されるこ
とにより、別の電子・正孔対が生成される。この現象が
繰り返されることにより、高電界の空乏層内でなだれの
様に急速な電荷の増加が起こり降伏状態となる。これが
アバランシェ降伏である。
が広がり空乏層内に高電界がかかる。空乏層内で発生し
た電子・正孔対は、高電界によって加速され、バンドギ
ャップの１．５倍以上のエネルギーを持つようになる。
すると、そのエネルギーの一部を価電子帯の電子に与
え、この電子が伝導帯に励起される事により、新たに電
子・正孔対が生じる。この電子・正孔対も加速されるこ
とにより、別の電子・正孔対が生成される。この現象が
繰り返されることにより、高電界の空乏層内でなだれの
様に急速な電荷の増加が起こり降伏状態となる。これが
アバランシェ降伏である。
【００１５】ところで、アバランシェ降伏は前述の性質
上、ＰＮ接合の中でも高電界がかかるところで起こりや
すい。特に、縦型ＭＯＳ電界効果トランジスタ１００
は、Ｐ型ボディー領域１０４の周辺部のＰＮ接合領域が
曲率を持っているために、この曲率部分１１０に電界が
集中する。
上、ＰＮ接合の中でも高電界がかかるところで起こりや
すい。特に、縦型ＭＯＳ電界効果トランジスタ１００
は、Ｐ型ボディー領域１０４の周辺部のＰＮ接合領域が
曲率を持っているために、この曲率部分１１０に電界が
集中する。
【００１６】よって、アバランシェ降伏は主にＰ型ボデ
ィー領域１０４の周辺接合部の曲率部分１１０で起こ
る。そして降伏による電流は、Ｐ型ボディー領域１０４
の周辺接合部の曲率部分１１０より、Ｎ＋型ソース領域
１０６の底部のＰ型ボディー領域１０４にある寄生抵抗
５０７を通り、ソース電極１０９へと流れる。降伏によ
る電流が寄生抵抗５０７を通るため、そこで電圧降下が
生じる。よって、Ｐ型ボディー領域１０４の周辺接合部
の曲率部分１１０がソース電極１０９に比べ電位が高く
なる。
ィー領域１０４の周辺接合部の曲率部分１１０で起こ
る。そして降伏による電流は、Ｐ型ボディー領域１０４
の周辺接合部の曲率部分１１０より、Ｎ＋型ソース領域
１０６の底部のＰ型ボディー領域１０４にある寄生抵抗
５０７を通り、ソース電極１０９へと流れる。降伏によ
る電流が寄生抵抗５０７を通るため、そこで電圧降下が
生じる。よって、Ｐ型ボディー領域１０４の周辺接合部
の曲率部分１１０がソース電極１０９に比べ電位が高く
なる。
【００１７】ソース電極１０９とＮ＋型ソース領域１０
６とは同電位であるため、結果としてＰ型ボディー領域
１０４の周辺接合部の曲率部分１１０とＮ＋型ソース領
域１０６とが形成するＰＮ接合には順バイアスがかかる
ことになる。
６とは同電位であるため、結果としてＰ型ボディー領域
１０４の周辺接合部の曲率部分１１０とＮ＋型ソース領
域１０６とが形成するＰＮ接合には順バイアスがかかる
ことになる。
【００１８】この状態はＮ＋型ソース領域１０６をエミ
ッタ、Ｐ型ボディー領域１０４をベース、Ｎ−型エピタ
キシャル層１０３をコレクタとする寄生バイポーラトラ
ンジスタ５０５を導通させる条件に等しい。
ッタ、Ｐ型ボディー領域１０４をベース、Ｎ−型エピタ
キシャル層１０３をコレクタとする寄生バイポーラトラ
ンジスタ５０５を導通させる条件に等しい。
【００１９】これより、一旦寄生バイポーラトランジス
タ５０５が導通してしまうと、アバランシェ降伏による
電流は、制御不可能な状態となって寄生バイポーラトラ
ンジスタ５０５を通って流れ（すなわち、電流はドレイ
ン領域１０１からＮ−型エピタキシャル層１０３を通り
Ｐ型ボディー領域１０４の周辺接合部の曲率部分１１０
を流れＮ＋型ソース領域１０６に至る）、結果的に縦型
ＭＯＳ電界効果トランジスタ１００が破壊されてしま
う。
タ５０５が導通してしまうと、アバランシェ降伏による
電流は、制御不可能な状態となって寄生バイポーラトラ
ンジスタ５０５を通って流れ（すなわち、電流はドレイ
ン領域１０１からＮ−型エピタキシャル層１０３を通り
Ｐ型ボディー領域１０４の周辺接合部の曲率部分１１０
を流れＮ＋型ソース領域１０６に至る）、結果的に縦型
ＭＯＳ電界効果トランジスタ１００が破壊されてしま
う。
【００２０】
【発明が解決しようとする課題】前述したように、従来
の縦型ＭＯＳ電界効果トランジスタ１００は、ソース・
ドレイン間に高電圧が印加された場合に、アバランシェ
降伏は主にＰ型ボディー領域１０４の周辺接合部の曲率
部分１１０で起こり、電流はＮ＋型ソース領域１０６の
底部のＰ型ボディー領域１０４を通りソース電極１０９
へと流れる。
の縦型ＭＯＳ電界効果トランジスタ１００は、ソース・
ドレイン間に高電圧が印加された場合に、アバランシェ
降伏は主にＰ型ボディー領域１０４の周辺接合部の曲率
部分１１０で起こり、電流はＮ＋型ソース領域１０６の
底部のＰ型ボディー領域１０４を通りソース電極１０９
へと流れる。
【００２１】このため、Ｐ型ボディー領域１０４の周辺
接合部の曲率部分１１０とソース電極１０９との間に、
寄生抵抗５０７による電圧降下により電位差が生じ、寄
生バイポーラトランジスタ５０５が導通し、これにより
素子が破壊されてしまう。このように従来の縦型ＭＯＳ
電界効果トランジスタ１００は、アバランシェ降伏に対
して無防備で破壊に至り易い欠点があった。
接合部の曲率部分１１０とソース電極１０９との間に、
寄生抵抗５０７による電圧降下により電位差が生じ、寄
生バイポーラトランジスタ５０５が導通し、これにより
素子が破壊されてしまう。このように従来の縦型ＭＯＳ
電界効果トランジスタ１００は、アバランシェ降伏に対
して無防備で破壊に至り易い欠点があった。
【００２２】本発明は、このような従来の課題に鑑みな
されたものであり、その目的は、アバランシェ降伏時に
素子で消費可能な最大エネルギーであるアバランシェ耐
量が大きく、破壊に対する耐性の高い縦型ＭＯＳ電界効
果トランジスタを得ることにある。
されたものであり、その目的は、アバランシェ降伏時に
素子で消費可能な最大エネルギーであるアバランシェ耐
量が大きく、破壊に対する耐性の高い縦型ＭＯＳ電界効
果トランジスタを得ることにある。
【００２３】
【課題を解決するための手段及び作用】請求項１の発明 前記目的を達成するため、本発明の縦型ＭＯＳ電界効果
トランジスタは、半導体基板の一面側に形成された第１
の導電型のドレイン領域と、前記ドレイン領域の表面に
形成されたドレイン電極と、前記半導体基板の他面側に
形成された第１の導電型のエピタキシャル層と、前記エ
ピタキシャル層の表面に絶縁膜を介して形成されたゲー
ト電極と、前記ゲート電極裏面側の前記エピタキシャル
層領域を挟みかつその一部が前記ゲート電極裏面側に位
置するよう、前記エピタキシャル層に形成された第２の
導電型のボディー領域と、前記ボディー領域の表面側の
一部に形成された第１の導電型のソース領域と、前記ソ
ース領域を含むボディー領域の表面に形成されたソース
電極と、前記ゲート電極裏面側の前記ボディー領域の表
面側のチャネル領域と、前記ボディー領域に挾まれた前
記エピタキシャル層中に形成された第２の導電型の半導
体領域とを含むことを特徴とする。
トランジスタは、半導体基板の一面側に形成された第１
の導電型のドレイン領域と、前記ドレイン領域の表面に
形成されたドレイン電極と、前記半導体基板の他面側に
形成された第１の導電型のエピタキシャル層と、前記エ
ピタキシャル層の表面に絶縁膜を介して形成されたゲー
ト電極と、前記ゲート電極裏面側の前記エピタキシャル
層領域を挟みかつその一部が前記ゲート電極裏面側に位
置するよう、前記エピタキシャル層に形成された第２の
導電型のボディー領域と、前記ボディー領域の表面側の
一部に形成された第１の導電型のソース領域と、前記ソ
ース領域を含むボディー領域の表面に形成されたソース
電極と、前記ゲート電極裏面側の前記ボディー領域の表
面側のチャネル領域と、前記ボディー領域に挾まれた前
記エピタキシャル層中に形成された第２の導電型の半導
体領域とを含むことを特徴とする。
【００２４】本発明によれば、図６に示すようにＰ−型
半導体領域１２０を形成することにより、逆バイアス時
では、ゲート電極１０８下のＰ型ボディー領域１０４と
Ｎ−型エピタキシャル層１０３との間（以下、これをＰ
型ボディー領域１０４周辺の接合部１１０と呼ぶ）の空
乏層６０１の幅ｄ1 が、ソース電極１０９下のＰ型ボデ
ィー領域１０４とＮ−型エピタキシャル層１０３との間
（以下、これをＰ型ボディー領域１０４中央の接合部１
１２と呼ぶ）の空乏層６０１の幅ｄ2 よりも広くなる。
半導体領域１２０を形成することにより、逆バイアス時
では、ゲート電極１０８下のＰ型ボディー領域１０４と
Ｎ−型エピタキシャル層１０３との間（以下、これをＰ
型ボディー領域１０４周辺の接合部１１０と呼ぶ）の空
乏層６０１の幅ｄ1 が、ソース電極１０９下のＰ型ボデ
ィー領域１０４とＮ−型エピタキシャル層１０３との間
（以下、これをＰ型ボディー領域１０４中央の接合部１
１２と呼ぶ）の空乏層６０１の幅ｄ2 よりも広くなる。
【００２５】この様子は図６中の破線６０４で示され
る。これは逆バイアス時のＰ型ボディー領域１０４及び
Ｐ−型半導体領域１２０とＮ−型エピタキシャル層１０
３との間に生じる空乏層の内、Ｎ−型エピタキシャル層
１０３側の空乏層端６０４を示したものである。
る。これは逆バイアス時のＰ型ボディー領域１０４及び
Ｐ−型半導体領域１２０とＮ−型エピタキシャル層１０
３との間に生じる空乏層の内、Ｎ−型エピタキシャル層
１０３側の空乏層端６０４を示したものである。
【００２６】これにより、Ｐ型ボディー領域１０４周辺
の接合部１１０への電界集中が緩和されるので、Ｐ型ボ
ディー領域１０４中央の接合部１１２のアバランシェ降
伏電圧はＰ型ボディー領域１０４周辺の接合部１１０の
アバランシェ降伏電圧より小さくできる。これにより、
アバランシェ降伏はＰ型ボディー領域１０４中央の接合
部１１２で起こる。
の接合部１１０への電界集中が緩和されるので、Ｐ型ボ
ディー領域１０４中央の接合部１１２のアバランシェ降
伏電圧はＰ型ボディー領域１０４周辺の接合部１１０の
アバランシェ降伏電圧より小さくできる。これにより、
アバランシェ降伏はＰ型ボディー領域１０４中央の接合
部１１２で起こる。
【００２７】ここで、アバランシェ降伏が起こる場所に
よる違いを、アバランシェ降伏による電流（太い矢印で
示す）の流れる形態によって考える。
よる違いを、アバランシェ降伏による電流（太い矢印で
示す）の流れる形態によって考える。
【００２８】従来の縦型ＭＯＳ電界効果トランジスタ
は、Ｐ型ボディー領域１０４周辺の接合部１１０のＡ
点、Ｂ点で降伏が起こり、Ｎ＋型ソース領域１０６裏面
側を降伏電流が流れることにより、寄生バイポーラトラ
ンジスタが動作して破壊してしまう。
は、Ｐ型ボディー領域１０４周辺の接合部１１０のＡ
点、Ｂ点で降伏が起こり、Ｎ＋型ソース領域１０６裏面
側を降伏電流が流れることにより、寄生バイポーラトラ
ンジスタが動作して破壊してしまう。
【００２９】しかし、Ｐ−型半導体領域１２０の存在す
ることによって、Ｐ型ボディー領域１０４中央の接合部
１１２においてアバランシェ降伏が発生し、その降伏に
よる電流はＰ型ボディー領域１０４中央の接合部１１２
のＣ点を起点として流れる。つまり、降伏電流はＮ＋型
ソース領域１０６下を通ること無くＰ型ボディー領域１
０４を介してソース電極１０９に流れる。
ることによって、Ｐ型ボディー領域１０４中央の接合部
１１２においてアバランシェ降伏が発生し、その降伏に
よる電流はＰ型ボディー領域１０４中央の接合部１１２
のＣ点を起点として流れる。つまり、降伏電流はＮ＋型
ソース領域１０６下を通ること無くＰ型ボディー領域１
０４を介してソース電極１０９に流れる。
【００３０】このためＰ型ボディー領域１０４の周辺部
１１０とソース電極１０９との間の寄生抵抗による電圧
降下が発生せず、順バイアスされる電位差が生じないの
で、寄生バイポーラトランジスタは導通することが無
い。
１１０とソース電極１０９との間の寄生抵抗による電圧
降下が発生せず、順バイアスされる電位差が生じないの
で、寄生バイポーラトランジスタは導通することが無
い。
【００３１】このように、アバランシェ降伏による電流
を積極的にＰ型ボディー領域１０４中央の接合部１１２
からソース電極１０９に流すことによって、素子にサー
ジ電圧として加えられたエネルギーを消費するため、縦
型ＭＯＳ電界効果トランジスタ１００のアバランシェ降
伏による破壊を防止できる。
を積極的にＰ型ボディー領域１０４中央の接合部１１２
からソース電極１０９に流すことによって、素子にサー
ジ電圧として加えられたエネルギーを消費するため、縦
型ＭＯＳ電界効果トランジスタ１００のアバランシェ降
伏による破壊を防止できる。
【００３２】
【発明の効果】以上に説明したように、本発明によれ
ば、縦型ＭＯＳ電界効果トランジスタセルの寄生バイポ
ーラトランジスタを導通させることが無くなり、素子を
破壊から保護することができ、特にインダクタンス負荷
下での素子動作時の破壊に対する耐性が向上するという
利点を有する。
ば、縦型ＭＯＳ電界効果トランジスタセルの寄生バイポ
ーラトランジスタを導通させることが無くなり、素子を
破壊から保護することができ、特にインダクタンス負荷
下での素子動作時の破壊に対する耐性が向上するという
利点を有する。
【００３３】請求項２の発明 請求項２の発明の縦型ＭＯＳ電界効果トランジスタは、
請求項１において、前記第２の導電型の半導体領域がゲ
ート電極裏面側の前記エピタキシャル層の表面に接して
いないことを特徴とする。
請求項１において、前記第２の導電型の半導体領域がゲ
ート電極裏面側の前記エピタキシャル層の表面に接して
いないことを特徴とする。
【００３４】これにより、前記第２の導電型の半導体領
域を狭くし、電子がここを通るときに生じる抵抗成分を
小さくでき、この結果、素子のオン抵抗をより小さく抑
さえることができる。
域を狭くし、電子がここを通るときに生じる抵抗成分を
小さくでき、この結果、素子のオン抵抗をより小さく抑
さえることができる。
【００３５】
【実施例】以下に本発明を適用した実施例を図１、図２
を参照しながら詳細に説明する。なお、前述した従来技
術と対応する部材には、同一符号を付し、その説明は省
略する。第１実施例 図１は、本発明の第１の実施例であるＮチャネル縦型Ｍ
ＯＳ電界効果トランジスタ１００の１セルの模型断面図
である。
を参照しながら詳細に説明する。なお、前述した従来技
術と対応する部材には、同一符号を付し、その説明は省
略する。第１実施例 図１は、本発明の第１の実施例であるＮチャネル縦型Ｍ
ＯＳ電界効果トランジスタ１００の１セルの模型断面図
である。
【００３６】この縦型ＭＯＳ電界効果トランジスタ１０
０は、その半導体基板のＮ＋型領域である裏面側をドレ
イン領域１０１として使用し、裏面にはドレイン電極１
０２が形成されている。
０は、その半導体基板のＮ＋型領域である裏面側をドレ
イン領域１０１として使用し、裏面にはドレイン電極１
０２が形成されている。
【００３７】また、半導体基板の表面側にはＮ−型エピ
タキシャル層１０３が形成されている。このＮ−型エピ
タキシャル層１０３の表面には、シリコン酸化膜からな
るゲート酸化膜１０７を介して多結晶シリコンのゲート
電極１０８が配置されている。さらに、前記Ｎ−型エピ
タキシャル１０３の表面側の一部に、前記ゲート電極１
０８の直下の領域を挾むようにしてＰ型ボディー領域１
０４が形成されている。このＰ型ボディー領域１０４は
その表面側の一部にＮ＋型ソース領域１０６が形成さ
れ、これによりゲート電極１０８の周縁直下に位置する
Ｐ型ボディー領域１０４の表面側の領域が、チャネル領
域１０５として機能するように構成されている。そし
て、Ｐ型ボディー領域１０４とＮ＋型ソース領域１０６
の両方にコンタクトするよう、それらの表面にはソース
電極１０９が形成されている。
タキシャル層１０３が形成されている。このＮ−型エピ
タキシャル層１０３の表面には、シリコン酸化膜からな
るゲート酸化膜１０７を介して多結晶シリコンのゲート
電極１０８が配置されている。さらに、前記Ｎ−型エピ
タキシャル１０３の表面側の一部に、前記ゲート電極１
０８の直下の領域を挾むようにしてＰ型ボディー領域１
０４が形成されている。このＰ型ボディー領域１０４は
その表面側の一部にＮ＋型ソース領域１０６が形成さ
れ、これによりゲート電極１０８の周縁直下に位置する
Ｐ型ボディー領域１０４の表面側の領域が、チャネル領
域１０５として機能するように構成されている。そし
て、Ｐ型ボディー領域１０４とＮ＋型ソース領域１０６
の両方にコンタクトするよう、それらの表面にはソース
電極１０９が形成されている。
【００３８】また、この縦型ＭＯＳ電界効果トランジス
タ１００には、ゲート電極１０８直下のＮ−型エピタキ
シャル層１０３表面より、左右のＰ型ボディー領域１０
４から等距離になるようにＰ−型半導体領域１２０が形
成され、このＰ−型半導体領域１２０にはＰ型ボディー
領域１０４に比べて低濃度に不純物がドープされてい
る。このような構成とすることにより、逆バイアス時に
は、図６に示すようにＰ型ボディー領域１０４周辺の接
合部１１０の空乏層６０１の幅が、Ｐ型ボディー領域１
０４中央の接合部１１２の空乏層６０１の幅よりも広く
なる。
タ１００には、ゲート電極１０８直下のＮ−型エピタキ
シャル層１０３表面より、左右のＰ型ボディー領域１０
４から等距離になるようにＰ−型半導体領域１２０が形
成され、このＰ−型半導体領域１２０にはＰ型ボディー
領域１０４に比べて低濃度に不純物がドープされてい
る。このような構成とすることにより、逆バイアス時に
は、図６に示すようにＰ型ボディー領域１０４周辺の接
合部１１０の空乏層６０１の幅が、Ｐ型ボディー領域１
０４中央の接合部１１２の空乏層６０１の幅よりも広く
なる。
【００３９】よって、Ｐ型ボディー領域１０４中央の接
合部１１２のアバランシェ降伏電圧はＰ型ボディー領域
１０４周辺の接合部１１０のアバランシェ降伏電圧より
小さくできる。
合部１１２のアバランシェ降伏電圧はＰ型ボディー領域
１０４周辺の接合部１１０のアバランシェ降伏電圧より
小さくできる。
【００４０】すると、アバランシェ降伏はＰ型ボディー
領域１０４中央の接合部１１２で発生し、その降伏によ
る電流は、Ｎ＋型ソース領域１０６下を通ること無くＰ
型ボディー領域１０４を介してソース電極１０９に流れ
る。
領域１０４中央の接合部１１２で発生し、その降伏によ
る電流は、Ｎ＋型ソース領域１０６下を通ること無くＰ
型ボディー領域１０４を介してソース電極１０９に流れ
る。
【００４１】このため、Ｐ型ボディー領域１０４の周辺
部１１０とソース電極１０９との間の電圧降下が発生せ
ず、順バイアスされる電位差が生じないので寄生バイポ
ーラトランジスタ（図５参照）は導通することが無い。
部１１０とソース電極１０９との間の電圧降下が発生せ
ず、順バイアスされる電位差が生じないので寄生バイポ
ーラトランジスタ（図５参照）は導通することが無い。
【００４２】このように、アバランシェ降伏による電流
を、積極的にＮ＋型ソース領域１０６下でないＰ型ボデ
ィー領域１０４から、ソース電極１０９に流すことによ
って、縦型ＭＯＳ電界効果トランジスタ１００はアバラ
ンシェ降伏による破壊に至ることはない。
を、積極的にＮ＋型ソース領域１０６下でないＰ型ボデ
ィー領域１０４から、ソース電極１０９に流すことによ
って、縦型ＭＯＳ電界効果トランジスタ１００はアバラ
ンシェ降伏による破壊に至ることはない。
【００４３】従来の、縦型ＭＯＳ電界効果トランジスタ
のゲートがオン状態の場合の電子の流れは、Ｎ＋型ソー
ス領域１０６からＰ型ボディー領域１０４周辺部分に形
成されるチャネル領域１０５を通りＮ−型エピタキシャ
ル層１０３内を放射状に流れてドレインに至る。
のゲートがオン状態の場合の電子の流れは、Ｎ＋型ソー
ス領域１０６からＰ型ボディー領域１０４周辺部分に形
成されるチャネル領域１０５を通りＮ−型エピタキシャ
ル層１０３内を放射状に流れてドレインに至る。
【００４４】ところで、第１実施例の場合、Ｐ−型半導
体領域１２０が電子の流れを妨げる事がない程度に低濃
度であるので、Ｐ−型半導体領域１２０の存在によって
も、電子はＰ−型半導体領域１２０を通りＮ−型エピタ
キシャル層１０３内を放射状に近い状態で流れてドレイ
ンに至る。この時、Ｐ−型半導体領域１２０の抵抗成分
により、若干オン抵抗が増加するが、オン状態の素子特
性は、従来の縦型ＭＯＳ電界効果トランジスタに比べ変
化が少ない。
体領域１２０が電子の流れを妨げる事がない程度に低濃
度であるので、Ｐ−型半導体領域１２０の存在によって
も、電子はＰ−型半導体領域１２０を通りＮ−型エピタ
キシャル層１０３内を放射状に近い状態で流れてドレイ
ンに至る。この時、Ｐ−型半導体領域１２０の抵抗成分
により、若干オン抵抗が増加するが、オン状態の素子特
性は、従来の縦型ＭＯＳ電界効果トランジスタに比べ変
化が少ない。
【００４５】この第１実施例では、Ｐ−型半導体領域１
２０を形成することにより、アバランシェ降伏時に素子
で消費可能な最大エネルギーであるアバランシェ耐量
は、従来の縦型ＭＯＳ電界効果トランジスタに比べて、
約２倍の増大が見られた。
２０を形成することにより、アバランシェ降伏時に素子
で消費可能な最大エネルギーであるアバランシェ耐量
は、従来の縦型ＭＯＳ電界効果トランジスタに比べて、
約２倍の増大が見られた。
【００４６】以上の説明では、Ｎチャネル縦型ＭＯＳ電
界効果トランジスタについて記述してあるが、この発明
はＰチャネル縦型ＭＯＳ電界効果トランジスタにも同様
にして適用できることは明らかである。第２実施例 図２は本発明の第２の実施例であるＮチャネル縦型ＭＯ
Ｓ電界効果トランジスタの１セルの模型断面図である。
なお、前記第１実施例と対応する部材には、同一符号を
付し、その説明は省略する。
界効果トランジスタについて記述してあるが、この発明
はＰチャネル縦型ＭＯＳ電界効果トランジスタにも同様
にして適用できることは明らかである。第２実施例 図２は本発明の第２の実施例であるＮチャネル縦型ＭＯ
Ｓ電界効果トランジスタの１セルの模型断面図である。
なお、前記第１実施例と対応する部材には、同一符号を
付し、その説明は省略する。
【００４７】本実施例の縦型ＭＯＳ電界効果トランジス
タ１００には、Ｐ−型埋め込み層２１０が、ゲート電極
１０８とＮ＋型ドレイン領域１０１との間のＮ−型エピ
タキシャル層１０３内で、左右のＰ型ボディー領域１０
５から等距離で、かつ底部がほぼＰ型ボディー領域１０
４の底部と等しくなるように形成されている。このＰ−
型埋め込み層２１０には、Ｐ型ボディー領域１０４に比
べて低濃度に不純物がドープされている。
タ１００には、Ｐ−型埋め込み層２１０が、ゲート電極
１０８とＮ＋型ドレイン領域１０１との間のＮ−型エピ
タキシャル層１０３内で、左右のＰ型ボディー領域１０
５から等距離で、かつ底部がほぼＰ型ボディー領域１０
４の底部と等しくなるように形成されている。このＰ−
型埋め込み層２１０には、Ｐ型ボディー領域１０４に比
べて低濃度に不純物がドープされている。
【００４８】従来の縦型ＭＯＳ電界効果トランジスタ
は、Ｐ型ボディー領域１０４周辺の接合部１１０で降伏
が起こり、Ｎ＋型ソース領域１０６直下をアバランシェ
降伏による電流が流れて寄生バイポーラトランジスタが
動作して破壊してしまう。
は、Ｐ型ボディー領域１０４周辺の接合部１１０で降伏
が起こり、Ｎ＋型ソース領域１０６直下をアバランシェ
降伏による電流が流れて寄生バイポーラトランジスタが
動作して破壊してしまう。
【００４９】しかしＰ−型埋め込み層２１０の存在する
ことによって、Ｐ型ボディー領域１０４周辺の接合部１
１０の空乏層幅が、Ｐ型ボディー領域１０４中央の接合
部１１２の空乏層幅に比べて広くなる。
ことによって、Ｐ型ボディー領域１０４周辺の接合部１
１０の空乏層幅が、Ｐ型ボディー領域１０４中央の接合
部１１２の空乏層幅に比べて広くなる。
【００５０】これにより、Ｐ型ボディー領域１０４中央
の接合部１１２においてアバランシェ降伏が発生し、そ
の降伏による電流はＮ＋型ソース領域１０６下を通るこ
と無くＰ型ボディー領域１０４を介してソース電極１０
９に流れる。つまり、降伏電流はＰ型ボディー領域１０
４中央の接合部１１２を起点として流れるので、素子を
破壊に至らせることはない。
の接合部１１２においてアバランシェ降伏が発生し、そ
の降伏による電流はＮ＋型ソース領域１０６下を通るこ
と無くＰ型ボディー領域１０４を介してソース電極１０
９に流れる。つまり、降伏電流はＰ型ボディー領域１０
４中央の接合部１１２を起点として流れるので、素子を
破壊に至らせることはない。
【００５１】なお、第２実施例の縦型ＭＯＳ電界効果ト
ランジスタのゲートがオン状態の場合、Ｐ−型埋め込み
層２１０が電子の流れを妨げる事がない程度に低濃度で
あるので、Ｐ−型埋め込み層２１０の存在によっても電
子はＮ−型エピタキシャル層１０３内を放射状に近い状
態で流れてドレインに至る。この時、第１実施例のＰ−
型半導体領域１２０に比べ第２実施例のＰ−型埋め込み
層２１０はＰ−型半導体の領域が狭いため、電子がここ
を通るときに生じる抵抗成分も小さくなる。
ランジスタのゲートがオン状態の場合、Ｐ−型埋め込み
層２１０が電子の流れを妨げる事がない程度に低濃度で
あるので、Ｐ−型埋め込み層２１０の存在によっても電
子はＮ−型エピタキシャル層１０３内を放射状に近い状
態で流れてドレインに至る。この時、第１実施例のＰ−
型半導体領域１２０に比べ第２実施例のＰ−型埋め込み
層２１０はＰ−型半導体の領域が狭いため、電子がここ
を通るときに生じる抵抗成分も小さくなる。
【００５２】よって素子のオン抵抗は、第１実施例の場
合に比べて小さく抑さえることができる。これによりオ
ン状態の素子特性は、第１実施例に比べ変化が少なく、
従来の縦型ＭＯＳ電界効果トランジスタに近づく。
合に比べて小さく抑さえることができる。これによりオ
ン状態の素子特性は、第１実施例に比べ変化が少なく、
従来の縦型ＭＯＳ電界効果トランジスタに近づく。
【００５３】この第２実施例では、Ｐ−型埋め込み層２
１０を形成することにより、アバランシェ降伏時に素子
で消費可能な最大エネルギーであるアバランシェ耐量
は、従来の縦型ＭＯＳ電界効果トランジスタに比べて約
２倍の増大が見られた。
１０を形成することにより、アバランシェ降伏時に素子
で消費可能な最大エネルギーであるアバランシェ耐量
は、従来の縦型ＭＯＳ電界効果トランジスタに比べて約
２倍の増大が見られた。
【００５４】以上の説明ではＮチャネル縦型ＭＯＳ電界
効果トランジスタについて記述してあるが、この発明は
Ｐチャネル縦型ＭＯＳ電界効果トランジスタにも同様に
して適用できることは明らかである。
効果トランジスタについて記述してあるが、この発明は
Ｐチャネル縦型ＭＯＳ電界効果トランジスタにも同様に
して適用できることは明らかである。
【図１】図１は本発明の第１実施例の縦型ＭＯＳ電界効
果トランジスタの断面図である。
果トランジスタの断面図である。
【図２】図２は本発明の第２実施例の縦型ＭＯＳ電界効
果トランジスタの断面図である。
果トランジスタの断面図である。
【図３】図３は従来の縦型ＭＯＳ電界効果トランジスタ
の例を示す断面図である。
の例を示す断面図である。
【図４】図４は縦型ＭＯＳ電界効果トランジスタを用い
たスイッチング回路の一例を示す図である。
たスイッチング回路の一例を示す図である。
【図５】図５は従来の縦型ＭＯＳ電界効果トランジスタ
の寄生素子を示す断面図である。
の寄生素子を示す断面図である。
【図６】図６は、本発明の縦型ＭＯＳ電界効果トランジ
スタの動作説明図である。
スタの動作説明図である。
１０１ Ｎ＋型ドレイン領域 １０２ ドレイン電極 １０３ Ｎ−型エピタキシャル層 １０４ Ｐ型ボディー領域 １０５ チャネル領域 １０６ Ｎ＋型ソース領域 １０７ ゲート絶縁膜 １０８ ゲート電極 １０９ ソース電極 １２０ Ｐ−型半導体領域 ２１０ Ｐ−型埋め込み層
Claims (2)
- 【請求項１】 半導体基板の一面側に形成された第１の
導電型のドレイン領域と、 前記ドレイン領域の表面に形成されたドレイン電極と、 前記半導体基板の他面側に形成された第１の導電型のエ
ピタキシャル層と、 前記エピタキシャル層の表面に絶縁膜を介して形成され
たゲート電極と、 前記ゲート電極裏面側の前記エピタキシャル層領域を挟
みかつその一部が前記ゲート電極裏面側に位置するよ
う、前記エピタキシャル層に形成された第２の導電型の
ボディー領域と、 前記ボディー領域の表面側の一部に形成された第１の導
電型のソース領域と、 前記ソース領域を含むボディー領域の表面に形成された
ソース電極と、 前記ゲート電極裏面側の前記ボディー領域の表面側のチ
ャネル領域と、 前記ボディー領域に挾まれた前記エピタキシャル層中に
形成された第２の導電型の半導体領域とを含むことを特
徴とする縦型ＭＯＳ電界効果トランジスタ。 - 【請求項２】 請求項１において、 前記第２の導電型の半導体領域がゲート電極裏面側の前
記エピタキシャル層の表面に接していないことを特徴と
する縦型ＭＯＳ電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5246434A JPH0778978A (ja) | 1993-09-07 | 1993-09-07 | 縦型ｍｏｓ電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5246434A JPH0778978A (ja) | 1993-09-07 | 1993-09-07 | 縦型ｍｏｓ電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0778978A true JPH0778978A (ja) | 1995-03-20 |
Family
ID=17148426
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5246434A Withdrawn JPH0778978A (ja) | 1993-09-07 | 1993-09-07 | 縦型ｍｏｓ電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0778978A (ja) |
Cited By (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998038681A1 (de) * | 1997-02-25 | 1998-09-03 | Siemens Aktiengesellschaft | Durch feldeffekt steuerbares halbleiterbauelement |
| JP2006019553A (ja) * | 2004-07-02 | 2006-01-19 | Matsushita Electric Ind Co Ltd | 縦型半導体装置 |
| JP2007266133A (ja) * | 2006-03-27 | 2007-10-11 | Toyota Central Res & Dev Lab Inc | 半導体装置 |
| JP2009099714A (ja) * | 2007-10-16 | 2009-05-07 | Oki Semiconductor Co Ltd | 半導体装置とその製造方法 |
| JP2009194164A (ja) * | 2008-02-14 | 2009-08-27 | Sumitomo Electric Ind Ltd | 絶縁ゲート型電界効果トランジスタおよびその製造方法 |
| JP2011204711A (ja) * | 2010-03-24 | 2011-10-13 | Toshiba Corp | 半導体装置およびその製造方法 |
| JP2011258640A (ja) * | 2010-06-07 | 2011-12-22 | Mitsubishi Electric Corp | 半導体装置 |
| WO2014105372A1 (en) * | 2012-12-28 | 2014-07-03 | Cree, Inc. | Semiconductor devices having reduced electric field at a gate oxide layer |
| JP2015015493A (ja) * | 2014-09-12 | 2015-01-22 | ローム株式会社 | 半導体装置 |
| JP2015057851A (ja) * | 2014-11-19 | 2015-03-26 | 三菱電機株式会社 | 半導体装置 |
| CN105118862A (zh) * | 2015-08-24 | 2015-12-02 | 电子科技大学 | 一种具有抗单粒子效应的vdmos器件 |
| JP2015233141A (ja) * | 2014-06-09 | 2015-12-24 | インフィネオン テクノロジーズ アーゲーＩｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ａｇ | パワー半導体デバイス |
| JP2017055145A (ja) * | 2016-12-22 | 2017-03-16 | 三菱電機株式会社 | 半導体装置 |
| JP2018032741A (ja) * | 2016-08-24 | 2018-03-01 | 富士電機株式会社 | 縦型ｍｏｓｆｅｔおよび縦型ｍｏｓｆｅｔの製造方法 |
| US10115815B2 (en) | 2012-12-28 | 2018-10-30 | Cree, Inc. | Transistor structures having a deep recessed P+ junction and methods for making same |
| US10727318B2 (en) | 2010-03-30 | 2020-07-28 | Rohm Co., Ltd. | Semiconductor device VDMOS having a gate insulating film having a high dielectric constant portion contacting the drift region for relaxing an electric field generated in the gate insulating film |
| CN113707723A (zh) * | 2021-10-26 | 2021-11-26 | 北京世纪金光半导体有限公司 | 基于伪沟道的半导体器件及其制作方法 |
| US11417760B2 (en) | 2017-12-21 | 2022-08-16 | Wolfspeed, Inc. | Vertical semiconductor device with improved ruggedness |
| US11489069B2 (en) | 2017-12-21 | 2022-11-01 | Wolfspeed, Inc. | Vertical semiconductor device with improved ruggedness |
-
1993
- 1993-09-07 JP JP5246434A patent/JPH0778978A/ja not_active Withdrawn
Cited By (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998038681A1 (de) * | 1997-02-25 | 1998-09-03 | Siemens Aktiengesellschaft | Durch feldeffekt steuerbares halbleiterbauelement |
| US6147381A (en) * | 1997-02-25 | 2000-11-14 | Infineon Technologies Ag | Field effect-controllable semiconductor component |
| JP2006019553A (ja) * | 2004-07-02 | 2006-01-19 | Matsushita Electric Ind Co Ltd | 縦型半導体装置 |
| JP2007266133A (ja) * | 2006-03-27 | 2007-10-11 | Toyota Central Res & Dev Lab Inc | 半導体装置 |
| JP2009099714A (ja) * | 2007-10-16 | 2009-05-07 | Oki Semiconductor Co Ltd | 半導体装置とその製造方法 |
| JP2009194164A (ja) * | 2008-02-14 | 2009-08-27 | Sumitomo Electric Ind Ltd | 絶縁ゲート型電界効果トランジスタおよびその製造方法 |
| JP2011204711A (ja) * | 2010-03-24 | 2011-10-13 | Toshiba Corp | 半導体装置およびその製造方法 |
| US10727318B2 (en) | 2010-03-30 | 2020-07-28 | Rohm Co., Ltd. | Semiconductor device VDMOS having a gate insulating film having a high dielectric constant portion contacting the drift region for relaxing an electric field generated in the gate insulating film |
| JP2011258640A (ja) * | 2010-06-07 | 2011-12-22 | Mitsubishi Electric Corp | 半導体装置 |
| US10115815B2 (en) | 2012-12-28 | 2018-10-30 | Cree, Inc. | Transistor structures having a deep recessed P+ junction and methods for making same |
| WO2014105372A1 (en) * | 2012-12-28 | 2014-07-03 | Cree, Inc. | Semiconductor devices having reduced electric field at a gate oxide layer |
| US10886396B2 (en) | 2012-12-28 | 2021-01-05 | Cree, Inc. | Transistor structures having a deep recessed P+ junction and methods for making same |
| JP2016506081A (ja) * | 2012-12-28 | 2016-02-25 | クリー インコーポレイテッドＣｒｅｅ Ｉｎｃ． | ゲート酸化膜層において電界を低下させた半導体デバイス |
| US9530844B2 (en) | 2012-12-28 | 2016-12-27 | Cree, Inc. | Transistor structures having reduced electrical field at the gate oxide and methods for making same |
| US10840367B2 (en) | 2012-12-28 | 2020-11-17 | Cree, Inc. | Transistor structures having reduced electrical field at the gate oxide and methods for making same |
| JP2015233141A (ja) * | 2014-06-09 | 2015-12-24 | インフィネオン テクノロジーズ アーゲーＩｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ａｇ | パワー半導体デバイス |
| US9577080B2 (en) | 2014-06-09 | 2017-02-21 | Infineon Technologies Ag | Power semiconductor device |
| JP2015015493A (ja) * | 2014-09-12 | 2015-01-22 | ローム株式会社 | 半導体装置 |
| JP2015057851A (ja) * | 2014-11-19 | 2015-03-26 | 三菱電機株式会社 | 半導体装置 |
| CN105118862A (zh) * | 2015-08-24 | 2015-12-02 | 电子科技大学 | 一种具有抗单粒子效应的vdmos器件 |
| JP2018032741A (ja) * | 2016-08-24 | 2018-03-01 | 富士電機株式会社 | 縦型ｍｏｓｆｅｔおよび縦型ｍｏｓｆｅｔの製造方法 |
| JP2017055145A (ja) * | 2016-12-22 | 2017-03-16 | 三菱電機株式会社 | 半導体装置 |
| US11417760B2 (en) | 2017-12-21 | 2022-08-16 | Wolfspeed, Inc. | Vertical semiconductor device with improved ruggedness |
| US11489069B2 (en) | 2017-12-21 | 2022-11-01 | Wolfspeed, Inc. | Vertical semiconductor device with improved ruggedness |
| US12087854B2 (en) | 2017-12-21 | 2024-09-10 | Wolfspeed, Inc. | Vertical semiconductor device with improved ruggedness |
| CN113707723A (zh) * | 2021-10-26 | 2021-11-26 | 北京世纪金光半导体有限公司 | 基于伪沟道的半导体器件及其制作方法 |
| CN113707723B (zh) * | 2021-10-26 | 2022-02-08 | 北京世纪金光半导体有限公司 | 基于伪沟道的半导体器件及其制作方法 |
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