JPH07177113A - 伝送装置及び整合用回路 - Google Patents

伝送装置及び整合用回路

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Publication number
JPH07177113A
JPH07177113A JP6229954A JP22995494A JPH07177113A JP H07177113 A JPH07177113 A JP H07177113A JP 6229954 A JP6229954 A JP 6229954A JP 22995494 A JP22995494 A JP 22995494A JP H07177113 A JPH07177113 A JP H07177113A
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JP
Japan
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frame
signal
read address
read
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Pending
Application number
JP6229954A
Other languages
English (en)
Inventor
Michael Niegel
ニーゲル ミヒャエル
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Koninklijke Philips NV
Original Assignee
Philips Electronics NV
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Filing date
Publication date
Application filed by Philips Electronics NV filed Critical Philips Electronics NV
Publication of JPH07177113A publication Critical patent/JPH07177113A/ja
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04J—MULTIPLEX COMMUNICATION
    • H04J3/00—Time-division multiplex systems
    • H04J3/02—Details
    • H04J3/06—Synchronising arrangements
    • H04J3/07—Synchronising arrangements using pulse stuffing for systems with different or fluctuating information rates or bit rates
    • H04J3/076—Bit and byte stuffing, e.g. SDH/PDH desynchronisers, bit-leaking

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  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Time-Division Multiplex Systems (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

(57)【要約】 【目的】 入および出フレーム同期信号間の周波数およ
び／または位相変動を等化させる整合用回路（２）を含
む伝送装置を提供する。 【構成】 整合用回路（２）は、信号のデータをバッフ
ァするためのバッファメモリ（５）、バッファメモリ
（５）内への書き込みを制御するために周期的にライト
アドレスを発生するライトアドレスジェネレータ
（６）、およびバッファメモリ（５）からの読み出しを
制御するために周期的にリードアドレスを発生するリー
ドアドレスジェネレータ（７）を含んでおり、このリー
ドアドレスジェネレータは、出信号の各フレームの前も
って規定されている構造の周期内において、制御信号が
ポジティブジャスティフィケーション作用を表示するな
らば少なくとも１つのダブルのリードアドレスを発生す
るために、そして制御信号がネガティブジャスティフィ
ケーション作用を表示するならば少なくとも１つのリー
ドアドレスにおいてスキップするために、設けられてい
る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、入および出のフレーム
同期信号間の周波数および／または位相変動を等化とす
るための整合用回路を含む伝送装置及び当該整合用回路
に関する。
【０００２】
【従来の技術】ドイツ連邦共和国特許出願公開第４２０
５９５９号公報（ＤＥ−Ａ１−４２０５ ９５９）か
ら、データ及びデータギャップを含む出フレーム同期化
信号を発生する整合用回路、この回路においては局部的
に発生されたリードクロックによって同期ディジタルハ
イアラーキの入ＳＴＭ−１信号のデータを整合させ、そ
してこの回路は伝送装置に使用される整合用回路、が知
られている。ＳＴＭ−１信号はフレーム構成となってお
り、そして制御表示ビットおよびペイロードに加えられ
たジャスティフィケーションデータとを含んでいる。１
つのＳＴＭー１フレームは２７０カラムと９ロー（ロー
毎に２７０バイト）を含んでいる。カラム１から９のロ
ー１から３および５から９は、オーバーヘッドバイトお
よびエラー情報のためのセクションオーバーヘッド（Ｓ
ＯＨ）を含み、そして構造の残りの部分（ＡＵペイロー
ド構造＝ＡＵ−ペイロード）は、信号、ジャスティフィ
ケーションデータおよび他のオーバーヘッドバイトのデ
ータを含んでいる。種々の異なるコンテナ（Ｃ−４，Ｃ
−３，Ｃ−２，Ｃ−１２およびＣ−１１）はＡＵペイロ
ードに収容される。ＳＯＨデータは基準となるデータギ
ャップである。
【０００３】入ＳＴＭ−１信号（第ＤＥ−Ａ１−４２
０５ ９５９号）から、これもまたＳＴＭ−１信号を受
信するバッファメモリへの書き込みの制御信号を発生す
るライトアドレスジェネレータに加えられるライトクロ
ック信号が得られる。入フレーム同期信号のデータはさ
らに、同期回路、およびデータギャップ（ＳＯＨデー
タ）が生じたときにライトアドレスジェネレータを阻止
する受信フレームカウンタに転送される。局部的に利用
できるクロックジェネレータからのリードクロック信号
を受け取り、そしてバッファメモリからの読み出しを制
御するリードアドレスジェネレータは、ライトアドレス
ジェネレータと同様、減算回路に接続される。この減算
回路はライトアドレスをリードアドレスから減算し、そ
して差異値のシーケンスをコンパレータに加える。差異
値がスレッショールド値よりも小さければ、リードアド
レスジェネレータは阻止される。スレッショールド値は
バッファメモリの下側占有に相当している。リードアド
レスジェネレータの阻止は、ポジティブなジャスティフ
ィケーションを呼び出す。ポジティブジャスティフィケ
ーション作用はペイロードを含む位置におけるペイロー
ドの省略を意味すると理解される。ポジティブジャステ
ィフィケーション作用は、もしリードクロック信号の周
波数がライトクロック信号のそれを越えたならば、必要
となる。ネガティブジャスティフィケーション作用は、
リードクロック信号の周波数がライトクロック信号のそ
れよりも小さければ、実行される。ネガティブジャステ
ィフィケーション作用の場合には、ペイロードはペイロ
ードを運ぶことのない位置において伝送される。従来技
術回路においては、ネガティブジャスティフィケーショ
ン作用は、データギャップの周期内にのみ生じるように
することが可能である。ポジティブに含まれるＳＯＨデ
ータバイトは次に、ペイロードバイトに満たされる。
【０００４】第ＤＥ−Ａ１ー４２ ０５ ９５９号にお
いて説明された整合用回路は、ＳＯＨデータが再伝送さ
れなければ、同期ディジタルハイアラーキの伝送装置に
おいて使用できるのみである。
【０００５】
【発明の目的】最初の段落で説明した型式の、すなわち
もし基本的にすべてのデータが再伝送されるようであれ
ば、入および出フレーム同期化信号の間の周波数および
／または位相変動が等化とされるような、整合用回路を
含む伝送装置を提供することが、本発明の目的である。
【０００６】
【発明の構成】入および出フレーム同期化信号の間の周
波数および／または位相変動を等化とするための整合用
回路を含む伝送装置においては、 −信号のデータをバッファするバッファメモリと、 −バッファメモリ内の書き込みを制御するために、周期
的なライトアドレスを発生するライトアドレスジェネレ
ータと、 −バッファメモリからの読み出しを制御するために周期
的なリードアドレスを発生するリードアドレスジェネレ
ータ、このリードアドレスジェネレータは、もし制御信
号がポジティブジャスティフィケーション作用を表示し
たならば、出信号の各フレームの前もって規定された構
造の周期内に、少なくとも１つのダブルリードアドレス
を発生するために、そしてもし制御信号がネガティブジ
ャスティフィケーション作用を表示したならば、少なく
とも１つのリードアドレスにおいてスキップするよう
に、設けられているリードアドレスジェネレータ、と、 −リードおよびライトアドレスジェネレータに結合して
おり、そして制御信号を発生するために設けられてい
る、ジャスティフィケーション判断回路と、を含む整合
用回路において、この目的が達成される。
【０００７】
【作用】本発明による伝送装置の整合用回路において
は、従来技術の整合用回路とは異なり、リードアドレス
ジェネレータのみが制御される。データは、入フレーム
同期信号から得られるライトクロック信号を受け取り、
そしてライトアドレスを発生するライトアドレスジェネ
レータによってバッファメモリ内に書き込まれる。リー
ドアドレスジェネレータは、例えば伝送装置内に含まれ
るクロックジェネレータからの、リードクロック信号を
受け取る。バッファメモリからのデータの読み出しは、
リードアドレスを発生するリードアドレスジェネレータ
によって制御される。位相検出器はライトおよびリード
アドレス間の差異を計算し、そして位相値のシーケンス
を発生する。
【０００８】出信号のフレームの各々の周期内に、位相
の第１および第２スレッショールド値との、少なくとも
１つの比較が存在する。バッファメモリの下方占有レベ
ルに相当する第１スレッショールド値は、バッファメモ
リの上方占有レベルに相当する第２スレッショールド値
よりも小さい。位相値が第１スレッショールド値よりも
小さいならば、ネガティブジャスティフィケーション表
示バイトを含む制御信号がリードアドレスジェネレータ
のために発生される。第２スレッショールド値が越えら
れれば、制御信号はポジティブジャスティフィケーショ
ン作用を指定する。第１スレッショールド値より下でも
なく、また第２スレッショールド値も越えられないので
あれば、制御信号は何のジャスティフィケーション作用
も実行されないことを表示する。
【０００９】制御信号は、ネガティブジャスティフィケ
ーション作用が表示されたならば、前もって規定された
フレーム構造の周期内に少なくとも１つのリードアドレ
スにおいてスキップする、そしてポジティブジャスティ
フィケーション作用が表示されたならば、少なくとも１
つのダブルリードアドレスを発生する、リードアドレス
ジェネレータに加えられる。少なくとも１つのリードア
ドレスがスキップされるようなネガティブジャスティフ
ィケーション作用の事象においては、バッファメモリ内
に書き込まれたデータ情報信号は再伝送されない。望ま
しい構造は、もしネガティブジャスティフィケーション
作用が存在するならば、何の意味もない情報（例えば、
ブランクキャラクタ）が失われるか、またはこの構造の
情報の評価がすでに実行されているか、が選択されるべ
きである。ポジティブジャスティフィケーション作用の
事象においては、リードアドレスが少なくとも２度発生
され、その結果、信号内に余分のデータ位置が存在す
る。
【００１０】整合用回路の下流に配置される装置には、
付加的な線を通してジャスティフィケーション作用の情
報が与えられる。制御信号はジャスティフィケーション
表示バイトのように転送されることが可能である。
【００１１】ジャスティフィケーション判断回路が量子
化器を含んでいれば、この量子化器は各フレームの位相
値を第１または第２スレッショールド値と比較する。
【００１２】リードアドレスジェネレータが、出信号の
フレームの前もって規定された構造内に少なくとももう
１度、最も最近に発生されたリードアドレスを発生する
ために、もしポジティブジャスティフィケーション作用
が存在するならば、そしてもしネガティブジャスティフ
ィケーション作用が存在するならば、少なくとも１つの
リードアドレスにおけるスキップがあり、前もって規定
された構造が出信号内に認識されるべきである。この目
的のために、出フレーム同期化信号を受け取るために、
そして前もって規定された構造を検出するために、設け
られたフレーム検出回路が存在する。そのようなフレー
ム検出回路は、例えば第ＤＥ−Ａ１ー４２ ０５ ９５
９号から知られる受信フレームカウンタと同様の原理に
よって動作する。
【００１３】ジャスティフィケーション判断回路の量子
化器が、１つのフレームについて１度だけ、その２つの
スレッショールド値を位相値と比較して得られる結果と
しての制御信号を発生するために、フレームの前もって
規定された構造における量子化器に関するリリーズパル
スを発生するためのフレーム検出回路が設けられる。次
に量子化器はリリーズパルスが発生したときに制御信号
を形成する。
【００１４】これまでに説明したように、ジャスティフ
ィケーション表示バイトは別の線を経て回路内の下流装
置に伝送されることができる。しかし反対に、出フレー
ム同期信号内のジャスティフィケーション表示バイト
は、情報信号のために使用されていない位置に収容する
ことができる。そのような出フレーム同期信号内のジャ
スティフィケーション表示バイトの差し込みは、次の装
置：マルチプレクサが出フレーム同期信号およびコーダ
によって供給されるコードワードのシーケンスを受ける
ために設けられ、コーダはポジティブ、ネガティブまた
は無ジャスティフィケーション作用を表示する制御信号
からコードワードのシーケンスを発生し、そしてフレー
ム検出回路は、フレームの前もって決められたバイトが
マルチプレクサの入力にあるときに、そのパルスがマル
チプレクサの出力にコードワードを伝送させるスイッチ
ングパルスを発生する：を設置することによって実現可
能である。
【００１５】位相検出器は、リードおよびライトアドレ
スを受け取り、そして位相値のシーケンスを形成するた
めの減算器を含んでいる。ライトアドレスジェネレータ
によるライトアドレスの発生はライトクロックと結合さ
れ、そしてリードアドレスジェネレータによるリードア
ドレスの発生はリードクロックに結合される。原則とし
て、ライトアドレスは減算の前にはリードクロックと同
期して、すなわち形成されたライトアドレスはリードク
ロックとタイミングをあわせてレジスタ内に書き込まれ
て、いる。まさに書き込みの瞬間にライトアドレスの変
化が起きたならば、そのライトアドレスは正確には書き
込まれなくなる。例えば、ライトアドレスの第１ビット
位置が書き込みの瞬間に変化してしまったならば、ライ
トアドレスの第２ビット位置がそうではなかったとして
も、誤ったアドレスが存在してしまう。この誤りを最小
にするために、ライトおよびリードアドレスジェネレー
タが、１ビットコードに従ってコード化されたライトお
よびリードアドレスを形成するために設けられる。その
ようなコードは、例えばグレイコードである。
【００１６】フレーム同期信号が同期ディジタルハイア
ラーキのＳＴＭ−１信号であるならば、前もって規定さ
れている構造はＳＴＭ−１フレームの第５ローにおける
第１バイト（第１カラム）であるかも知れない。このバ
イトおよび次の２つのバイトは以前にすでに検出された
かどうかの情報を含んでいる。
【００１７】本発明はまた、等化用周波数および／また
は入および出フレーム同期信号間の位相変動に関する整
合用回路に関する。この回路は、 −信号のデータをバッファするためのバッファメモリ
と、 −バッファメモリ内の書き込み動作を制御するために周
期的にライトアドレスを発生するライトアドレスジェネ
レータと、 −周期的にリードアドレスを発生するリードアドレスジ
ェネレータ、そのリードアドレスジェネレータは、もし
制御信号がポジティブジャスティフィケーション作用を
表示するならば、出信号の各フレームの前もって規定さ
れる構造の周期内に、少なくともダブルのリードアドレ
スを発生するために、そしてもし制御信号がネガティブ
ジャスティフィケーション作用を表示するならば、少な
くとも１つのリードアドレスをスキップするために、設
けられている、と、 −出信号の各フレームの周期内に、もし位相値が第１ス
レッショールド値未満であるように継続しているなら
ば、ネガティブジャスティフィケーション作用を表示す
る、そしてもし位相値が第１スレッショールド値よりも
高い第２スレッショールド値を越えているならば、ポジ
ティブジャスティフィケーション作用を表示する、少な
くとも１つの制御信号を発生するために設けられている
ジャスティフィケーション判断回路と、を含んでいる。
【００１８】
【実施例】本発明の例としての実施例は図面を参照しな
がら、さらに説明される。
【００１９】図１に示されるディジタル同期ハイアラー
キ伝送装置のブロック回路図は、クロックジェネレータ
回路１と、整合用回路２と、クロックジェネレータ３
と、および整合用回路２によって供給された信号をさら
に処理するための装置４とを表している。例えば、入フ
レーム同期化信号はディジタル同期ハイアラーキのＳＴ
Ｍ−１信号であるかもしれない。このＳＴＭ−１信号は
フレーム構造をなしており、そしてＣＣＩＴＴ勧告Ｇ．
７０９においてさらに説明されている。１つのＳＴＭ−
１フレームは概略的に図２に示されている。このフレー
ムは２７０カラムと９ロー（ロー毎に２７０バイト）を
含んでいる。例えば、ロー１から３、および５から９の
カラム１から９には、制御およびエラー検出情報が含ま
れている。この構造は、セクションオーバーヘッド（Ｓ
ＯＨ）として示される。ＡＵポインタ（ＡＵ−Ｐ）とし
て示される別の制御情報は第４ローのカラム１から９に
挿入される。残りのカラムおよびローはＳＴＭ−１ペイ
ロード（Ｐ）で示されるペイロードを運んでいる。
【００２０】クロック発生用回路１（図１）において
は、ライトクロック信号ＳＴがＳＴＭ−１信号から得ら
れる。ライトクロック信号ＳＴは、ＳＴＭ−１信号と同
様、さらにクロックジェネレータ３からのリードクロッ
ク信号ＬＴを受ける整合用回路２に加えられる。整合用
回路２においては、ＳＴＭ−１信号の入データはリード
クロック信号ＬＴと整合される。入および出ＳＴＭ−１
信号間の周波数および／または位相変動はこうして等化
とされる。この整合または等化の周期内には、１つのバ
イトが出ＳＴＭ−１信号に加えられるか、またはそこか
ら除去されるかの結果としてジャスティフィケーション
作用が存在する。装置４に加えられる出信号は、例え
ば、ＳＯＨデータの評価を、ＳＴＭ−１信号のＳＴＭ−
１信号における種々の下位信号への再分割を、またはジ
ャスティフィケーション表示バイトを、（ＣＣＩＴＴ勧
告Ｇ．７０９によって）この目的のために準備されてい
る位置へ挿入することを、開始する。装置４は単に、ク
ロックジェネレータ３からのリードクロック信号ＬＴを
受け取るためにのみ必要である。
【００２１】その詳細が図３に示されている整合用回路
２は、バッファメモリ５、ライトアドレスジェネレータ
６、リードアドレスジェネレータ７、位相検出器８、ジ
ャスティフィケーション判断回路９、コーダ１０、フレ
ーム検出回路１１およびマルチプレクサ１２を含んでい
る。例えば、モジュロ４カウンタとして配置されたライ
トアドレスジェネレータ６は、ライトクロック信号ＳＴ
を受け、そして各クロック信号と共にライトアドレスを
発生する。１ビットグレイコードによって発生されたラ
イトアドレスは周期的に繰り返される。ライトアドレス
はバッファメモリ５に、そしてリードクロック信号ＬＴ
を受ける、そして位相検出器８に含まれているレジスタ
１３に加えられる。バッファメモリ５はさらに、書き込
み動作のためにライトクロック信号ＳＴを、そして読み
出し動作のためにリードクロック信号ＬＴを受ける。読
み出し動作の実行のために、モジュロ４カウンタとして
配置されることができる、そしてリードクロック信号Ｌ
Ｔを受け取る、リードアドレスジェネレータ７は、バッ
ファメモリ５にリードアドレスを加える。リードアドレ
スジェネレータ７はさらに、ジャスティフィケーション
判断回路９からの制御信号ＳＬを受けとる。制御信号Ｓ
Ｌがポジティブジャスティフィケーション作用を示して
いれば、最も最近に発生されたリードアドレスがもう一
度発生される。制御信号ＳＬがネガティブジャスティフ
ィケーション作用を示していれば、実際に引き続くアド
レスがスキップされる。
【００２２】リードアドレスシーケンスは、バッファメ
モリ５にだけではなく、リードクロック信号ＬＴを受け
る、そしてまた位相検出器８の一部を形成している別の
レジスタ１４にも加えられる。レジスタ１３の中にバッ
ファされたライトアドレスは位相検出器８に含まれる減
算器１５の第１入力に加えられる。減算器１５の第２入
力にはレジスタ１４にバッファされていたリードアドレ
スが供給される。減算器１５はリードアドレスをライト
アドレスから減算し、そして引き続くレジスタ１６内に
バッファされる位相値を形成する。レジスタ１６は位相
検出器８の回路素子であり、そしてこれにはリードクロ
ック信号ＬＴが供給されている。
【００２３】レジスタ１３はライトアドレスをリードク
ロックに同期させるのに使用される。レジスタ１３にお
いて、ライトアドレスの書き込み瞬間との同時性が変化
したならば、時としてライトアドレスは正確には書き込
まれなくなる。例えば、ライトアドレスの第１ビット位
置がすでに書き込み瞬間において変化していれば、しか
しライトアドレスの第２ビット位置は変化していないと
しても、間違ったライトアドレスが結果として得られ
る。このエラーを最小化するためにライトおよびりード
アドレスジェネレータ６および７は１ビットグレイコー
ドによってライトおよびリードアドレスを発生する。グ
レイコードにおいては、２つの連続的なアドレスにおけ
る変化が１ビット位置にのみ影響する。
【００２４】位相検出器８の出力でもあるレジスタ１６
の出力は、ジャスティフィケーション判断回路９の入力
に接続されている。このジャスティフィケーション判断
回路９は、エラー検出回路１７および量子化器２０を含
んでいる。ここではさらに説明する必要のない、エラー
検出回路１７および量子化器２０は、レジスタ１６から
の位相値を受け、そして量子化器２０は制御信号ＳＬを
形成して、そして特定の瞬間にリードクロック信号ＬＴ
に加えてリリーズパルスＦＩを受けとる。エラー検出回
路１７の実施例は、第ＤＥ−Ａ１ー４２ ０５ ９５９
号の中で説明されている。エラー検出回路１７はさら
に、リードクロック信号ＬＴを受け、そしてバッファメ
モリ５がアンダーフローであるかオーバーフローである
かを表示する。
【００２５】リリーズパルスＦＩが現れる時、ジャステ
ィフィケーション判断が行われる。量子化器２０はレジ
スタ１６から来た位相値を第１の、そして第２のスレッ
ショールド値に比較する。第スレッショールド値はバッ
ファメモリ５の下方占有レベルに相当し、そして第２ス
レッショールド値はバッファメモリ５の上方占有レベル
に相当している。レジスタ１６から来た位相値が第１ス
レッショールド値の下にあるとき、ネガティブジャステ
ィフィケーション作用が実行され、そして量子化器によ
ってネガティブジャスティフィケーション作用に関する
メッセージを含む制御信号ＳＬが発生される。レジスタ
１６から来た位相値が第２スレッショールド値を越えて
いるとき、量子化器２０によってポジティブジャスティ
フィケーション作用に関するメッセージを含む制御信号
ＳＬが発生される。
【００２６】リードクロック信号ＬＴの周波数がライト
クロック信号ＳＴの周波数よりも小さいならば、ネガテ
ィブジャスティフィケーション作用が実行される。リー
ドクロック信号ＬＴの周波数がライトクロック信号の周
波数を越えていれば、ポジティブジャスティフィケーシ
ョン作用が実行される。ネガティブジャスティフィケー
ション作用の場合には、出ＳＴＭ−１信号のフレームは
特定の位置において１ビットだけ短くされ、そしてポジ
ティブジャスティフィケーション作用の場合には、出信
号のフレームは特定の位置において長くされる。このこ
とは、もし制御信号ＳＬがリードアドレスを２度発生す
るか、またはリードアドレスをスキップするかのいずれ
かで変化するならば、リードアドレスジェネレータ７に
よって達成される。
【００２７】このＳＴＭ−１信号の短縮化は、図４にお
いて概略的に描かれた略図を参照しながら示される。略
図ａからｃはＳＴＭ−１フレームのバイトを表してい
る。ＳＴＭ−１フレームの５番目のロー（第１のカラ
ム）における第１のバイトは最初のＢ２バイトである。
何のジャスティフィケーション作用も実施されないので
あれば、２つのさらに別のＢ２バイト、１つのＫ１バイ
ト、２つのＸバイト、さらに別のＫ１バイトおよび２つ
のさらに別のＸバイト（図４の略図ｃを参照）が続く。
ＳＴＭ−１フレームにおけるＢ２バイトは、以前にすで
に検出されたという情報を含んでいる。ポジティブジャ
スティフィケーション作用（図４の略図ａと比較）によ
って、さらに別のＢ２バイトが最初のＫ１バイトの前に
発生される。第３のＢ２バイトが次に、もう一度読み込
まれる。ネガティブジャスティフィケーション作用によ
って、第３のＢ２バイトが除去（図４の略図ｂと比較）
される。１つのリードアドレスが次にスキップされる。
【００２８】さらに、図４はリードクロック信号ＬＴの
略図ｄおよびリリーズパルスＦＩの略図ｆを示してい
る。
【００２９】量子化器２０に関するリリーズパルスＦＩ
は、リードクロック信号ＬＴを受け、そしてバッファメ
モリ５からくるデータストリームを受ける、フレーム検
出回路１１によって発生される。そのようなフレーム検
出回路１１はＳＴＭ−１信号のフレームの開始を認識
し、そしてＳＴＭ−１フレームのバイトをカウントす
る。もしカウンタがフレーム検出回路１１において前も
って規定されている構造の開始（ＳＴＭ−１フレームの
５番目のローの最初のバイトまたは最初のＢ２バイト）
に相当するカウントに達したことを表示したなら、フレ
ーム検出回路１１はリリーズパルスを発生する。第２の
Ｂ２バイト（ＳＴＭ−１フレームの５番目のローの第２
バイト）が生じたとき、フレーム検出回路１１によって
切り替え信号ＵＩ（図４の信号形状ｅと比較）がマルチ
プレクサ１２のために発生される。
【００３０】マルチプレクサ１２の第１入力はバッファ
メモリ５の出力に接続され、そしてマルチプレクサ１２
の第２入力は制御信号ＳＬを受けるコーダ１０に接続さ
れている。切り替え信号ＵＩの生じた後は、マルチプレ
クサ１２の第２入力はその出力に接続される。そうでな
いときは、マルチプレクサ１２の第１入力がその出力に
接続されている。コーダ１０は、ポジティブ、ネガティ
ブジャスティフィケーション作用のいずれが実行される
か、または何のジャスティフィケーション作用も実施さ
れないか、を表示するコードワードを発生する。このコ
ードワードはマルチプレクサ１２およびフレーム検出回
路１１とによって、第２のＢ２バイトとして、出ＳＴＭ
−１信号内に差し込まれる。
【００３１】
【発明の効果】入および出フレーム同期化信号の間の周
波数および／または位相変動が等化とされるような、整
合用回路を含む伝送装置を提供することができる。
【図面の簡単な説明】
【図１】同期ディジタルハイアラーキの伝送装置のブロ
ック回路図である。
【図２】図１に示された伝送装置において処理されるＳ
ＴＭ−１フレームの図である。
【図３】図１に示された伝送装置において使用される整
合回路である。
【図４】図３に示された整合回路において発生するかも
しれない、概略的に示された信号である。
【符号の説明】
１ クロック発生用回路 ２ 整合用回路 ３ クロックジェネレータ ４ 信号処理装置 ５ バッファメモリ ６ ライトアドレスジェネレータ ７ リードアドレスジェネレータ ８ 位相検出器 ９ ジャスティフィケーション判断回路 １０ コーダ １１ フレーム検出回路 １２ マルチプレクサ １３，１４ レジスタ １５ 減算器 １６ レジスタ １７ エラー検出回路 ２０ 量子化器

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 入および出フレーム同期信号の間の周波
    数および／または位相変動を等化するための整合用回路
    を含む伝送装置（２）において、整合用回路が、 −信号のデータをバッファするためのバッファメモリ
    （５）と、 −バッファメモリ（５）内への書き込みを制御するため
    に周期的にライトアドレスを発生するためのライトアド
    レスジェネレータ（６）と、 −バッファメモリ（５）からの読み出しを制御するため
    に周期的にリードアドレスを発生するためのリードアド
    レスジェネレータ（７）、このリードアドレスジェネレ
    ータは、出信号の各フレームの前もって規定された構造
    の周期内において、制御信号がポジティブジャスティフ
    ィケーション作用を表示したならば少なくとも１つのダ
    ブルのリードアドレスを発生するために、そして制御信
    号がネガティブジャスティフィケーション作用を表示し
    たならば少なくとも１つのリードアドレスにおいてスキ
    ップするために設けられている、と、 −リードおよびライトアドレスジェネレータに結合され
    た、そして制御信号を発生するために設けられたジャス
    ティフィケーション判断（判定）回路と、を含むことを
    特徴とする伝送装置。
  2. 【請求項２】 リードおよびライトアドレスジェネレー
    タが、リードアドレスおよびライトアドレスから位相値
    を形成するための位相検出器を通してジャスティフィケ
    ーション判断回路に結合しており、このジャスティフィ
    ケーション判断回路（９）は、出信号の各フレームの周
    期内に、もし位相値が第１スレッショールド値の下に継
    続しているならばネガティブジャスティフィケーション
    作用を表示する、そしてもし位相値が第１スレッショー
    ルド値よりも高い第２スレッショールド値を越えている
    ならばポジティブジャスティフィケーション作用を表示
    する、少なくとも１度の制御信号を発生させるために設
    けられているような、請求項第１項記載の伝送装置。
  3. 【請求項３】 ジャスティフィケーション判断回路
    （９）が、各フレームに関して位相値を第１および第２
    スレッショールド値に比較するために設けられた量子化
    器（２０）を含むような、請求項第２項記載の伝送装
    置。
  4. 【請求項４】 フレーム検出回路（１１）が、出同期信
    号を受け取り、そして前もって規定された構造を検出す
    るために設けられているような、請求項第２項または第
    ３項記載の伝送装置。
  5. 【請求項５】 フレーム検出回路（１１）が、フレーム
    の前もって規定された構造において量子化器（２０）の
    ためにリリーズパルスを発生し、そしてリリーズパルス
    が生じたときに量子化器（２０）が制御信号を形成する
    ために設けられているような、請求項第４項記載の伝送
    装置。
  6. 【請求項６】 マルチプレクサ（１２）が出フレーム同
    期信号およびコーダ（１０）によって発生されるコード
    ワードのシーケンスを受け取るために設けられ、コーダ
    （１０）は制御信号からコードワードのシーケンスを発
    生するために設けられ、その制御信号はポジティブまた
    はネガティブまたは無ジャスティフィケーション作用の
    いずれかを表示し、そしてフレームの前もって規定され
    たバイトがマルチプレクサ（１２）の入力に出現したと
    きに、マルチプレクサ（１２）の出力にコードワードが
    伝達されるよう、フレーム検出回路（１１）がスイッチ
    ングパルスを発生するために設けられているような、請
    求項第４項または第５項記載の伝送装置。
  7. 【請求項７】 ライトおよびリードアドレスジェネレー
    タ（６，７）が、１ステップコードによってコード化さ
    れたライトおよびリードアドレスを形成するために設け
    られており、そして位相検出器（８）が、リードおよび
    ライトアドレスを受け取り、そして位相値のシーケンス
    を形成するために設けられている減算器（１５）を含ん
    でいるような、請求項第１項から第６項の１つに記載の
    伝送装置。
  8. 【請求項８】 フレーム同期信号が同期ディジタルハイ
    アラーキのＳＴＭ−１信号であり、そして前もって規定
    された構造がＳＴＭ−１フレームの５番目のローにおけ
    る第１バイト（第１カラム）であるような、請求項第１
    項から第６項の１つに記載の伝送装置。
  9. 【請求項９】 入および出フレーム同期信号間の周波数
    および／または位相変動を等化するための整合用回路
    （２）において、 −信号のデータをバッファするためのバッファメモリ
    （５）と、 −バッファメモリ（５）内の書き込みを制御するために
    周期的にライトアドレスを発生するライトアドレスジェ
    ネレータ（６）と、 −バッファメモリ（５）からの読み込みを制御するため
    に周期的にリードアドレスを発生するリードアドレスジ
    ェネレータ（７）、このリードアドレスジェネレータ
    は、出信号の各フレームの前もって規定された構造の周
    期内において、制御信号がポジティブジャスティフィケ
    ーション作用を表示したならば少なくとも１つのダブル
    のリードアドレスを発生させるために、そして制御信号
    がネガティブジャスティフィケーション作用を表示した
    ならば少なくとも１つのリードアドレスにおいてスキッ
    プするために設けられている、と、 −リードおよびライトアドレスジェネレータに結合され
    た、そして制御信号を発生させるために設けられたジャ
    スティフィケーション判断回路（９）と、を含むことを
    特徴とする整合用回路。
  10. 【請求項１０】 リードおよびライトアドレスジェネレ
    ータが、リードアドレスおよびライトアドレスから位相
    値を形成するための位相検出器を通してジャスティフィ
    ケーション判断（判定）回路（９）に結合しており、こ
    のジャスティフィケーション判断回路（９）は、出信号
    の各フレームの周期内に、もし位相値が第１スレッショ
    ールド値の下にあればネガティブジャスティフィケーシ
    ョン作用を表示する、そしてもし位相値が第１スレッシ
    ョールド値よりも高い第２スレッショールド値を越えて
    いるならばポジティブジャスティフィケーション作用を
    表示する、少なくとも１度の制御信号を発生するために
    設けられているような、請求項第９項記載の整合用回
    路。
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