JPH07177729A - チャージポンプ - Google Patents
チャージポンプInfo
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- JPH07177729A JPH07177729A JP32466593A JP32466593A JPH07177729A JP H07177729 A JPH07177729 A JP H07177729A JP 32466593 A JP32466593 A JP 32466593A JP 32466593 A JP32466593 A JP 32466593A JP H07177729 A JPH07177729 A JP H07177729A
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Abstract
(57)【要約】
【目的】 自身のみで十分昇圧された正の高電圧または
負の高電圧を出力できるチャージポンプを提供すること
である。 【構成】 ＳＯＩ基板におけるｐ型領域とｎ型領域を接
合してダイオードを形成し、そのダイオード１０１〜１
０７を直列接続する。ダイオード１０１と、電源電圧
（Ｖｃｃ）８９との間には第１のＰＭＯＳトランジスタ
１１６が設けられ、ダイオード１０７と接地電圧（ＧＮ
Ｄ）１１５との間には第１のＮＭＯＳトランジスタ１１
７が設けられる。第１のＰＭＯＳトランジスタ１１６が
オン状態であり、第１のＮＭＯＳトランジスタ１１７が
オフ状態のときは、ダイオード１０７から正の高電圧は
出力され、第１のＰＭＯＳトランジスタ１１６がオフ状
態で、第１のＮＭＯＳトランジスタ１１７がオン状態の
ときには、ダイオード１０１から負の高電圧が出力され
る。
負の高電圧を出力できるチャージポンプを提供すること
である。 【構成】 ＳＯＩ基板におけるｐ型領域とｎ型領域を接
合してダイオードを形成し、そのダイオード１０１〜１
０７を直列接続する。ダイオード１０１と、電源電圧
（Ｖｃｃ）８９との間には第１のＰＭＯＳトランジスタ
１１６が設けられ、ダイオード１０７と接地電圧（ＧＮ
Ｄ）１１５との間には第１のＮＭＯＳトランジスタ１１
７が設けられる。第１のＰＭＯＳトランジスタ１１６が
オン状態であり、第１のＮＭＯＳトランジスタ１１７が
オフ状態のときは、ダイオード１０７から正の高電圧は
出力され、第１のＰＭＯＳトランジスタ１１６がオフ状
態で、第１のＮＭＯＳトランジスタ１１７がオン状態の
ときには、ダイオード１０１から負の高電圧が出力され
る。
Description
【０００１】
【産業上の利用分野】この発明は、チャージポンプに関
し、特に、たとえば半導体記憶装置で用いられるチャー
ジポンプに関する。
し、特に、たとえば半導体記憶装置で用いられるチャー
ジポンプに関する。
【０００２】
【従来の技術】図１２は、半導体記憶装置で一般に用い
られるチャージポンプの回路図であり、図１３は、図１
２のＮＭＯＳトランジスタの構造を示した図である。
られるチャージポンプの回路図であり、図１３は、図１
２のＮＭＯＳトランジスタの構造を示した図である。
【０００３】図１２および図１３を参照して、チャージ
ポンプ１３１は、ＮＭＯＳトランジスタ１３３，１３
４，１３５，１３６，１３７，１３８，１３９を含む。
ＮＭＯＳトランジスタ１３３のゲートおよびソースに
は、電源電圧（Ｖｃｃ）１３２が入力されている。ＮＭ
ＯＳトランジスタ１３４のソースおよびドレインには、
接続点Ａを介してＮＭＯＳトランジスタ１３３のドレイ
ンからの出力が入力されている。ＮＭＯＳトランジスタ
１３５のソースおよびゲートには、接続点Ｂを介してＮ
ＭＯＳトランジスタ１３４のドレインからの出力が入力
されている。ＮＭＯＳトランジスタ１３６のソースおよ
びドレインには、接続点Ｃを介してＮＭＯＳトランジス
タ１３５のドレインから出力が入力されている。ＮＭＯ
Ｓトランジスタ１３７のソースおよびゲートには、接続
点Ｄを介してＮＭＯＳトランジスタ１３６のドレインか
らの出力が入力されている。ＮＭＯＳトランジスタ１３
８のソースおよびゲートには、接続点Ｅを介してＮＭＯ
Ｓトランジスタ１３７のドレインからの出力が入力され
ている。ＮＭＯＳトランジスタ１３９のソースおよびゲ
ートには、接続点Ｆを介してＮＭＯＳトランジスタ１３
８のドレインからの出力が入力されている。
ポンプ１３１は、ＮＭＯＳトランジスタ１３３，１３
４，１３５，１３６，１３７，１３８，１３９を含む。
ＮＭＯＳトランジスタ１３３のゲートおよびソースに
は、電源電圧（Ｖｃｃ）１３２が入力されている。ＮＭ
ＯＳトランジスタ１３４のソースおよびドレインには、
接続点Ａを介してＮＭＯＳトランジスタ１３３のドレイ
ンからの出力が入力されている。ＮＭＯＳトランジスタ
１３５のソースおよびゲートには、接続点Ｂを介してＮ
ＭＯＳトランジスタ１３４のドレインからの出力が入力
されている。ＮＭＯＳトランジスタ１３６のソースおよ
びドレインには、接続点Ｃを介してＮＭＯＳトランジス
タ１３５のドレインから出力が入力されている。ＮＭＯ
Ｓトランジスタ１３７のソースおよびゲートには、接続
点Ｄを介してＮＭＯＳトランジスタ１３６のドレインか
らの出力が入力されている。ＮＭＯＳトランジスタ１３
８のソースおよびゲートには、接続点Ｅを介してＮＭＯ
Ｓトランジスタ１３７のドレインからの出力が入力され
ている。ＮＭＯＳトランジスタ１３９のソースおよびゲ
ートには、接続点Ｆを介してＮＭＯＳトランジスタ１３
８のドレインからの出力が入力されている。
【０００４】接続点Ａには、コンデンサ１４０が接続さ
れていて、そのコンデンサ１４０には信号ＰＨが入力さ
れている。接続点Ｂには、コンデンサ１４１が接続され
ていて、そのコンデンサ１４１には信号ＰＨに対して相
補の信号となる信号／ＰＨが入力されている。接続点Ｃ
には、コンデンサ１４２が接続されていて、そのコンデ
ンサ１４２には信号ＰＨが入力されている。接続点Ｄに
は、コンデンサ１４３が接続されていて、そのコンデン
サ１４３には信号／ＰＨが入力されている。接続点Ｅに
は、コンデンサ１４４が接続されていて、そのコンデン
サ１４４には信号ＰＨが入力されている。接続点Ｆに
は、コンデンサ１４５が接続されていて、そのコンデン
サ１４５には信号／ＰＨが入力されている。そして、最
終的に、ＮＭＯＳトランジスタ１３９のドレインから電
源電圧（Ｖｃｃ）を昇圧した高電圧（ＨＶ）が得られ
る。
れていて、そのコンデンサ１４０には信号ＰＨが入力さ
れている。接続点Ｂには、コンデンサ１４１が接続され
ていて、そのコンデンサ１４１には信号ＰＨに対して相
補の信号となる信号／ＰＨが入力されている。接続点Ｃ
には、コンデンサ１４２が接続されていて、そのコンデ
ンサ１４２には信号ＰＨが入力されている。接続点Ｄに
は、コンデンサ１４３が接続されていて、そのコンデン
サ１４３には信号／ＰＨが入力されている。接続点Ｅに
は、コンデンサ１４４が接続されていて、そのコンデン
サ１４４には信号ＰＨが入力されている。接続点Ｆに
は、コンデンサ１４５が接続されていて、そのコンデン
サ１４５には信号／ＰＨが入力されている。そして、最
終的に、ＮＭＯＳトランジスタ１３９のドレインから電
源電圧（Ｖｃｃ）を昇圧した高電圧（ＨＶ）が得られ
る。
【０００５】ＮＭＯＳトランジスタ１３３からＮＭＯＳ
トランジスタ１３９の構造を説明する。たとえば、図１
３に示すように、ＮＭＯＳトランジスタ１３４は、ｐ−
ｗｅｌｌ１４６に形成されたｎ+ のソース１４７と、ｐ
−ｗｅｌｌ１４６に形成されたｎ+ のドレイン１４８
と、ゲート１４９とを含んでいる。ソース１４７は、ゲ
ート１４９に接続されていて、ＮＭＯＳトランジスタ１
３５のソースでもあるドレイン１４８からの出力がＮＭ
ＯＳトランジスタ１３５のゲートに入力される。
トランジスタ１３９の構造を説明する。たとえば、図１
３に示すように、ＮＭＯＳトランジスタ１３４は、ｐ−
ｗｅｌｌ１４６に形成されたｎ+ のソース１４７と、ｐ
−ｗｅｌｌ１４６に形成されたｎ+ のドレイン１４８
と、ゲート１４９とを含んでいる。ソース１４７は、ゲ
ート１４９に接続されていて、ＮＭＯＳトランジスタ１
３５のソースでもあるドレイン１４８からの出力がＮＭ
ＯＳトランジスタ１３５のゲートに入力される。
【０００６】図１４は、図１２に示したチャージポンプ
の等価回路図であり、図１５は、図１４に示したチャー
ジポンプの動作を説明するための図であって、信号ＰＨ
および信号／ＰＨの一例を示したタイムチャートであ
り、特に、図１６（ａ）は、信号ＰＨの一例を示した図
であり、図１６（ｂ）とは、信号／ＰＨの一例を示した
図である。
の等価回路図であり、図１５は、図１４に示したチャー
ジポンプの動作を説明するための図であって、信号ＰＨ
および信号／ＰＨの一例を示したタイムチャートであ
り、特に、図１６（ａ）は、信号ＰＨの一例を示した図
であり、図１６（ｂ）とは、信号／ＰＨの一例を示した
図である。
【０００７】図１２に示したＮＭＯＳトランジスタ１３
３，１３４，１３５，１３６，１３７，１３８，１３９
は、図１４に示したダイオード１５０，１５１，１５
２，１５３，１５４，１５５，１５６で表わされる。
３，１３４，１３５，１３６，１３７，１３８，１３９
は、図１４に示したダイオード１５０，１５１，１５
２，１５３，１５４，１５５，１５６で表わされる。
【０００８】図１４および図１５を参照して動作につい
て説明する。信号ＰＨおよび信号／ＰＨは、図１５に示
すようなＶｃｃレベルの相補のパルス信号であり、信号
ＰＨはコンデンサ１４０，１４２，１４４に入力され、
信号／ＰＨは、コンデンサ１４１，１４３，１４５に入
力される。そして、信号ＰＨおよび信号／ＰＨに同期し
て、接続点Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆの電位は、カップリ
ングによって上下する。たとえば、接続点Ａ，Ｃ，Ｅの
電位が上昇したとき、接続点Ｂ，Ｄ，Ｆの電位は下がろ
うとする。しかし、ダイオードの特性から、接続点Ａ→
Ｂ，Ｃ→Ｄ，Ｅ→Ｆの部分に電流が流れ、接続点Ｂ，
Ｄ，Ｆの電位は大きくは下がらない。次のタイミング
で、接続点Ｂ，Ｄ，Ｆの電位が上昇してとき、接続点
Ａ，Ｃ，Ｅの電位は下がろうとする。しかし、この場合
もダイオードの特性から、接続点Ｂ→Ｃ，Ｄ→Ｅの部分
に電流が流れ、接続点Ａ，Ｃ，Ｅの電位は大きくは下が
らない。このような繰返しにより、電源電圧１３２の電
位（Ｖｃｃ）より十分大きな高電位（ＨＶ）が出力され
る。すなわち、チャージポンプは、与えられた初めの電
位より絶対値の大きな電位を出力するものである。
て説明する。信号ＰＨおよび信号／ＰＨは、図１５に示
すようなＶｃｃレベルの相補のパルス信号であり、信号
ＰＨはコンデンサ１４０，１４２，１４４に入力され、
信号／ＰＨは、コンデンサ１４１，１４３，１４５に入
力される。そして、信号ＰＨおよび信号／ＰＨに同期し
て、接続点Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆの電位は、カップリ
ングによって上下する。たとえば、接続点Ａ，Ｃ，Ｅの
電位が上昇したとき、接続点Ｂ，Ｄ，Ｆの電位は下がろ
うとする。しかし、ダイオードの特性から、接続点Ａ→
Ｂ，Ｃ→Ｄ，Ｅ→Ｆの部分に電流が流れ、接続点Ｂ，
Ｄ，Ｆの電位は大きくは下がらない。次のタイミング
で、接続点Ｂ，Ｄ，Ｆの電位が上昇してとき、接続点
Ａ，Ｃ，Ｅの電位は下がろうとする。しかし、この場合
もダイオードの特性から、接続点Ｂ→Ｃ，Ｄ→Ｅの部分
に電流が流れ、接続点Ａ，Ｃ，Ｅの電位は大きくは下が
らない。このような繰返しにより、電源電圧１３２の電
位（Ｖｃｃ）より十分大きな高電位（ＨＶ）が出力され
る。すなわち、チャージポンプは、与えられた初めの電
位より絶対値の大きな電位を出力するものである。
【０００９】
【発明が解決しようとする課題】ところが、図１２に示
すチャージポンプでは、最終端から唯一の出力を取出し
ているため、たとえば複数の高電圧が必要な場合には、
複数個のチャージポンプが必要とされる。複数の高電圧
としては、異なる正の電位レベルの場合、異なる負の電
位レベルの場合、正と負の電位レベルの場合の３パター
ンが考えられる。そのため、たとえば２つの出力が得ら
れるために、上記の３パターンのそれぞれに対して２つ
のチャージポンプが必要とされる。
すチャージポンプでは、最終端から唯一の出力を取出し
ているため、たとえば複数の高電圧が必要な場合には、
複数個のチャージポンプが必要とされる。複数の高電圧
としては、異なる正の電位レベルの場合、異なる負の電
位レベルの場合、正と負の電位レベルの場合の３パター
ンが考えられる。そのため、たとえば２つの出力が得ら
れるために、上記の３パターンのそれぞれに対して２つ
のチャージポンプが必要とされる。
【００１０】一般に、チャージポンプは、非常に大きな
面積を占める回路なので、複数個のチャージポンプを搭
載することが、チップ面積の増大に繋がる。
面積を占める回路なので、複数個のチャージポンプを搭
載することが、チップ面積の増大に繋がる。
【００１１】一方、図１４に示すチャージポンプのダイ
オードは、ＮＭＯＳトランジスタのソースとゲートを接
続することで構成されていたので、この場合の昇圧は、
概算的には、（パルスとして与える信号の振幅−ＭＯＳ
トランジスタのしきい値）×段数で表わされる。この関
係からわかるように、昇圧にとって最も影響力のある物
理量は、ＭＯＳトランジスタのしきい値電圧Ｖｔｈであ
り、これは第（１）式のように表わされる。
オードは、ＮＭＯＳトランジスタのソースとゲートを接
続することで構成されていたので、この場合の昇圧は、
概算的には、（パルスとして与える信号の振幅−ＭＯＳ
トランジスタのしきい値）×段数で表わされる。この関
係からわかるように、昇圧にとって最も影響力のある物
理量は、ＭＯＳトランジスタのしきい値電圧Ｖｔｈであ
り、これは第（１）式のように表わされる。
【００１２】 Ｖｔｈ＝ＶＴＯ＋γ｛（｜２φF −ＶＢＳ｜）1/2 −（｜２φF ｜）1/2 ｝ …（１） ここでＶＴＯは、バックゲート、ソース間の電位差が０
Ｖのときのしきい値電圧であり、γは、基板スレッショ
ルド係数であり、２φF は、ｓｔｒｏｎｇ−ｉｎｖｅｒ
ｓｉｏｎ時の表面ポテンシャルであり、ＶＢＳは、バッ
クゲート，ソース間の電位差（Ｖｂｂ−Ｖｓｓ，負の値
をとる。）である。
Ｖのときのしきい値電圧であり、γは、基板スレッショ
ルド係数であり、２φF は、ｓｔｒｏｎｇ−ｉｎｖｅｒ
ｓｉｏｎ時の表面ポテンシャルであり、ＶＢＳは、バッ
クゲート，ソース間の電位差（Ｖｂｂ−Ｖｓｓ，負の値
をとる。）である。
【００１３】このように第（１）式で表わされたＭＯＳ
トランジスタのしきい値電圧が一定値または段数が進む
につれて小さな値となれば、昇圧は十分に行なわれるは
ずである。しかし、バックゲートは共通であるものの、
ＭＯＳトランジスタのソース電位はチャージポンプ高段
につれて上昇していくため、高段になるにつれてバック
ゲートがソースに対して負の大きな電位をとってしま
う。したがって、第（１）式で示されたＭＯＳトランジ
スタのしきい値Ｖｔｈは上昇し、パルス信号の振幅（Ｖ
ｃｃ）に近づく。チャージポンプ１段で行なう昇圧は、
（パルスとして与える信号の振幅−ＭＯＳトランジスタ
のしきい値）で表わされたので、この項は、ＭＯＳトラ
ンジスタのしきい値が大きくなるにつれて、すなわちチ
ャージポンプ高段になるにつれて小さくなってしまう。
結局、チャージポンプの段数を重ねてもある段数以降は
十分な昇圧ができなくなっしまう。
トランジスタのしきい値電圧が一定値または段数が進む
につれて小さな値となれば、昇圧は十分に行なわれるは
ずである。しかし、バックゲートは共通であるものの、
ＭＯＳトランジスタのソース電位はチャージポンプ高段
につれて上昇していくため、高段になるにつれてバック
ゲートがソースに対して負の大きな電位をとってしま
う。したがって、第（１）式で示されたＭＯＳトランジ
スタのしきい値Ｖｔｈは上昇し、パルス信号の振幅（Ｖ
ｃｃ）に近づく。チャージポンプ１段で行なう昇圧は、
（パルスとして与える信号の振幅−ＭＯＳトランジスタ
のしきい値）で表わされたので、この項は、ＭＯＳトラ
ンジスタのしきい値が大きくなるにつれて、すなわちチ
ャージポンプ高段になるにつれて小さくなってしまう。
結局、チャージポンプの段数を重ねてもある段数以降は
十分な昇圧ができなくなっしまう。
【００１４】ゆえに、本発明の目的は、上記のような問
題を解決し、バックゲート効果をなくすことにより十分
昇圧され、かつ異なる電位レベルの出力が単独で得られ
るようなチャージポンプを提供することである。
題を解決し、バックゲート効果をなくすことにより十分
昇圧され、かつ異なる電位レベルの出力が単独で得られ
るようなチャージポンプを提供することである。
【００１５】
【課題を解決するための手段】請求項１の発明に係るチ
ャージポンプは、基板上に設けられた絶縁膜上に形成さ
れ、かつ第１の導電性を有する複数の第１の半導体領域
と、絶縁膜上に形成され、かつ各第１の半導体領域に接
して第１の導電性と異なる第２の導電性を有する複数の
第２の半導体領域とを備え、各第１の半導体領域と第２
の半導体領域との接するそれぞれの領域をダイオードと
して用い、かつそれぞれのダイオードを直列接続し、そ
れぞれのダイオードに信号を与えて正または負の高電圧
を出力するチャージポンプであって、直列接続されたダ
イオードの一端側から正の高電圧を出力するために、所
定の電位レベルの第１の電圧を他端側に供給するか否か
を切換える第１の切換手段と、直列接続されたダイオー
ドの他端側から負の高電圧を出力するために、第１の電
圧の電位レベルよりも低い第２の電圧を一端側に供給す
るか否かを切換える第２の切換手段とをさらに備えてい
る。
ャージポンプは、基板上に設けられた絶縁膜上に形成さ
れ、かつ第１の導電性を有する複数の第１の半導体領域
と、絶縁膜上に形成され、かつ各第１の半導体領域に接
して第１の導電性と異なる第２の導電性を有する複数の
第２の半導体領域とを備え、各第１の半導体領域と第２
の半導体領域との接するそれぞれの領域をダイオードと
して用い、かつそれぞれのダイオードを直列接続し、そ
れぞれのダイオードに信号を与えて正または負の高電圧
を出力するチャージポンプであって、直列接続されたダ
イオードの一端側から正の高電圧を出力するために、所
定の電位レベルの第１の電圧を他端側に供給するか否か
を切換える第１の切換手段と、直列接続されたダイオー
ドの他端側から負の高電圧を出力するために、第１の電
圧の電位レベルよりも低い第２の電圧を一端側に供給す
るか否かを切換える第２の切換手段とをさらに備えてい
る。
【００１６】請求項２では、請求項１の第１の半導体領
域は、ｐ型の半導体領域を含む、第２の半導体領域は、
ｎ型の半導体領域を含む。
域は、ｐ型の半導体領域を含む、第２の半導体領域は、
ｎ型の半導体領域を含む。
【００１７】請求項３では、請求項２の第１の切換手段
は、第１のＰチャネルトランジスタを含み、第２の切換
手段は、第１のＮチャネルトランジスタを含む。
は、第１のＰチャネルトランジスタを含み、第２の切換
手段は、第１のＮチャネルトランジスタを含む。
【００１８】請求項４では、請求項３の第２の切換手段
は、さらに第１のＮチャネルトランジスタと直列接続さ
れたダイオードの一端側との間に直列接続された第２の
Ｎチャネルトランジスタを含んでいる。
は、さらに第１のＮチャネルトランジスタと直列接続さ
れたダイオードの一端側との間に直列接続された第２の
Ｎチャネルトランジスタを含んでいる。
【００１９】請求項５では、請求項３または４の第１の
切換手段は、さらに第１のＰチャネルトランジスタと直
列接続されたダイオードの他端側との間に直列接続され
た第２のＰチャネルトランジスタを含んでいる。
切換手段は、さらに第１のＰチャネルトランジスタと直
列接続されたダイオードの他端側との間に直列接続され
た第２のＰチャネルトランジスタを含んでいる。
【００２０】請求項６では、請求項５の第１の切換手段
は、さらに第１のＰチャネルトランジスタに並列に接続
された第３のＮチャネルトランジスタを含んでいる。
は、さらに第１のＰチャネルトランジスタに並列に接続
された第３のＮチャネルトランジスタを含んでいる。
【００２１】
【作用】請求項１の発明に係るチャージポンプは、第１
の切換手段が動作して正の高電圧を出力でき、第２の切
換手段が動作して負の高電圧を出力できる。
の切換手段が動作して正の高電圧を出力でき、第２の切
換手段が動作して負の高電圧を出力できる。
【００２２】請求項２の発明に係るチャージポンプは、
第１の半導体領域をｐ型の半導体領域とし、第２の半導
体領域をｎ型の半導体領域として、たとえばバックゲー
ト効果のような昇圧を阻止する物理現象を起こすことな
く十分に昇圧された正または負の高電圧を出力できる。
第１の半導体領域をｐ型の半導体領域とし、第２の半導
体領域をｎ型の半導体領域として、たとえばバックゲー
ト効果のような昇圧を阻止する物理現象を起こすことな
く十分に昇圧された正または負の高電圧を出力できる。
【００２３】請求項３の発明に係るチャージポンプは、
第１の切換手段として第１のＰチャネルトランジスタを
用い、第２の切換手段として第１のＮチャネルトランジ
スタを用いて正または負の高電圧を出力できる。
第１の切換手段として第１のＰチャネルトランジスタを
用い、第２の切換手段として第１のＮチャネルトランジ
スタを用いて正または負の高電圧を出力できる。
【００２４】請求項４の発明に係るチャージポンプは、
第２の切換出力として、さらに第２のＮチャネルトラン
ジスタを用いて第２の切換手段の動作の信頼性を向上で
きる。
第２の切換出力として、さらに第２のＮチャネルトラン
ジスタを用いて第２の切換手段の動作の信頼性を向上で
きる。
【００２５】請求項５の発明に係るチャージポンプは、
第１の切換手段として、さらに第２のＰチャネルトラン
ジスタを用いて第１の切換手段としての動作の信頼性を
向上できる。
第１の切換手段として、さらに第２のＰチャネルトラン
ジスタを用いて第１の切換手段としての動作の信頼性を
向上できる。
【００２６】請求項６の発明に係るチャージポンプは、
第１の切換手段として、さらに第３のＮチャネルトラン
ジスタを用いて第１の切換手段の動作の信頼性をより向
上できる。
第１の切換手段として、さらに第３のＮチャネルトラン
ジスタを用いて第１の切換手段の動作の信頼性をより向
上できる。
【００２７】
【実施例】まず、異なる電位レベルの正の高電圧を１つ
のチャージポンプで出力できる場合について説明する。
のチャージポンプで出力できる場合について説明する。
【００２８】図１は、異なる正の電位レベルの電圧を出
力できるチャージポンプの回路図およびその駆動回路の
ブロック図であり、図２は、図１の駆動回路の回路図お
よび発振器のブロック図であり、図３は、図２の駆動回
路から出力される信号ＰＨおよび信号／ＰＨを示したタ
イムチャートである。以下、図１２に示した従来例と異
なる部分についてのみ説明する。
力できるチャージポンプの回路図およびその駆動回路の
ブロック図であり、図２は、図１の駆動回路の回路図お
よび発振器のブロック図であり、図３は、図２の駆動回
路から出力される信号ＰＨおよび信号／ＰＨを示したタ
イムチャートである。以下、図１２に示した従来例と異
なる部分についてのみ説明する。
【００２９】このチャージポンプ１は、図１２に示した
チャージポンプ１３１に加えてＮＭＯＳトランジスタ１
３９，３，５，７，９，１１を備えている。すなわち、
ＮＭＯＳトランジスタ１３９のドレインからの出力は、
接続点Ｈを介してＮＭＯＳトランジスタ３のゲートおよ
びソースに入力される。ＮＭＯＳトランジスタ３のドレ
インからの出力は、接続点Ｉを介してＮＭＯＳトランジ
スタ５のゲートおよびソースに入力される。ＮＭＯＳト
ランジスタ５のドレインからの出力は、接続点Ｊを介し
てＮＭＯＳトランジスタ７のゲートおよびソースに入力
される。ＮＭＯＳトランジスタ７のドレインからの出力
は、接続点Ｋを介してＮＭＯＳトランジスタ９のソース
およびゲートに入力される。これにともなって、接続点
Ｈにはコンデンサ１３が接続され、接続点Ｉにはコンデ
ンサ１５が接続され、接続Ｊにはコンデンサ１７が接続
され、接続点Ｋにはコンデンサ１９が接続される。
チャージポンプ１３１に加えてＮＭＯＳトランジスタ１
３９，３，５，７，９，１１を備えている。すなわち、
ＮＭＯＳトランジスタ１３９のドレインからの出力は、
接続点Ｈを介してＮＭＯＳトランジスタ３のゲートおよ
びソースに入力される。ＮＭＯＳトランジスタ３のドレ
インからの出力は、接続点Ｉを介してＮＭＯＳトランジ
スタ５のゲートおよびソースに入力される。ＮＭＯＳト
ランジスタ５のドレインからの出力は、接続点Ｊを介し
てＮＭＯＳトランジスタ７のゲートおよびソースに入力
される。ＮＭＯＳトランジスタ７のドレインからの出力
は、接続点Ｋを介してＮＭＯＳトランジスタ９のソース
およびゲートに入力される。これにともなって、接続点
Ｈにはコンデンサ１３が接続され、接続点Ｉにはコンデ
ンサ１５が接続され、接続Ｊにはコンデンサ１７が接続
され、接続点Ｋにはコンデンサ１９が接続される。
【００３０】図１２に示した接続点Ｆは、接続点Ｆ，Ｇ
に分離されており、図１に示す接続点Ｆにはコンデンサ
１４５が接続され、さらにＮＭＯＳトランジスタ１１の
ゲートおよびソースに接続されている。コンデンサ１４
０，１４１，１４２，１４３，１４４は、第１駆動回路
２１に接続され、コンデンサ１４５，１３，１５，１
７，１９は、第２駆動回路２３に接続されている。
に分離されており、図１に示す接続点Ｆにはコンデンサ
１４５が接続され、さらにＮＭＯＳトランジスタ１１の
ゲートおよびソースに接続されている。コンデンサ１４
０，１４１，１４２，１４３，１４４は、第１駆動回路
２１に接続され、コンデンサ１４５，１３，１５，１
７，１９は、第２駆動回路２３に接続されている。
【００３１】コンデンサ１４０，１４２，１４４には、
第１駆動回路２１からの出力である信号ＰＨ１が入力さ
れ、コンデンサ１４１，１４３には、第１駆動回路２１
の出力であり、信号ＰＨ１の相補の信号である信号／Ｐ
Ｈ１が入力されている。コンデンサ１４５，１５，１９
には、第２駆動回路２３の出力である信号ＰＨ２が入力
され、コンデンサ１３，１７には、第２駆動回路２３の
出力であり、信号ＰＨの相補の信号である信号／ＰＨ２
が入力されている。
第１駆動回路２１からの出力である信号ＰＨ１が入力さ
れ、コンデンサ１４１，１４３には、第１駆動回路２１
の出力であり、信号ＰＨ１の相補の信号である信号／Ｐ
Ｈ１が入力されている。コンデンサ１４５，１５，１９
には、第２駆動回路２３の出力である信号ＰＨ２が入力
され、コンデンサ１３，１７には、第２駆動回路２３の
出力であり、信号ＰＨの相補の信号である信号／ＰＨ２
が入力されている。
【００３２】図２に示すように、第１駆動回路２１の内
部構成は、発振器２５の出力であるパルス信号ＣＬＫが
入力されるインバータ２７と、インバータ２７の出力が
入力されるインバータ２９，３７と、インバータ２９，
３７のそれぞれの出力が入力されるインバータ３１，３
９と、インバータ３１，３９のそれぞれの出力が入力さ
れるインバータ３３，４１と、インバータ３３の出力が
入力されるインバータ３５とを含んでいる。インバータ
３５の出力は、信号／ＰＨ１であり、インバータ４１の
出力は、信号ＰＨ１である。
部構成は、発振器２５の出力であるパルス信号ＣＬＫが
入力されるインバータ２７と、インバータ２７の出力が
入力されるインバータ２９，３７と、インバータ２９，
３７のそれぞれの出力が入力されるインバータ３１，３
９と、インバータ３１，３９のそれぞれの出力が入力さ
れるインバータ３３，４１と、インバータ３３の出力が
入力されるインバータ３５とを含んでいる。インバータ
３５の出力は、信号／ＰＨ１であり、インバータ４１の
出力は、信号ＰＨ１である。
【００３３】第２駆動回路２３は、発振器２５の出力で
あるパルス信号ＣＬＫが一方に入力され、他方に信号Ｐ
Ｈ２および信号／ＰＨ２を制御する信号ＭＯＤＥが入力
されるＮＡＮＤ４３と、ＮＡＮＤ４３の出力が入力され
るインバータ４５，５３と、インバータ４５，５３のそ
れぞれの出力が入力されるインバータ４７，５５と、イ
ンバータ４７，５５のそれぞれの出力が入力されるイン
バータ４９，５７と、インバータ４９の出力が入力され
るインバータ５１とを含んでいる。インバータ５１の出
力は、信号ＰＨ２であり、インバータ５７の出力は、信
号／ＰＨ２である。
あるパルス信号ＣＬＫが一方に入力され、他方に信号Ｐ
Ｈ２および信号／ＰＨ２を制御する信号ＭＯＤＥが入力
されるＮＡＮＤ４３と、ＮＡＮＤ４３の出力が入力され
るインバータ４５，５３と、インバータ４５，５３のそ
れぞれの出力が入力されるインバータ４７，５５と、イ
ンバータ４７，５５のそれぞれの出力が入力されるイン
バータ４９，５７と、インバータ４９の出力が入力され
るインバータ５１とを含んでいる。インバータ５１の出
力は、信号ＰＨ２であり、インバータ５７の出力は、信
号／ＰＨ２である。
【００３４】このような回路構成のチャージポンプに対
して、第１駆動回路２１，第２駆動回路２３が図３
（ａ）に示すような信号を出力した場合には、ＮＭＯＳ
トランジスタ１１の出力であるＶＰＰ１は高電圧に昇圧
され、ＮＭＯＳトランジスタ１９の出力であるＶＰＰ２
は昇圧されない。これに対して、第１駆動回路２１およ
び第２駆動回路２３が図３（ｂ）に示すような信号を出
力した場合には、ＶＰＰ１およびＶＰＰ２は異なる正の
電位レベルで昇圧される。
して、第１駆動回路２１，第２駆動回路２３が図３
（ａ）に示すような信号を出力した場合には、ＮＭＯＳ
トランジスタ１１の出力であるＶＰＰ１は高電圧に昇圧
され、ＮＭＯＳトランジスタ１９の出力であるＶＰＰ２
は昇圧されない。これに対して、第１駆動回路２１およ
び第２駆動回路２３が図３（ｂ）に示すような信号を出
力した場合には、ＶＰＰ１およびＶＰＰ２は異なる正の
電位レベルで昇圧される。
【００３５】このことに関して、詳細に説明する。図３
（ａ）に示すような信号が出力されるためには、第２駆
動回路２３のＮＡＮＤ４３に入力される信号ＭＯＤＥ
は、Ｌレベルとなっている。ＮＡＮＤ４３の出力は、Ｈ
レベルとなり、インバータ４５，４７，４９，５１を介
して信号ＰＨ２は、Ｈレベルとなり、インバータ５３，
５５，５７を介して信号／ＰＨ２は、Ｌレベルとなる。
一方、第１駆動回路２１の出力である信号／ＰＨ１は、
インバータ２７，２９，３１，３３，３５を介して発振
器２５が出力するパルス信号ＣＬＫと相補の関係の信号
となり、信号ＰＨ１は、パルス信号ＣＬＫの出力と同等
なパルス信号として出力される。
（ａ）に示すような信号が出力されるためには、第２駆
動回路２３のＮＡＮＤ４３に入力される信号ＭＯＤＥ
は、Ｌレベルとなっている。ＮＡＮＤ４３の出力は、Ｈ
レベルとなり、インバータ４５，４７，４９，５１を介
して信号ＰＨ２は、Ｈレベルとなり、インバータ５３，
５５，５７を介して信号／ＰＨ２は、Ｌレベルとなる。
一方、第１駆動回路２１の出力である信号／ＰＨ１は、
インバータ２７，２９，３１，３３，３５を介して発振
器２５が出力するパルス信号ＣＬＫと相補の関係の信号
となり、信号ＰＨ１は、パルス信号ＣＬＫの出力と同等
なパルス信号として出力される。
【００３６】これにより、図１におけるコンデンサ１４
０，１４１，１４２，１４３，１４４には、第１駆動回
路２１からのパルス信号ＰＨ１，／ＰＨ１が入力される
ため、ＮＭＯＳトランジスタ１１の出力であるＶＰＰ１
は高電圧に昇圧される。これに対して、第２駆動回路２
３の出力である信号ＰＨ２，／ＰＨ２は、パルス信号で
ないため、ＮＭＯＳトランジスタ９の出力であるＶＰＰ
２は昇圧されない。
０，１４１，１４２，１４３，１４４には、第１駆動回
路２１からのパルス信号ＰＨ１，／ＰＨ１が入力される
ため、ＮＭＯＳトランジスタ１１の出力であるＶＰＰ１
は高電圧に昇圧される。これに対して、第２駆動回路２
３の出力である信号ＰＨ２，／ＰＨ２は、パルス信号で
ないため、ＮＭＯＳトランジスタ９の出力であるＶＰＰ
２は昇圧されない。
【００３７】次に、第２駆動回路２３のＮＡＮＤ４３に
入力される信号ＭＯＤＥがＨレベルのとき、信号ＰＨ
２，／ＰＨ２は、図３（ｂ）に示すようなパルス信号と
なって、コンデンサ１４５，１３，１５，１７，１９に
入力される。そのため、ＮＭＯＳトランジスタ１３９，
３，５，７，９でも昇圧が行なわれ、ＶＰＰ２は、ＶＰ
Ｐ１よりもさらに昇圧される。すなわち、このチャージ
ポンプ１は、第２駆動回路２３のＮＡＮＤ４３に入力さ
れる信号ＭＯＤＥがＨレベルのときは、異なる正の電位
レベル昇圧電圧ＶＰＰ１，ＶＰＰ２を出力でき、信号Ｍ
ＯＤＥがＬレベルのときは、第１駆動回路２１に対応し
た段数で昇圧される正の高電圧ＶＰＰ１を出力できる。
入力される信号ＭＯＤＥがＨレベルのとき、信号ＰＨ
２，／ＰＨ２は、図３（ｂ）に示すようなパルス信号と
なって、コンデンサ１４５，１３，１５，１７，１９に
入力される。そのため、ＮＭＯＳトランジスタ１３９，
３，５，７，９でも昇圧が行なわれ、ＶＰＰ２は、ＶＰ
Ｐ１よりもさらに昇圧される。すなわち、このチャージ
ポンプ１は、第２駆動回路２３のＮＡＮＤ４３に入力さ
れる信号ＭＯＤＥがＨレベルのときは、異なる正の電位
レベル昇圧電圧ＶＰＰ１，ＶＰＰ２を出力でき、信号Ｍ
ＯＤＥがＬレベルのときは、第１駆動回路２１に対応し
た段数で昇圧される正の高電圧ＶＰＰ１を出力できる。
【００３８】図４は、異なる負の電位レベルの高電圧を
出力できるチャージポンプの回路図およびその駆動回路
のブロック図である。以下、図１に示したチャージポン
プと異なる部分についてのみ説明する。
出力できるチャージポンプの回路図およびその駆動回路
のブロック図である。以下、図１に示したチャージポン
プと異なる部分についてのみ説明する。
【００３９】ＮＭＯＳトランジスタの代わりにＰＭＯＳ
トランジスタを用いて、異なる負の電位レベルの高電圧
が出力される。すなわち、ＮＭＯＳトランジスタ１３
３，１３４，１３５，１３６，１３７，１３８，１３
９，３，５，７，９，１１の代わりに、ＰＭＯＳトラン
ジスタ６１，６３，６５，６７，６９，７１，７３，７
５，７７，７９，８１，８３が設けられる。そして、Ｐ
ＭＯＳトランジスタ６１のゲートおよびソースは、接地
電位５９に接続される。これにより、第２駆動回路２３
のＮＡＮＤ４３に入力される信号ＭＯＤＥがＨレベルの
ときには、ＰＭＯＳトランジスタ８３の出力であるＶＰ
Ｐ１およびＰＭＯＳトランジスタ８１の出力であるＶＰ
Ｐ２は、異なる負の電位レベルの高電圧であり、信号Ｍ
ＯＤＥがＬレベルのときには、ＶＰＰ１のみが負の高電
圧として出力される。
トランジスタを用いて、異なる負の電位レベルの高電圧
が出力される。すなわち、ＮＭＯＳトランジスタ１３
３，１３４，１３５，１３６，１３７，１３８，１３
９，３，５，７，９，１１の代わりに、ＰＭＯＳトラン
ジスタ６１，６３，６５，６７，６９，７１，７３，７
５，７７，７９，８１，８３が設けられる。そして、Ｐ
ＭＯＳトランジスタ６１のゲートおよびソースは、接地
電位５９に接続される。これにより、第２駆動回路２３
のＮＡＮＤ４３に入力される信号ＭＯＤＥがＨレベルの
ときには、ＰＭＯＳトランジスタ８３の出力であるＶＰ
Ｐ１およびＰＭＯＳトランジスタ８１の出力であるＶＰ
Ｐ２は、異なる負の電位レベルの高電圧であり、信号Ｍ
ＯＤＥがＬレベルのときには、ＶＰＰ１のみが負の高電
圧として出力される。
【００４０】なお、第１駆動回路２１および第２駆動回
路２３に対する段数は、決定されるものでく、第１駆動
回路２１に対する段数をＮ段として、第２駆動回路２３
に対する段数をＭ段とするように、一般的な段数であっ
てもよい。
路２３に対する段数は、決定されるものでく、第１駆動
回路２１に対する段数をＮ段として、第２駆動回路２３
に対する段数をＭ段とするように、一般的な段数であっ
てもよい。
【００４１】また、図１および図４に示したチャージポ
ンプでは、異なる電位レベルの正の高電圧または、異な
る電位レベルの負の高電圧を出力する場合を示したが、
２つの出力を得る場合に限定されるものでなく、３つ以
上の出力を得る場合にも同様な考え方が適用できる。
ンプでは、異なる電位レベルの正の高電圧または、異な
る電位レベルの負の高電圧を出力する場合を示したが、
２つの出力を得る場合に限定されるものでなく、３つ以
上の出力を得る場合にも同様な考え方が適用できる。
【００４２】次に、図１および図４に示したチャージポ
ンプであっても、正または負の高電圧を得るためには、
やはり２つのチャージポンプが必要とされるので、チッ
プ面積はそのような場合に増大してしまう。そのため、
以下に、本発明について、まず、バックゲート効果をな
くして十分に昇圧される正または負の高電圧を得ること
について説明し、その後に、１つのチャージポンプで十
分に昇圧され、必要に応じて正または負の高電圧を得る
ことができるチャージポンプについて説明する。
ンプであっても、正または負の高電圧を得るためには、
やはり２つのチャージポンプが必要とされるので、チッ
プ面積はそのような場合に増大してしまう。そのため、
以下に、本発明について、まず、バックゲート効果をな
くして十分に昇圧される正または負の高電圧を得ること
について説明し、その後に、１つのチャージポンプで十
分に昇圧され、必要に応じて正または負の高電圧を得る
ことができるチャージポンプについて説明する。
【００４３】図５は、この発明で必要とされるチャージ
ポンプの構造を示した図であり、図６は、図５の構造に
よるダイオードを用いた正の高電圧を得ることのできる
チャージポンプを示した等価回路図である。
ポンプの構造を示した図であり、図６は、図５の構造に
よるダイオードを用いた正の高電圧を得ることのできる
チャージポンプを示した等価回路図である。
【００４４】近年、ＳＯＩ基板の製作が種々提案されて
おり、様々な製作方法によるＳＯＩ基板が製作されてき
ている。たとえば図５に示すようなＳＯＩ基板９９が製
作される。ＳＯＩ基板９９では、Ｓｉ基板９５上の絶縁
膜９７にｐ型領域８５ａ，８５ｂ，８５ｃがある所定間
隔で形成され、ｎ型領域８７ａはｐ型領域８５ａに接す
るように絶縁膜９７上に形成され、ｎ型領域８７ｂはｐ
型領域８５ｂに接するように絶縁膜９７上に形成され、
ｎ型領域８７ｃはｐ型領域８５ｃに接するように絶縁膜
９７上に形成されている。ｐ型領域８５ａには、電源電
圧（Ｖｃｃ）８９が接続され、ｎ型領域８７ａとｐ型領
域８５ｂが接続され、ｎ型領域８７ｂとｐ型領域８５ｃ
が接続され、ｎ型領域８７ｃはとなりのｐ型領域に接続
されている。
おり、様々な製作方法によるＳＯＩ基板が製作されてき
ている。たとえば図５に示すようなＳＯＩ基板９９が製
作される。ＳＯＩ基板９９では、Ｓｉ基板９５上の絶縁
膜９７にｐ型領域８５ａ，８５ｂ，８５ｃがある所定間
隔で形成され、ｎ型領域８７ａはｐ型領域８５ａに接す
るように絶縁膜９７上に形成され、ｎ型領域８７ｂはｐ
型領域８５ｂに接するように絶縁膜９７上に形成され、
ｎ型領域８７ｃはｐ型領域８５ｃに接するように絶縁膜
９７上に形成されている。ｐ型領域８５ａには、電源電
圧（Ｖｃｃ）８９が接続され、ｎ型領域８７ａとｐ型領
域８５ｂが接続され、ｎ型領域８７ｂとｐ型領域８５ｃ
が接続され、ｎ型領域８７ｃはとなりのｐ型領域に接続
されている。
【００４５】ｎ型領域８７ａとｐ型領域８５ｂは、さら
にコンデンサ９１に接続され、ｎ型領域８７ｂとｐ型領
域８５ｃはコンデンサ９３に接続されている。コンデン
サ９１には信号ＰＨが入力され、コンデンサ９３には信
号／ＰＨが入力されている。ＳＯＩ基板の作成方法は種
々提案されており、どの作成方法を用いてもよいが、図
５に示すようにｐ型領域とｎ型領域とが接する領域を１
つのダイオードとして用いた場合のチャージポンプは、
図６に示すような等価回路で表わされる。
にコンデンサ９１に接続され、ｎ型領域８７ｂとｐ型領
域８５ｃはコンデンサ９３に接続されている。コンデン
サ９１には信号ＰＨが入力され、コンデンサ９３には信
号／ＰＨが入力されている。ＳＯＩ基板の作成方法は種
々提案されており、どの作成方法を用いてもよいが、図
５に示すようにｐ型領域とｎ型領域とが接する領域を１
つのダイオードとして用いた場合のチャージポンプは、
図６に示すような等価回路で表わされる。
【００４６】この場合、図６に示すチャージポンプ１０
０は、図１４に示すチャージポンプ１３１と等価回路で
表わされると、異なりが見られないが、ダイオード１０
１，１０２，１０３，１０４，１０５，１０６，１０７
は、図５に示す接合によるダイオードが用いられてい
る。そのため、バックゲート効果はなく、第（１）式に
おけるしきい値電圧Ｖｔｈは大きくならず、チャージポ
ンプの段数が大きくなればなるほど正の高電圧（POSITI
VE HIGH VOLTAGE ）が得られる。
０は、図１４に示すチャージポンプ１３１と等価回路で
表わされると、異なりが見られないが、ダイオード１０
１，１０２，１０３，１０４，１０５，１０６，１０７
は、図５に示す接合によるダイオードが用いられてい
る。そのため、バックゲート効果はなく、第（１）式に
おけるしきい値電圧Ｖｔｈは大きくならず、チャージポ
ンプの段数が大きくなればなるほど正の高電圧（POSITI
VE HIGH VOLTAGE ）が得られる。
【００４７】図７は、図５の構造によるダイオードを用
いた負の高電圧を得ることのできるチャージポンプを示
した等価回路図である。図６と異なる部分についてのみ
説明する。
いた負の高電圧を得ることのできるチャージポンプを示
した等価回路図である。図６と異なる部分についてのみ
説明する。
【００４８】ダイオード１０１，１０２，１０３，１０
４，１０５，１０６，１０７の代わりに、ダイオード１
０８，１０９，１１０，１１１，１１２，１１３，１１
４を用いる。ダイオード１０８からダイオード１１４に
おいては、代わりに用いるというよりは、図５に示す構
造上の違いだけである。ダイオード１０８のｎ型領域に
対して接地電圧（ＧＮＤ）１１５を接続する。これによ
り、接地電圧１１５は、ダイオード１０８からダイオー
ド１１４においてウェルおよび基板へのリークがないた
め、十分に昇圧された負の高電圧（NEGATIVE HIGH VOLT
AGE ）として昇圧されて出力される。
４，１０５，１０６，１０７の代わりに、ダイオード１
０８，１０９，１１０，１１１，１１２，１１３，１１
４を用いる。ダイオード１０８からダイオード１１４に
おいては、代わりに用いるというよりは、図５に示す構
造上の違いだけである。ダイオード１０８のｎ型領域に
対して接地電圧（ＧＮＤ）１１５を接続する。これによ
り、接地電圧１１５は、ダイオード１０８からダイオー
ド１１４においてウェルおよび基板へのリークがないた
め、十分に昇圧された負の高電圧（NEGATIVE HIGH VOLT
AGE ）として昇圧されて出力される。
【００４９】図８は、この発明の第１の実施例によるチ
ャージポンプの回路図である。以下、図６と異なる部分
についてのみ説明する。
ャージポンプの回路図である。以下、図６と異なる部分
についてのみ説明する。
【００５０】電源電圧（Ｖｃｃ）８９とソースドレイン
の一方が接続された第１のＰＭＯＳトランジスタ（Ｐ
１）１１６が設けられる。他方のソースドレインは接続
点Ｌを介してダイオード１０１に接続される。ゲートに
は、第１のＰＭＯＳトランジスタ１１６を制御する信号
POSITIVE IN が入力されている。また、接続点Ｍを介し
てソースドレインの一方がダイオード１０７に接続され
る第１のＮＭＯＳトランジスタ（Ｎ１）１１７が設けら
れる。他方のソースドレインは、接地電位（ＧＮＤ）１
１５に接続され、ゲートには、制御信号である信号NEGA
TIVE IN が入力されている。
の一方が接続された第１のＰＭＯＳトランジスタ（Ｐ
１）１１６が設けられる。他方のソースドレインは接続
点Ｌを介してダイオード１０１に接続される。ゲートに
は、第１のＰＭＯＳトランジスタ１１６を制御する信号
POSITIVE IN が入力されている。また、接続点Ｍを介し
てソースドレインの一方がダイオード１０７に接続され
る第１のＮＭＯＳトランジスタ（Ｎ１）１１７が設けら
れる。他方のソースドレインは、接地電位（ＧＮＤ）１
１５に接続され、ゲートには、制御信号である信号NEGA
TIVE IN が入力されている。
【００５１】次に、動作について説明する。正の高電圧
（POSITIVE HIGH VOLTAGE ）を発生させるためには、第
１のＰＭＯＳトランジスタ１１６のゲートにＬレベルで
ある０Ｖの信号POSITIVE IN が入力され、第１のＮＭＯ
Ｓトランジスタ１１７のゲートに、Ｌレベルである０Ｖ
の信号NEGATIVE IN が入力されることにより、第１のＰ
ＭＯＳトランジスタ１１７はオン状態となり、第１のＮ
ＭＯＳトランジスタ１１７はオフ状態となる。これによ
り、このチャージポンプは、図６に示したチャージポン
プと同等の回路構成となるので、信号ＰＨ，信号／ＰＨ
として相補の信号（Ｖｃｃレベル）がコンデンサ１４０
〜１４５に入力されることで正の高電圧（POSITIVE HIG
H VOLTAGE ）が出力される。
（POSITIVE HIGH VOLTAGE ）を発生させるためには、第
１のＰＭＯＳトランジスタ１１６のゲートにＬレベルで
ある０Ｖの信号POSITIVE IN が入力され、第１のＮＭＯ
Ｓトランジスタ１１７のゲートに、Ｌレベルである０Ｖ
の信号NEGATIVE IN が入力されることにより、第１のＰ
ＭＯＳトランジスタ１１７はオン状態となり、第１のＮ
ＭＯＳトランジスタ１１７はオフ状態となる。これによ
り、このチャージポンプは、図６に示したチャージポン
プと同等の回路構成となるので、信号ＰＨ，信号／ＰＨ
として相補の信号（Ｖｃｃレベル）がコンデンサ１４０
〜１４５に入力されることで正の高電圧（POSITIVE HIG
H VOLTAGE ）が出力される。
【００５２】一方、負の高電圧を得るためには、第１の
ＰＭＯＳトランジスタ１１６のゲートには、Ｈレベルで
ある昇圧電圧（Ｖｃｃ）の信号POSITIVE IN が入力さ
れ、第１のＮＭＯＳトランジスタ１１７のゲートには、
Ｈレベルである昇圧電圧（Ｖｃｃ）の信号NEGATIVE IN
が入力され、第１のＰＭＯＳトランジスタ１１６はオフ
状態となり、第１のＮＭＯＳトランジスタ１１７はオン
状態となる。これにより、このチャージポンプは、図７
に示したチャージポンプと同等な回路構成となり、負の
高電圧である信号（NEGATIVE HIGH VOLTAGE ）が得られ
る。このように、第１の切換手段の一例である第１のＰ
ＭＯＳトランジスタ１１６および第２の切換手段の一例
であるＮＭＯＳトランジスタ１１７を制御することで、
直列接続されたダイオードの一端側に電源電圧（Ｖｃ
ｃ）が与えられた場合には、正の高電圧が出力され、直
列接続されたトランジスタの他方に接地電圧（ＧＮＤ）
が与えられた場合には、負の高電圧が出力される。その
ため、正のチャージポンプおよび負のチャージポンプを
それぞれ別々に容易する必要がなくなり、チップ面積を
抑えることができる。
ＰＭＯＳトランジスタ１１６のゲートには、Ｈレベルで
ある昇圧電圧（Ｖｃｃ）の信号POSITIVE IN が入力さ
れ、第１のＮＭＯＳトランジスタ１１７のゲートには、
Ｈレベルである昇圧電圧（Ｖｃｃ）の信号NEGATIVE IN
が入力され、第１のＰＭＯＳトランジスタ１１６はオフ
状態となり、第１のＮＭＯＳトランジスタ１１７はオン
状態となる。これにより、このチャージポンプは、図７
に示したチャージポンプと同等な回路構成となり、負の
高電圧である信号（NEGATIVE HIGH VOLTAGE ）が得られ
る。このように、第１の切換手段の一例である第１のＰ
ＭＯＳトランジスタ１１６および第２の切換手段の一例
であるＮＭＯＳトランジスタ１１７を制御することで、
直列接続されたダイオードの一端側に電源電圧（Ｖｃ
ｃ）が与えられた場合には、正の高電圧が出力され、直
列接続されたトランジスタの他方に接地電圧（ＧＮＤ）
が与えられた場合には、負の高電圧が出力される。その
ため、正のチャージポンプおよび負のチャージポンプを
それぞれ別々に容易する必要がなくなり、チップ面積を
抑えることができる。
【００５３】ところで、図８に示した実施例において、
正の高電圧が８〜１０Ｖであるとすると、第１のＮＭＯ
Ｓトランジスタ１１７のゲートには、そのとき０Ｖの電
圧がかかっているため、８〜１０Ｖのストレスがかかっ
てている。これに対し、負の高電圧が−８〜−１０Ｖの
電圧であるとすると、第１のＰＭＯＳトランジスタ１１
６のゲートには、そのとき電源電圧（Ｖｃｃ）として３
〜５Ｖの電圧がかかっているので、約１３Ｖのストレス
が第１のＰＭＯＳトランジスタ１１６にかかっている。
したがって、信頼性が得られるためには、まず第１のＰ
ＭＯＳトランジスタ１１６のストレスを緩和する必要が
ある。
正の高電圧が８〜１０Ｖであるとすると、第１のＮＭＯ
Ｓトランジスタ１１７のゲートには、そのとき０Ｖの電
圧がかかっているため、８〜１０Ｖのストレスがかかっ
てている。これに対し、負の高電圧が−８〜−１０Ｖの
電圧であるとすると、第１のＰＭＯＳトランジスタ１１
６のゲートには、そのとき電源電圧（Ｖｃｃ）として３
〜５Ｖの電圧がかかっているので、約１３Ｖのストレス
が第１のＰＭＯＳトランジスタ１１６にかかっている。
したがって、信頼性が得られるためには、まず第１のＰ
ＭＯＳトランジスタ１１６のストレスを緩和する必要が
ある。
【００５４】図９は、この発明の第２の実施例によるチ
ャージポンプの回路図である。以下、図８と異なる部分
についてのみ説明する。
ャージポンプの回路図である。以下、図８と異なる部分
についてのみ説明する。
【００５５】ソース／ドレインの一方が第１のＰＭＯＳ
トランジスタ１１６に接続され、他方のソース／ドレイ
ンが接続点Ｌを介してダイオード１０１に接続される第
２のＰＭＯＳトランジスタ（Ｐ２）１１８が設けられ
る。そのゲートは、接地電圧（ＧＮＤ）１１９に接続さ
れている。動作に関しては同様であるので説明を省略す
る。
トランジスタ１１６に接続され、他方のソース／ドレイ
ンが接続点Ｌを介してダイオード１０１に接続される第
２のＰＭＯＳトランジスタ（Ｐ２）１１８が設けられ
る。そのゲートは、接地電圧（ＧＮＤ）１１９に接続さ
れている。動作に関しては同様であるので説明を省略す
る。
【００５６】第２のＰＭＯＳトランジスタ１１８の役割
としては、第１のＰＭＯＳトランジスタ１１６へのスト
レスを緩和して、信頼性を向上させることである。特
に、負の高電圧が出力されるときに、効果が発揮され
る。このチャージポンプにおいても、目的に応じて正の
高電圧または負の高電圧が得られ、正のチャージポンプ
および負のチャージポンプをそれぞれ別々に用意する必
要がなくチップ面積が抑えられる。
としては、第１のＰＭＯＳトランジスタ１１６へのスト
レスを緩和して、信頼性を向上させることである。特
に、負の高電圧が出力されるときに、効果が発揮され
る。このチャージポンプにおいても、目的に応じて正の
高電圧または負の高電圧が得られ、正のチャージポンプ
および負のチャージポンプをそれぞれ別々に用意する必
要がなくチップ面積が抑えられる。
【００５７】図１０は、この発明の第３の実施例による
チャージポンプの回路図である。図９と異なる部分につ
いてのみ説明する。
チャージポンプの回路図である。図９と異なる部分につ
いてのみ説明する。
【００５８】図９の実施例では、第１のＰＭＯＳトラン
ジスタ１１６へのストレスを緩和するために、第２のＰ
ＭＯＳトランジスタ１１８が設けられていたが、この実
施例においては、第１のＮＭＯＳトランジスタ１１７へ
のストレスをも緩和させるために、第２のＮＭＯＳトラ
ンジスタ（Ｎ２）１２０が設けられる。すなわち、ソー
スドレインの一方が第１のＮＭＯＳトランジスタ１１７
に接続され、他方のソースドレインが接続点Ｍを介して
ダイオード１０７に接続される第２のＮＭＯＳトランジ
スタ１２０が設けられる。そのゲートには、電源電圧
（Ｖｃｃ）１２１が入力される。この実施例における動
作は説明を簡単にするために省略する。
ジスタ１１６へのストレスを緩和するために、第２のＰ
ＭＯＳトランジスタ１１８が設けられていたが、この実
施例においては、第１のＮＭＯＳトランジスタ１１７へ
のストレスをも緩和させるために、第２のＮＭＯＳトラ
ンジスタ（Ｎ２）１２０が設けられる。すなわち、ソー
スドレインの一方が第１のＮＭＯＳトランジスタ１１７
に接続され、他方のソースドレインが接続点Ｍを介して
ダイオード１０７に接続される第２のＮＭＯＳトランジ
スタ１２０が設けられる。そのゲートには、電源電圧
（Ｖｃｃ）１２１が入力される。この実施例における動
作は説明を簡単にするために省略する。
【００５９】第２のＮＭＯＳトランジスタ１２０の役割
は、第１のＮＭＯＳトランジスタ１１７へのストレスを
緩和し、信頼性を向上させることである。特に、正の高
電圧が出力されるときに、効果が発揮される。このよう
な構成におけるチャージポンプにおいても、目的に応じ
て正の高電圧または負の高電圧は出力されるため、正の
チャージポンプおよび負のチャージポンプをそれぞれ別
々に用意する必要がなく、チップ面積が抑えられる。
は、第１のＮＭＯＳトランジスタ１１７へのストレスを
緩和し、信頼性を向上させることである。特に、正の高
電圧が出力されるときに、効果が発揮される。このよう
な構成におけるチャージポンプにおいても、目的に応じ
て正の高電圧または負の高電圧は出力されるため、正の
チャージポンプおよび負のチャージポンプをそれぞれ別
々に用意する必要がなく、チップ面積が抑えられる。
【００６０】図１１は、この発明の第４の実施例による
チャージポンプの回路図である。以下、図１０と異なる
部分についてのみ説明する。
チャージポンプの回路図である。以下、図１０と異なる
部分についてのみ説明する。
【００６１】図１０に示す実施例においては、第１のＰ
ＭＯＳトランジスタ１１６へのストレスを緩和するため
に第２のＰＭＯＳトランジスタ１１８を設け、第１のＮ
ＭＯＳトランジスタ１１７のストレスを緩和するために
第２のＮＭＯＳトランジスタ１２０を設けたが、第１の
ＰＭＯＳトランジスタ１１６へのストレスが大きくなっ
ている。このことは、図８に示した第１の実施例で説明
したとおりである。
ＭＯＳトランジスタ１１６へのストレスを緩和するため
に第２のＰＭＯＳトランジスタ１１８を設け、第１のＮ
ＭＯＳトランジスタ１１７のストレスを緩和するために
第２のＮＭＯＳトランジスタ１２０を設けたが、第１の
ＰＭＯＳトランジスタ１１６へのストレスが大きくなっ
ている。このことは、図８に示した第１の実施例で説明
したとおりである。
【００６２】そこで、さらに第１のＰＭＯＳトランジス
タ１１６に並列に第３のＮＭＯＳトランジスタ（Ｎ３）
を接続してインバータ１２４を構成する。インバータ１
２４への入力、すなわち第１のＰＭＯＳトランジスタ１
１６および第３のＮＭＯＳトランジスタ１２３のゲート
には、信号POSITIVE IN の反転信号である／POSITIVEIN
が入力されている。
タ１１６に並列に第３のＮＭＯＳトランジスタ（Ｎ３）
を接続してインバータ１２４を構成する。インバータ１
２４への入力、すなわち第１のＰＭＯＳトランジスタ１
１６および第３のＮＭＯＳトランジスタ１２３のゲート
には、信号POSITIVE IN の反転信号である／POSITIVEIN
が入力されている。
【００６３】動作について説明する。正の高電圧を発生
するためには、０Ｖの信号／POSITIVE IN をインバータ
１２４に入力し、第１のＮＭＯＳトランジスタ１１７の
ゲートに０Ｖの信号NEGATIVE IN を入力する。電源電圧
（Ｖｃｃ）８９が第１のＰＭＯＳトランジスタ１１６，
第２のＰＭＯＳトランジスタ１１８を伝わり、直列接続
されたダイオード１０１〜１０７で昇圧されて正の高電
圧（POSITIVE HIGH VOLTAGE ）として出力される。一
方、負の高電圧を得るためには、インバータ１２４に入
力される信号／POSITIVE IN がＬレベルであるＶｃｃと
して入力され、第１のＮＭＯＳトランジスタ１１７のゲ
ートにＨレベルであるＶｃｃレベルの信号NEGATIVE IN
が入力される。接地電圧１１５は第１のＮＭＯＳトラン
ジスタ１１７，第２のＮＭＯＳトランジスタ１２０を介
して、さらに直列接続されたダイオード１０７〜１０１
で十分に昇圧され、負の高電圧（NEGATIVE HIGH VOLTAG
E ）として出力される。
するためには、０Ｖの信号／POSITIVE IN をインバータ
１２４に入力し、第１のＮＭＯＳトランジスタ１１７の
ゲートに０Ｖの信号NEGATIVE IN を入力する。電源電圧
（Ｖｃｃ）８９が第１のＰＭＯＳトランジスタ１１６，
第２のＰＭＯＳトランジスタ１１８を伝わり、直列接続
されたダイオード１０１〜１０７で昇圧されて正の高電
圧（POSITIVE HIGH VOLTAGE ）として出力される。一
方、負の高電圧を得るためには、インバータ１２４に入
力される信号／POSITIVE IN がＬレベルであるＶｃｃと
して入力され、第１のＮＭＯＳトランジスタ１１７のゲ
ートにＨレベルであるＶｃｃレベルの信号NEGATIVE IN
が入力される。接地電圧１１５は第１のＮＭＯＳトラン
ジスタ１１７，第２のＮＭＯＳトランジスタ１２０を介
して、さらに直列接続されたダイオード１０７〜１０１
で十分に昇圧され、負の高電圧（NEGATIVE HIGH VOLTAG
E ）として出力される。
【００６４】この実施例における特徴としては、第３の
ＮＭＯＳトランジスタ１２３を設けたことにより、フロ
ーティングが抑えられ、より装置の信頼性が向上するこ
とである。この実施例においても、目的に応じて正の高
電圧または負の高電圧が１つのチャージポンプで作り出
されるため、正のチャージポンプおよび負のチャージポ
ンプをそれぞれ別々に用意する必要がなく、チップ面積
が抑えられる。
ＮＭＯＳトランジスタ１２３を設けたことにより、フロ
ーティングが抑えられ、より装置の信頼性が向上するこ
とである。この実施例においても、目的に応じて正の高
電圧または負の高電圧が１つのチャージポンプで作り出
されるため、正のチャージポンプおよび負のチャージポ
ンプをそれぞれ別々に用意する必要がなく、チップ面積
が抑えられる。
【００６５】なお、正または負の高電圧が必要な状況と
しては、たとえばワード線単位でメモリセルの情報を書
きかえるときに負の高電圧が必要とされ、従来のフラッ
シュメモリに対しては正の高電圧が必要とされる。さら
に、近年開発がすすんでいるＤＩＭＯＲ型のフラッシュ
メモリに対しては、負の高電圧が必要とされる。
しては、たとえばワード線単位でメモリセルの情報を書
きかえるときに負の高電圧が必要とされ、従来のフラッ
シュメモリに対しては正の高電圧が必要とされる。さら
に、近年開発がすすんでいるＤＩＭＯＲ型のフラッシュ
メモリに対しては、負の高電圧が必要とされる。
【００６６】
【発明の効果】以上のように、この発明によれば、段数
を重ねるたびに十分に昇圧でき、かつ正または負の高電
圧が得られるチャージポンプが提供されるので、チップ
面積を減らすことができる。
を重ねるたびに十分に昇圧でき、かつ正または負の高電
圧が得られるチャージポンプが提供されるので、チップ
面積を減らすことができる。
【図１】異なる正の電位レベルの高電圧を出力できるチ
ャージポンプの回路図およびその駆動回路のブロック図
である。
ャージポンプの回路図およびその駆動回路のブロック図
である。
【図２】図１の駆動回路の回路図および発振器のブロッ
ク図である。
ク図である。
【図３】図２の駆動回路から出力される信号ＰＨおよび
信号／ＰＨを示したタイムチャートである。
信号／ＰＨを示したタイムチャートである。
【図４】異なる負の電位レベルの高電圧を出力できるチ
ャージポンプの回路図およびその駆動回路のブロック図
である。
ャージポンプの回路図およびその駆動回路のブロック図
である。
【図５】この発明で必要とされるチャージポンプの構造
を示した図である。
を示した図である。
【図６】図５の構造によるダイオードを用いた正の高電
圧を得ることのできるチャージポンプを示した等価回路
図である。
圧を得ることのできるチャージポンプを示した等価回路
図である。
【図７】図６の構造によるダイオードを用いた負の高電
圧を得ることのできるチャージポンプを示した等価回路
図である。
圧を得ることのできるチャージポンプを示した等価回路
図である。
【図８】この発明の第１の実施例によるチャージポンプ
の回路図である。
の回路図である。
【図９】この発明の第２の実施例によるチャージポンプ
の回路である。
の回路である。
【図１０】この発明の第３の実施例によるチャージポン
プの回路図である。
プの回路図である。
【図１１】この発明の第４の実施例によるチャージポン
プの回路図である。
プの回路図である。
【図１２】半導体記憶装置で一般的に用いられるチャー
ジポンプの回路図である。
ジポンプの回路図である。
【図１３】図１２のＮＭＯＳトランジスタの構造を示し
た図である。
た図である。
【図１４】図１２に示したチャージポンプの等価回路図
である。
である。
【図１５】図１４に示したチャージポンプの動作を説明
するための図であって、信号ＰＨおよび信号／ＰＨの一
例を示したタイムチャートである。
するための図であって、信号ＰＨおよび信号／ＰＨの一
例を示したタイムチャートである。
８５ａ，８５ｂ，８５ｃ ｐ型領域 ８７ａ，８７ｂ，８７ｃ ｎ型領域 １０１，１０２，１０３，１０４，１０５，１０６，１
０７ ダイオード １１６ 第１のＰＭＯＳトランジスタ １１７ 第１のＮＭＯＳトランジスタ １１８ 第２のＰＭＯＳトランジスタ １２０ 第２のＮＭＯＳトランジスタ １２２ 第３のＮＭＯＳトランジスタ
０７ ダイオード １１６ 第１のＰＭＯＳトランジスタ １１７ 第１のＮＭＯＳトランジスタ １１８ 第２のＰＭＯＳトランジスタ １２０ 第２のＮＭＯＳトランジスタ １２２ 第３のＮＭＯＳトランジスタ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年６月１３日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００３
【補正方法】変更
【補正内容】
【０００３】図１２および図１３を参照して、チャージ
ポンプ１３１は、ＮＭＯＳトランジスタ１３３，１３
４，１３５，１３６，１３７，１３８，１３９を含む。
ＮＭＯＳトランジスタ１３３のゲートおよびソースに
は、電源電圧（Ｖｃｃ）１３２が入力されている。ＮＭ
ＯＳトランジスタ１３４のソースおよびゲートには、接
続点Ａを介してＮＭＯＳトランジスタ１３３のドレイン
からの出力が入力されている。ＮＭＯＳトランジスタ１
３５のソースおよびゲートには、接続点Ｂを介してＮＭ
ＯＳトランジスタ１３４のドレインからの出力が入力さ
れている。ＮＭＯＳトランジスタ１３６のソースおよび
ドレインには、接続点Ｃを介してＮＭＯＳトランジスタ
１３５のドレインから出力が入力されている。ＮＭＯＳ
トランジスタ１３７のソースおよびゲートには、接続点
Ｄを介してＮＭＯＳトランジスタ１３６のドレインから
の出力が入力されている。ＮＭＯＳトランジスタ１３８
のソースおよびゲートには、接続点Ｅを介してＮＭＯＳ
トランジスタ１３７のドレインからの出力が入力されて
いる。ＮＭＯＳトランジスタ１３９のソースおよびゲー
トには、接続点Ｆを介してＮＭＯＳトランジスタ１３８
のドレインからの出力が入力されている。
ポンプ１３１は、ＮＭＯＳトランジスタ１３３，１３
４，１３５，１３６，１３７，１３８，１３９を含む。
ＮＭＯＳトランジスタ１３３のゲートおよびソースに
は、電源電圧（Ｖｃｃ）１３２が入力されている。ＮＭ
ＯＳトランジスタ１３４のソースおよびゲートには、接
続点Ａを介してＮＭＯＳトランジスタ１３３のドレイン
からの出力が入力されている。ＮＭＯＳトランジスタ１
３５のソースおよびゲートには、接続点Ｂを介してＮＭ
ＯＳトランジスタ１３４のドレインからの出力が入力さ
れている。ＮＭＯＳトランジスタ１３６のソースおよび
ドレインには、接続点Ｃを介してＮＭＯＳトランジスタ
１３５のドレインから出力が入力されている。ＮＭＯＳ
トランジスタ１３７のソースおよびゲートには、接続点
Ｄを介してＮＭＯＳトランジスタ１３６のドレインから
の出力が入力されている。ＮＭＯＳトランジスタ１３８
のソースおよびゲートには、接続点Ｅを介してＮＭＯＳ
トランジスタ１３７のドレインからの出力が入力されて
いる。ＮＭＯＳトランジスタ１３９のソースおよびゲー
トには、接続点Ｆを介してＮＭＯＳトランジスタ１３８
のドレインからの出力が入力されている。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正内容】
【０００６】図１４は、図１２に示したチャージポンプ
の等価回路図であり、図１５は、図１４に示したチャー
ジポンプの動作を説明するための図であって、信号ＰＨ
および信号／ＰＨの一例を示したタイムチャートであ
り、特に、図１５（ａ）は、信号ＰＨの一例を示した図
であり、図１５（ｂ）とは、信号／ＰＨの一例を示した
図である。
の等価回路図であり、図１５は、図１４に示したチャー
ジポンプの動作を説明するための図であって、信号ＰＨ
および信号／ＰＨの一例を示したタイムチャートであ
り、特に、図１５（ａ）は、信号ＰＨの一例を示した図
であり、図１５（ｂ）とは、信号／ＰＨの一例を示した
図である。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正内容】
【０００８】図１４および図１５を参照して動作につい
て説明する。信号ＰＨおよび信号／ＰＨは、図１５に示
すようなＶｃｃレベルの相補のパルス信号であり、信号
ＰＨはコンデンサ１４０，１４２，１４４に入力され、
信号／ＰＨは、コンデンサ１４１，１４３，１４５に入
力される。そして、信号ＰＨおよび信号／ＰＨに同期し
て、接続点Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆの電位は、カップリ
ングによって上下する。たとえば、接続点Ａ，Ｃ，Ｅの
電位が上昇したとき、接続点Ｂ，Ｄ，Ｆの電位は下がろ
うとする。しかし、ダイオードの特性から、接続点Ａ→
Ｂ，Ｃ→Ｄ，Ｅ→Ｆの部分に電流が流れ、接続点Ｂ，
Ｄ，Ｆの電位は大きくは下がらない。次のタイミング
で、接続点Ｂ，Ｄ，Ｆの電位が上昇したとき、接続点
Ａ，Ｃ，Ｅの電位は下がろうとする。しかし、この場合
もダイオードの特性から、接続点Ｂ→Ｃ，Ｄ→Ｅの部分
に電流が流れ、接続点Ａ，Ｃ，Ｅの電位は大きくは下が
らない。このような繰返しにより、電源電圧１３２の電
位（Ｖｃｃ）より十分大きな高電位（ＨＶ）が出力され
る。すなわち、チャージポンプは、与えられた初めの電
位より絶対値の大きな電位を出力するものである。
て説明する。信号ＰＨおよび信号／ＰＨは、図１５に示
すようなＶｃｃレベルの相補のパルス信号であり、信号
ＰＨはコンデンサ１４０，１４２，１４４に入力され、
信号／ＰＨは、コンデンサ１４１，１４３，１４５に入
力される。そして、信号ＰＨおよび信号／ＰＨに同期し
て、接続点Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆの電位は、カップリ
ングによって上下する。たとえば、接続点Ａ，Ｃ，Ｅの
電位が上昇したとき、接続点Ｂ，Ｄ，Ｆの電位は下がろ
うとする。しかし、ダイオードの特性から、接続点Ａ→
Ｂ，Ｃ→Ｄ，Ｅ→Ｆの部分に電流が流れ、接続点Ｂ，
Ｄ，Ｆの電位は大きくは下がらない。次のタイミング
で、接続点Ｂ，Ｄ，Ｆの電位が上昇したとき、接続点
Ａ，Ｃ，Ｅの電位は下がろうとする。しかし、この場合
もダイオードの特性から、接続点Ｂ→Ｃ，Ｄ→Ｅの部分
に電流が流れ、接続点Ａ，Ｃ，Ｅの電位は大きくは下が
らない。このような繰返しにより、電源電圧１３２の電
位（Ｖｃｃ）より十分大きな高電位（ＨＶ）が出力され
る。すなわち、チャージポンプは、与えられた初めの電
位より絶対値の大きな電位を出力するものである。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００３１
【補正方法】変更
【補正内容】
【００３１】コンデンサ１４０，１４２，１４４には、
第１駆動回路２１からの出力である信号ＰＨ１が入力さ
れ、コンデンサ１４１，１４３には、第１駆動回路２１
の出力であり、信号ＰＨ１の相補の信号である信号／Ｐ
Ｈ１が入力されている。コンデンサ１４５，１５，１９
には、第２駆動回路２３の出力である信号ＰＨ２が入力
され、コンデンサ１３，１７には、第２駆動回路２３の
出力であり、信号ＰＨ２の相補の信号である信号／ＰＨ
２が入力されている。
第１駆動回路２１からの出力である信号ＰＨ１が入力さ
れ、コンデンサ１４１，１４３には、第１駆動回路２１
の出力であり、信号ＰＨ１の相補の信号である信号／Ｐ
Ｈ１が入力されている。コンデンサ１４５，１５，１９
には、第２駆動回路２３の出力である信号ＰＨ２が入力
され、コンデンサ１３，１７には、第２駆動回路２３の
出力であり、信号ＰＨ２の相補の信号である信号／ＰＨ
２が入力されている。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００５２
【補正方法】変更
【補正内容】
【００５２】一方、負の高電圧を得るためには、第１の
ＰＭＯＳトランジスタ１１６のゲートには、Ｈレベルで
ある電源電圧（Ｖｃｃ）の信号POSITIVE IN が入力さ
れ、第１のＮＭＯＳトランジスタ１１７のゲートには、
Ｈレベルである電源電圧（Ｖｃｃ）の信号NEGATIVE IN
が入力され、第１のＰＭＯＳトランジスタ１１６はオフ
状態となり、第１のＮＭＯＳトランジスタ１１７はオン
状態となる。これにより、このチャージポンプは、図７
に示したチャージポンプと同等な回路構成となり、負の
高電圧である信号（NEGATIVE HIGH VOLTAGE ）が得られ
る。このように、第１の切換手段の一例である第１のＰ
ＭＯＳトランジスタ１１６および第２の切換手段の一例
であるＮＭＯＳトランジスタ１１７を制御することで、
直列接続されたダイオードの一端側に電源電圧（Ｖｃ
ｃ）が与えられた場合には、正の高電圧が出力され、直
列接続されたトランジスタの他方に接地電圧（ＧＮＤ）
が与えられた場合には、負の高電圧が出力される。その
ため、正のチャージポンプおよび負のチャージポンプを
それぞれ別々に用意する必要がなくなり、チップ面積を
抑えることができる。
ＰＭＯＳトランジスタ１１６のゲートには、Ｈレベルで
ある電源電圧（Ｖｃｃ）の信号POSITIVE IN が入力さ
れ、第１のＮＭＯＳトランジスタ１１７のゲートには、
Ｈレベルである電源電圧（Ｖｃｃ）の信号NEGATIVE IN
が入力され、第１のＰＭＯＳトランジスタ１１６はオフ
状態となり、第１のＮＭＯＳトランジスタ１１７はオン
状態となる。これにより、このチャージポンプは、図７
に示したチャージポンプと同等な回路構成となり、負の
高電圧である信号（NEGATIVE HIGH VOLTAGE ）が得られ
る。このように、第１の切換手段の一例である第１のＰ
ＭＯＳトランジスタ１１６および第２の切換手段の一例
であるＮＭＯＳトランジスタ１１７を制御することで、
直列接続されたダイオードの一端側に電源電圧（Ｖｃ
ｃ）が与えられた場合には、正の高電圧が出力され、直
列接続されたトランジスタの他方に接地電圧（ＧＮＤ）
が与えられた場合には、負の高電圧が出力される。その
ため、正のチャージポンプおよび負のチャージポンプを
それぞれ別々に用意する必要がなくなり、チップ面積を
抑えることができる。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００６３
【補正方法】変更
【補正内容】
【００６３】動作について説明する。正の高電圧を発生
するためには、０Ｖの信号／POSITIVE IN をインバータ
１２４に入力し、第１のＮＭＯＳトランジスタ１１７の
ゲートに０Ｖの信号NEGATIVE IN を入力する。電源電圧
（Ｖｃｃ）８９が第１のＰＭＯＳトランジスタ１１６，
第２のＰＭＯＳトランジスタ１１８を伝わり、直列接続
されたダイオード１０１〜１０７で昇圧されて正の高電
圧（POSITIVE HIGH VOLTAGE ）として出力される。一
方、負の高電圧を得るためには、インバータ１２４に入
力される信号／POSITIVE IN がＨレベルであるＶｃｃと
して入力され、第１のＮＭＯＳトランジスタ１１７のゲ
ートにＨレベルであるＶｃｃレベルの信号NEGATIVE IN
が入力される。接地電圧１１５は第１のＮＭＯＳトラン
ジスタ１１７，第２のＮＭＯＳトランジスタ１２０を介
して、さらに直列接続されたダイオード１０７〜１０１
で十分に昇圧され、負の高電圧（NEGATIVE HIGH VOLTAG
E ）として出力される。
するためには、０Ｖの信号／POSITIVE IN をインバータ
１２４に入力し、第１のＮＭＯＳトランジスタ１１７の
ゲートに０Ｖの信号NEGATIVE IN を入力する。電源電圧
（Ｖｃｃ）８９が第１のＰＭＯＳトランジスタ１１６，
第２のＰＭＯＳトランジスタ１１８を伝わり、直列接続
されたダイオード１０１〜１０７で昇圧されて正の高電
圧（POSITIVE HIGH VOLTAGE ）として出力される。一
方、負の高電圧を得るためには、インバータ１２４に入
力される信号／POSITIVE IN がＨレベルであるＶｃｃと
して入力され、第１のＮＭＯＳトランジスタ１１７のゲ
ートにＨレベルであるＶｃｃレベルの信号NEGATIVE IN
が入力される。接地電圧１１５は第１のＮＭＯＳトラン
ジスタ１１７，第２のＮＭＯＳトランジスタ１２０を介
して、さらに直列接続されたダイオード１０７〜１０１
で十分に昇圧され、負の高電圧（NEGATIVE HIGH VOLTAG
E ）として出力される。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００６４
【補正方法】変更
【補正内容】
【００６４】この実施例における特徴としては、第３の
ＮＭＯＳトランジスタ１２３を設けたことにより、ＰＭ
ＯＳトランジスタ１１６，１１８間のノードのフローテ
ィング状態が回避され、より装置の信頼性が向上するこ
とである。この実施例においても、目的に応じて正の高
電圧または負の高電圧が１つのチャージポンプで作り出
されるため、正のチャージポンプおよび負のチャージポ
ンプをそれぞれ別々に用意する必要がなく、チップ面積
が抑えられる。
ＮＭＯＳトランジスタ１２３を設けたことにより、ＰＭ
ＯＳトランジスタ１１６，１１８間のノードのフローテ
ィング状態が回避され、より装置の信頼性が向上するこ
とである。この実施例においても、目的に応じて正の高
電圧または負の高電圧が１つのチャージポンプで作り出
されるため、正のチャージポンプおよび負のチャージポ
ンプをそれぞれ別々に用意する必要がなく、チップ面積
が抑えられる。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 小林 真一 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社ユー・エル・エス・アイ開発研究 所内 (72)発明者 石井 元治 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社ユー・エル・エス・アイ開発研究 所内
Claims (6)
- 【請求項１】 基板上に設けられた絶縁膜上に形成さ
れ、かつ第１の導電性を有する複数の第１の半導体領域
と、前記絶縁膜上に形成され、かつ前記各第１の半導体
領域に接して前記第１の導電性と異なる第２の導電性を
有する複数の第２の半導体領域とを備え、前記各第１の
半導体領域と前記各第２の半導体領域との接するそれぞ
れの領域をダイオードとして用い、かつそれぞれのダイ
オードを直列接続し、それぞれのダイオードに信号を与
えて正または負の高電圧を出力するチャージポンプであ
って、 前記直列接続されたダイオードの一端側から前記正の高
電圧を出力するために、所定の電位レベルの第１の電圧
を他端側より供給するか否かを切換える第１の切換手段
と、 前記直列接続されたダイオードの前記他端側から前記負
の高電圧を出力するために、前記第１の電圧の電位レベ
ルよりも低い第２の電圧を前記一端側に供給するか否か
を切換える第２の切換手段とをさらに備えるチャージポ
ンプ。 - 【請求項２】 前記第１の半導体領域は、ｐ型の半導体
領域を含み、 前記第２の半導体領域は、ｎ型の半導体領域を含む、請
求項１記載のチャージポンプ。 - 【請求項３】 前記第１の切換手段は、第１のＰチャネ
ルトランジスタを含み、 前記第２の切換手段は、第１のＮチャネルトランジスタ
を含む、請求項２記載のチャージポンプ。 - 【請求項４】 前記第２の切換手段は、さらに前記第１
のＮチャネルトランジスタと前記直列接続されたダイオ
ードの前記一端側との間に直列に接続された第２のＮチ
ャネルトランジスタを含む、請求項３記載のチャージポ
ンプ。 - 【請求項５】 前記第１の切換手段は、さらに前記第１
のＰチャネルトランジスタと前記直列接続されたダイオ
ードの前記他端側との間に直列に接続された第２のＰチ
ャネルトランジスタを含む、請求項３または４記載のチ
ャージポンプ。 - 【請求項６】 前記第１の切換手段は、さらに前記第１
のＰチャネルトランジスタに並列に接続された第３のＮ
チャネルトランジスタを含む、請求項５記載のチャージ
ポンプ。
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|---|---|---|---|
| JP32466593A JP3285443B2 (ja) | 1993-12-22 | 1993-12-22 | チャージポンプ |
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| JP32466593A JP3285443B2 (ja) | 1993-12-22 | 1993-12-22 | チャージポンプ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07177729A true JPH07177729A (ja) | 1995-07-14 |
| JP3285443B2 JP3285443B2 (ja) | 2002-05-27 |
Family
ID=18168368
Family Applications (1)
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|---|---|---|---|
| JP32466593A Expired - Lifetime JP3285443B2 (ja) | 1993-12-22 | 1993-12-22 | チャージポンプ |
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| JP (1) | JP3285443B2 (ja) |
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