JPH0718171Y2 - 任意波形発生装置 - Google Patents

Description

【考案の詳細な説明】 〈産業上の利用分野〉 本考案は、任意波形発生装置に関するものであり、詳し
くは、複数の波形発生系統を有する任意波形発生装置か
ら出力される波形相互の位相制御に関するものである。

〈従来の技術〉 波形発生装置の一種に、クロックに従ってパターン発生
器から出力される任意波形データをD/A変換器に加えて
アナログ信号に変換するように構成された複数の波形発
生系統を有する任意波形発生装置がある。

第４図は、従来のこのような装置の一例を示すブロック
図である。図において、1,2は任意波形データが格納さ
れたパターン発生器、3,4はパターン発生器1,2から出力
される波形データをアナログ信号に変換するD/A変換器
であり、これらパターン発生器１とD/A変換器３および
パターン発生器２とD/A変換器４はそれぞれ波形発生系
統を構成している。５は1GHz程度の高速クロックをクロ
ック制御回路６を介して各パターン発生器1,2に出力す
る高速クロック発生器である。クロック制御回路６は、
この高速クロック発生器５の出力クロックをスタート信
号とストップ信号により設定される一定の期間だけ前記
各波形発生系統のパターン発生器1,2に同時に加える。

このように構成することにより、パターン発生器1,2に
格納されている波形データはクロック制御回路６を介し
てスタート信号とストップ信号により設定される期間内
に加えられるクロックに従って順次D/A変換器3,4に読み
出され、各波形発生系統毎にアナログ信号に変換されて
出力されることになる。

ところで、このような装置において、各波形発生系統か
ら出力されるアナログ信号相互間の位相差を任意に設定
したい場合がある。

位相差を設定する方法として、各パターン発生器1,2の
クロックの入力系統に遅延回路を設けて遅延時間を制御
すること、各パターン発生器1,2の出力系統に遅延回路
を設けて遅延時間を制御すること、各D/A変換器3,4の出
力系統に遅延回路を設けて遅延時間を制御することな
ど、遅延回路を必要部分に接続して所望の遅延時間を設
定することが考えられるが、GHz領域で遅延時間を高精
度に設定することは困難であり、実用的でない。

このような遅延回路を用いる場合の欠点を解決する方法
として、各パターン発生器1,2に波形データを格納する
のにあたって、波形データに予め位相差データを加味す
ることが行われている。例えば位相差θを持つ２種類の
正弦波信号を得たい場合には、一方のパターン発生器１
には先頭アドレスからsin xの波形データを格納すると
ともに他方のパターン発生器２には先頭アドレスからsi
n（ｘ＋θ）の波形データを格納する。

これにより、D/A変換器3,4からクロックに応じて位相差
θを持つ２種類の正弦波信号が出力されることになる。

〈考案が解決しようとする課題〉 しかし、このように予め位相差データが加味された波形
データをパターン発生器に格納するためには、関数式で
表されている波形プログラムをその都度修正してコンパ
イルしなければならず、これらの処理にかなりの時間が
かかるという欠点がある。

本考案は、このような問題点に着目したものであり、そ
の目的は、比較的簡単な処理で複数のアナログ信号間の
位相差を設定できる任意波形発生装置を提供することに
ある。

〈課題を解決するための手段〉 このような問題点を解決する本考案は、 クロックに従ってパターン発生器から出力される任意波
形データをD/A変換器に加えてアナログ信号に変換する
ように構成された複数の波形発生系統を有する任意波形
発生装置において、 高速クロック発生器と、 この高速クロック発生器の出力クロックに比べて十分低
い周波数を有するクロックを出力する低速クロック発生
器と、 前記高速クロック発生器の出力クロックをスタート信号
とストップ信号により設定される一定の期間だけ前記各
波形発生系統のパターン発生器に同時に加えるクロック
制御回路と、 前記クロック制御回路からのクロックの送出に先行して
前記低速クロック発生器の出力クロックを前記パターン
発生器に選択的に加えるスイッチとを具備し、 このスイッチを介して加えられる前記低速クロック発生
器の出力クロックにより前記パターン発生器に格納され
ている波形データのアドレスを進めて前記D/A変換器か
ら出力されるアナログ信号の位相を進めることを特徴と
する。

〈作用〉 本考案によれば、パターン発生器に格納されている波形
データのアドレスは低速クロック発生器の出力クロック
に従って進められ、スタートアドレスは低速クロック発
生器の出力クロックに従って設定される。このように位
相が進められた状態で高速クロック発生器の出力クロッ
クを各パターン発生器に同時に加えてそれぞれに格納さ
れている波形データを同時に読み出すことにより、位相
差を持った複数のアナログ信号を得ることができる。

〈実施例〉 以下、図面を用いて本考案の実施例を詳細に説明する。

第１図は本考案の一実施例を示すブロック図であり、第
４図と同一部分には同一符号を付けている。図におい
て、７は低速クロック発生器であり、高速クロック発生
器５の出力クロックに比べて十分低い周波数（例えば10
KHz程度）を有するクロックを出力する。この低速クロ
ック発生器７の出力クロックは、スイッチ８を介してパ
ターン発生器１または２に選択的に加えられる。これら
低速クロック発生器７およびスイッチ８は演算制御部
（CPU）９に従って制御され、クロック制御回路６から
の高速クロック発生器５の出力クロックの送出に先行し
て低速クロック発生器７の出力クロックをスイッチ８を
介して必要な数だけパターン発生器１または２に選択的
に加えるようにする。

このように構成された装置の動作を説明する。

パターン発生器1,2には第３図に示すような波形データ
が格納されているものとする。

本考案では、クロック制御回路６からのクロック出力が
禁止されている状態で位相を進めたい系統のパターン発
生器１または２側にスイッチ８の可動接点を切り換え、
位相を進めたい数だけ低速クロック発生器７の出力クロ
ックを加える。

これにより、低速クロックが加えられたパターン発生器
に格納されている波形データのアドレスは加えられたク
ロックの数だけ位相が進むことになる。第３図は、パタ
ーン発生器１に低速クロックを３個加えてアドレスを３
クロック分進めた例を示している。

このようにしてアドレスを所定数進めた後、例えばスイ
ッチ８の可動接点を中立点に位置させてパターン発生器
１への低速クロックの供給を停止させ、クロック制御回
路６からの高速クロックの供給をスタートさせる。この
結果、D/A変換器3,4から第３図に示すような位相差関係
を保った２系統のアナログ信号が出力されることにな
る。

ここで、２系統間の位相の進み，遅れは、いずれのパタ
ーン発生器1,2のアドレスを進めるかによって設定でき
る。

すなわち、第１図の構成によれば、オペレータの時間感
覚においてリアルタイムに２系統間の位相差を調整でき
る。

なお、上記実施例では波形発生系統を２系統設けた例を
示したが、３系統以上であってもよい。

また、演算制御部９は、クロック制御回路６にスタート
信号およびストップ信号を出力する機能を兼ねたもので
あってもよい。

〈考案の効果〉 以上説明したように、本考案によれば、比較的簡単な処
理で複数のアナログ信号間の位相差を設定できる任意波
形発生装置が実現でき、実用上の効果は大きい。

【図面の簡単な説明】

第１図は本考案の一実施例を示すブロック図、第２図お
よび第３図は第１図の動作説明図、第４図は従来の装置
の一例を示すブロック図である。 1,2……パターン発生器、3,4……D/A変換器、５……高
速クロック発生器、６……クロック制御回路、７……低
速クロック発生器、８……スイッチ、９……演算制御部
（CPU）。

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】クロックに従ってパターン発生器から出力
   される任意波形データをD/A変換器に加えてアナログ信
   号に変換するように構成された複数の波形発生系統を有
   する任意波形発生装置において、 高速クロック発生器と、 この高速クロック発生器の出力クロックに比べて十分低
   い周波数を有するクロックを出力する低速クロック発生
   器と、 前記高速クロック発生器の出力クロックをスタート信号
   とストップ信号により設定される一定の期間だけ前記各
   波形発生系統のパターン発生器に同時に加えるクロック
   制御回路と、 前記クロック制御回路からのクロックの送出に先行して
   前記低速クロック発生器の出力クロックを前記パターン
   発生器に選択的に加えるスイッチとを具備し、 このスイッチを介して加えられる前記低速クロック発生
   器の出力クロックにより前記パターン発生器に格納され
   ている波形データのアドレスを進めて前記D/A変換器か
   ら出力されるアナログ信号の位相を進めることを特徴と
   する任意波形発生装置。