JPH07182167A - マイクロプロセッサのロード／ストア機能ユニットおよび情報処理用装置 - Google Patents
マイクロプロセッサのロード／ストア機能ユニットおよび情報処理用装置Info
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- JPH07182167A JPH07182167A JP6260699A JP26069994A JPH07182167A JP H07182167 A JPH07182167 A JP H07182167A JP 6260699 A JP6260699 A JP 6260699A JP 26069994 A JP26069994 A JP 26069994A JP H07182167 A JPH07182167 A JP H07182167A
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- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Advance Control (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【目的】 ロード／ストア機能ユニットおよび対応する
データキャッシュを有するスーパースカラマイクロプロ
セッサによって、複数のロード動作を並列に行ない、か
つストア転送動作を行なう。 【構成】 ロード／ストア機能ユニット（１３４）は並
列にアクセスされデータキャッシュ（１５０）に並列に
結合される保留ステーション（１２４）の複数個のエン
トリ（ＲＳ０−ＲＳ３）と、複数個のバッファエントリ
（ＳＢ０−ＳＢ３）を有するストアバッファ回路（１８
０）とを含む。ストアバッファエントリはバッファの下
位エントリからの出力が上位エントリへの入力として与
えられる先入れ先出しバッファを与えるように構成され
る。
データキャッシュを有するスーパースカラマイクロプロ
セッサによって、複数のロード動作を並列に行ない、か
つストア転送動作を行なう。 【構成】 ロード／ストア機能ユニット（１３４）は並
列にアクセスされデータキャッシュ（１５０）に並列に
結合される保留ステーション（１２４）の複数個のエン
トリ（ＲＳ０−ＲＳ３）と、複数個のバッファエントリ
（ＳＢ０−ＳＢ３）を有するストアバッファ回路（１８
０）とを含む。ストアバッファエントリはバッファの下
位エントリからの出力が上位エントリへの入力として与
えられる先入れ先出しバッファを与えるように構成され
る。
Description
【０００１】
【発明の背景】本発明はマイクロプロセッサに関し、よ
り特定的には、高性能なデータキャッシュおよびロード
／ストア機能ユニットを有するマイクロプロセッサに関
する。
り特定的には、高性能なデータキャッシュおよびロード
／ストア機能ユニットを有するマイクロプロセッサに関
する。
【０００２】マイクロプロセッサは、１つまたは非常に
少数の半導体チップ上で実現されるプロセッサである。
半導体チップ技術によりマイクロプロセッサ内の回路密
度および速度が増大してきているが、マイクロプロセッ
サと外部メモリとの相互接続はパッケージング技術の制
約を受けている。オンチップ相互接続にかかる費用は非
常に安いが、オフチップ接続の費用は非常に高い。マイ
クロプロセッサの性能を向上しようとするどのような技
術も、パッケージング技術、およびプロセッサとその外
部メモリとの物理的分離という制約内で、増大する回路
密度および速度を利用しなければならない。回路密度が
増大しているために、増々、設計が複雑になっている
が、マイクロプロセッサの動作はユーザがマイクロプロ
セッサの使用方法を理解できるように単純かつ明快なま
までなくてはいけない。
少数の半導体チップ上で実現されるプロセッサである。
半導体チップ技術によりマイクロプロセッサ内の回路密
度および速度が増大してきているが、マイクロプロセッ
サと外部メモリとの相互接続はパッケージング技術の制
約を受けている。オンチップ相互接続にかかる費用は非
常に安いが、オフチップ接続の費用は非常に高い。マイ
クロプロセッサの性能を向上しようとするどのような技
術も、パッケージング技術、およびプロセッサとその外
部メモリとの物理的分離という制約内で、増大する回路
密度および速度を利用しなければならない。回路密度が
増大しているために、増々、設計が複雑になっている
が、マイクロプロセッサの動作はユーザがマイクロプロ
セッサの使用方法を理解できるように単純かつ明快なま
までなくてはいけない。
【０００３】既存のマイクロプロセッサはスカラ計算に
向けられているものが大半であるが、マイクロプロセッ
サの進化の点から言えば、スーパースカラマイクロプロ
セッサが論理的には次のステップである。スーパースカ
ラという用語は、スカラ命令を同時に実行することによ
って性能を向上させるコンピュータ実現のことである。
スカラ命令とは、典型的には汎用マイクロプロセッサで
見られるタイプの命令である。今日の半導体処理技術を
用いれば、かつては大規模な科学的プロセッサにしか適
用できなかった高性能な技術を１つのプロセッサチップ
に組入れることができる。しかしながら、大規模プロセ
ッサに用いられる技術の多くは、スカラ計算には適さな
いか、またはマイクロプロセッサに用いるには高価すぎ
る。
向けられているものが大半であるが、マイクロプロセッ
サの進化の点から言えば、スーパースカラマイクロプロ
セッサが論理的には次のステップである。スーパースカ
ラという用語は、スカラ命令を同時に実行することによ
って性能を向上させるコンピュータ実現のことである。
スカラ命令とは、典型的には汎用マイクロプロセッサで
見られるタイプの命令である。今日の半導体処理技術を
用いれば、かつては大規模な科学的プロセッサにしか適
用できなかった高性能な技術を１つのプロセッサチップ
に組入れることができる。しかしながら、大規模プロセ
ッサに用いられる技術の多くは、スカラ計算には適さな
いか、またはマイクロプロセッサに用いるには高価すぎ
る。
【０００４】マイクロプロセッサはアプリケーションプ
ログラムを実行する。アプリケーションプログラムは命
令群からなる。アプリケーションプログラムの実行にお
いては、プロセッサはあるシーケンスで命令を取出しか
つ実行する。たった１つの命令を実行するのにも、命令
を取出し、デコードし、そのオペランドをアセンブル
し、命令によって特定される動作を実行し、かつ命令の
結果を記憶に書込むといういくつかのステップがある。
命令の実行は周期的クロック信号によって制御される。
クロック信号の周期はプロセッササイクル時間である。
ログラムを実行する。アプリケーションプログラムは命
令群からなる。アプリケーションプログラムの実行にお
いては、プロセッサはあるシーケンスで命令を取出しか
つ実行する。たった１つの命令を実行するのにも、命令
を取出し、デコードし、そのオペランドをアセンブル
し、命令によって特定される動作を実行し、かつ命令の
結果を記憶に書込むといういくつかのステップがある。
命令の実行は周期的クロック信号によって制御される。
クロック信号の周期はプロセッササイクル時間である。
【０００５】プロセッサがプログラムを完了するのにか
かる時間は次の３つの要因、すなわちプログラムを実行
するために必要な命令の数、命令を実行するために必要
なプロセッササイクルの平均数、およびプロセッササイ
クル時間によって決定される。プロセッサの性能は所要
時間を減じることによって向上するが、これには上の要
因のうちの１つ以上のものが減らされる必要がある。
かる時間は次の３つの要因、すなわちプログラムを実行
するために必要な命令の数、命令を実行するために必要
なプロセッササイクルの平均数、およびプロセッササイ
クル時間によって決定される。プロセッサの性能は所要
時間を減じることによって向上するが、これには上の要
因のうちの１つ以上のものが減らされる必要がある。
【０００６】マイクロプロセッサの性能を向上させる一
方法としては、パイプライン処理と呼ばれる技術を用い
て異なる命令のステップを重ねることである。命令をパ
イプライン処理するためには、パイプライン段と呼ばれ
る独立したユニットによって様々なステップの命令の実
行が行なわれる。パイプライン段はクロック決めされた
レジスタによって分離される。異なる命令のステップ
が、異なるパイプライン段中で独立して実行される。パ
イプライン処理は、プロセッサが１度に１つ以上の命令
を取扱うことを可能にすることによって、命令の実行に
必要な合計時間は低減できないが、命令の実行に必要な
平均サイクル数を低減する。このことはプロセッサのサ
イクル時間を目に見えるほどは増大させることなく行な
われる。典型的には、パイプライン処理は１命令当たり
の平均サイクル数を３分の１ほどにも低減する。しかし
ながら、分岐命令を実行する場合は、パイプラインは分
岐動作結果がわかり正しい命令が実行用に取出されるま
で停止することがあるかもしれない。これは分岐遅延ペ
ナルティとして知られている。また、パイプライン段の
数を増大すると、典型的には１命令当たりの平均サイク
ル数に関する分岐遅延ペナルティを増大させる。
方法としては、パイプライン処理と呼ばれる技術を用い
て異なる命令のステップを重ねることである。命令をパ
イプライン処理するためには、パイプライン段と呼ばれ
る独立したユニットによって様々なステップの命令の実
行が行なわれる。パイプライン段はクロック決めされた
レジスタによって分離される。異なる命令のステップ
が、異なるパイプライン段中で独立して実行される。パ
イプライン処理は、プロセッサが１度に１つ以上の命令
を取扱うことを可能にすることによって、命令の実行に
必要な合計時間は低減できないが、命令の実行に必要な
平均サイクル数を低減する。このことはプロセッサのサ
イクル時間を目に見えるほどは増大させることなく行な
われる。典型的には、パイプライン処理は１命令当たり
の平均サイクル数を３分の１ほどにも低減する。しかし
ながら、分岐命令を実行する場合は、パイプラインは分
岐動作結果がわかり正しい命令が実行用に取出されるま
で停止することがあるかもしれない。これは分岐遅延ペ
ナルティとして知られている。また、パイプライン段の
数を増大すると、典型的には１命令当たりの平均サイク
ル数に関する分岐遅延ペナルティを増大させる。
【０００７】プロセッサの性能を向上させる他の方法と
しては、マイクロプロセッサが命令オペランドをアセン
ブルし、かつ命令の結果を書込む速度を増大することで
ある。これらの機能はそれぞれロードおよびストアと呼
ばれる。これら両方の機能はマイクロプロセッサのデー
タキャッシュの使用に依存する。
しては、マイクロプロセッサが命令オペランドをアセン
ブルし、かつ命令の結果を書込む速度を増大することで
ある。これらの機能はそれぞれロードおよびストアと呼
ばれる。これら両方の機能はマイクロプロセッサのデー
タキャッシュの使用に依存する。
【０００８】初期のマイクロプロセッサの発展の間に
は、命令の実行時間と比べて命令を取出すのにかかる時
間が長かった。このことが複合命令セットコンピュータ
（ＣＩＳＣ）プロセッサ開発の動機となった。ＣＩＳＣ
プロセッサは、利用可能な技術を用いるとすれば、１命
令当たりのサイクル数は命令を取出すのにかかるサイク
ルの数によってほぼ決定されるという知識に基づいてい
た。性能の向上のために、ＣＩＳＣアーキテクチャの２
つの主要な目標は、所与のタスクに必要な命令の数を低
減することと、これらの命令を密度高くエンコードする
こととであった。パイプライン処理を用いると、デコー
ドおよび実行サイクルは相対的に長い命令フェッチと通
常は重なるため、命令をデコードしかつ実行するのにか
かる平均サイクル数を増やすことによって上記のような
目標を達成してもよかった。このような前提のもとに、
ＣＩＳＣプロセッサはプロセッサ内部のデコードおよび
実行時間を犠牲にして密度高くエンコードされた命令を
発展させた。複数サイクルの命令によって命令全体の数
が減り、命令取出し時間が減るため全体の実行時間が短
くなった。
は、命令の実行時間と比べて命令を取出すのにかかる時
間が長かった。このことが複合命令セットコンピュータ
（ＣＩＳＣ）プロセッサ開発の動機となった。ＣＩＳＣ
プロセッサは、利用可能な技術を用いるとすれば、１命
令当たりのサイクル数は命令を取出すのにかかるサイク
ルの数によってほぼ決定されるという知識に基づいてい
た。性能の向上のために、ＣＩＳＣアーキテクチャの２
つの主要な目標は、所与のタスクに必要な命令の数を低
減することと、これらの命令を密度高くエンコードする
こととであった。パイプライン処理を用いると、デコー
ドおよび実行サイクルは相対的に長い命令フェッチと通
常は重なるため、命令をデコードしかつ実行するのにか
かる平均サイクル数を増やすことによって上記のような
目標を達成してもよかった。このような前提のもとに、
ＣＩＳＣプロセッサはプロセッサ内部のデコードおよび
実行時間を犠牲にして密度高くエンコードされた命令を
発展させた。複数サイクルの命令によって命令全体の数
が減り、命令取出し時間が減るため全体の実行時間が短
くなった。
【０００９】１９７０年代後半から１９８０年代初めに
かけて、メモ技術およびパッケージング技術が急速に変
化した。メモリ密度および速度は、キャッシュと呼ばれ
る高速ローカルメモリをプロセッサの近くに実現し得る
ほどまで増大した。キャッシュは、プロセッサが一時的
に命令およびデータを記憶するために用いる。キャッシ
ュを用いて命令がより迅速に取出される場合、以前は命
令取出し時間内に隠されていたデコードおよび実行時間
によって性能が限定される。命令の数は１つの命令を実
行するのにかかる平均サイクル数ほどには性能に影響を
及ぼさない。
かけて、メモ技術およびパッケージング技術が急速に変
化した。メモリ密度および速度は、キャッシュと呼ばれ
る高速ローカルメモリをプロセッサの近くに実現し得る
ほどまで増大した。キャッシュは、プロセッサが一時的
に命令およびデータを記憶するために用いる。キャッシ
ュを用いて命令がより迅速に取出される場合、以前は命
令取出し時間内に隠されていたデコードおよび実行時間
によって性能が限定される。命令の数は１つの命令を実
行するのにかかる平均サイクル数ほどには性能に影響を
及ぼさない。
【００１０】命令の取出しが命令の実行よりそれほど時
間がかからないようになるまでメモリおよびパッケージ
ング技術が向上したことは、縮小命令セットコンピュー
タ（ＲＩＳＣ）プロセッサの開発の動機となった。性能
の向上のために、ＲＩＳＣアーキテクチャの主たる目標
は、命令の総数はいくぶん増やしても、命令の実行にか
かるサイクルの数を減らすことである。１命令当たりの
サイクル数と命令の数との間のトレードオフは１対１で
はない。ＣＩＳＣプロセッサと比較して、ＲＩＳＣプロ
セッサは典型的には命令の数を３０％から５０％増やす
一方で、３分の１−５分の１にまで１命令当たりのサイ
クル数を減らす。ＲＩＳＣプロセッサは、コンパイラが
全体の命令カウントを減らすことを助けるため、または
１命令当たりのサイクル数を減らすことを助けるため
に、多数の汎用レジスタならびに命令およびデータキャ
ッシュなどの補助的特徴に依存する。
間がかからないようになるまでメモリおよびパッケージ
ング技術が向上したことは、縮小命令セットコンピュー
タ（ＲＩＳＣ）プロセッサの開発の動機となった。性能
の向上のために、ＲＩＳＣアーキテクチャの主たる目標
は、命令の総数はいくぶん増やしても、命令の実行にか
かるサイクルの数を減らすことである。１命令当たりの
サイクル数と命令の数との間のトレードオフは１対１で
はない。ＣＩＳＣプロセッサと比較して、ＲＩＳＣプロ
セッサは典型的には命令の数を３０％から５０％増やす
一方で、３分の１−５分の１にまで１命令当たりのサイ
クル数を減らす。ＲＩＳＣプロセッサは、コンパイラが
全体の命令カウントを減らすことを助けるため、または
１命令当たりのサイクル数を減らすことを助けるため
に、多数の汎用レジスタならびに命令およびデータキャ
ッシュなどの補助的特徴に依存する。
【００１１】典型的なＲＩＳＣプロセッサはプロセッサ
サイクル毎に１つの命令を実行する。スーパースカラプ
ロセッサは、異なるパイプ段中で複数の命令を同時に実
行できることに加え、同じパイプライン段中でも複数の
命令を同時に実行できるため、パイプライン処理された
スカラＲＩＳＣプロセッサで可能であった以上に１命令
当たりの平均サイクル数を低減する。スーパースカラと
いう用語は、科学計算で一般的であるベクトルまたは配
列に対する複数の同時演算とは異なった、スカラ量に対
する複数の同時演算を強調するものである。
サイクル毎に１つの命令を実行する。スーパースカラプ
ロセッサは、異なるパイプ段中で複数の命令を同時に実
行できることに加え、同じパイプライン段中でも複数の
命令を同時に実行できるため、パイプライン処理された
スカラＲＩＳＣプロセッサで可能であった以上に１命令
当たりの平均サイクル数を低減する。スーパースカラと
いう用語は、科学計算で一般的であるベクトルまたは配
列に対する複数の同時演算とは異なった、スカラ量に対
する複数の同時演算を強調するものである。
【００１２】スーパースカラプロセッサは概念的には単
純であるが、性能を向上させるためにはプロセッサのパ
イプラインの幅を広くする以上のことが必要である。パ
イプラインの幅を広げると１サイクルにつき１つ以上の
命令を実行することが可能となるが、いかなる命令シー
ケンスもこの能力を利用できるとは限らない。命令は互
いに独立しておらず相関しており、このような相関関係
はいくつかの命令が同じパイプライン段を占有すること
を阻害する。さらに、命令をデコードしかつ実行するプ
ロセッサの機構は、同時に実行可能な命令を発見する能
力において大きく異なることがある。
純であるが、性能を向上させるためにはプロセッサのパ
イプラインの幅を広くする以上のことが必要である。パ
イプラインの幅を広げると１サイクルにつき１つ以上の
命令を実行することが可能となるが、いかなる命令シー
ケンスもこの能力を利用できるとは限らない。命令は互
いに独立しておらず相関しており、このような相関関係
はいくつかの命令が同じパイプライン段を占有すること
を阻害する。さらに、命令をデコードしかつ実行するプ
ロセッサの機構は、同時に実行可能な命令を発見する能
力において大きく異なることがある。
【００１３】スーパースカラ技術は、主として命令セッ
トおよび他のアーキテクチャの特徴から独立したプロセ
ッサの組織に関する。したがって、スーパースカラ技術
の魅力の１つは、既存のアーキテクチャとコードレベル
で互換性があるプロセッサを開発する可能性があること
である。スーパースカラ技術の多くはＲＩＳＣアーキテ
クチャまたはＣＩＳＣアーキテクチャのどちらにも同じ
ように十分に適用可能である。しかしながら、数多くの
ＲＩＳＣアーキテクチャには規則性があるため、スーパ
ースカラ技術はまずＲＩＳＣプロセッサ設計に適用され
ている。
トおよび他のアーキテクチャの特徴から独立したプロセ
ッサの組織に関する。したがって、スーパースカラ技術
の魅力の１つは、既存のアーキテクチャとコードレベル
で互換性があるプロセッサを開発する可能性があること
である。スーパースカラ技術の多くはＲＩＳＣアーキテ
クチャまたはＣＩＳＣアーキテクチャのどちらにも同じ
ように十分に適用可能である。しかしながら、数多くの
ＲＩＳＣアーキテクチャには規則性があるため、スーパ
ースカラ技術はまずＲＩＳＣプロセッサ設計に適用され
ている。
【００１４】単一サイクルのデコードに適合していると
いうＲＩＳＣプロセッサの命令セットの属性はまた、同
じクロックサイクル中に複数のＲＩＳＣ命令をデコード
する場合にも適合するであろう。これらの属性には、一
般的な３オペランドのロード／ストアアーキテクチャ、
わずか数命令分の長さしか持たない命令、わずか数アド
レスモードしか用いない命令、固定幅レジスタ、および
命令フォーマット内のわずか数箇所のレジスタ識別子に
対する演算をする命令が含まれる。スーパースカラＲＩ
ＳＣプロセッサを設計する技術はニュージャージー州エ
ングルウッド・クリフス（Englewood Cliffs, New Jers
ey）のプレンティス・ホール社（Prentice-Hall,Inc.）
（サイモン・アンド・シュースター（Simon & Schuste
r) の一部門のウィリアム・マイケル・ジョンソン（Wil
liam Michael Johnson ）による１９９１年の「スーパ
ースカラマイクロプロセッサ設計（Superscalar Microp
rocessor Design ）」に記載されている。
いうＲＩＳＣプロセッサの命令セットの属性はまた、同
じクロックサイクル中に複数のＲＩＳＣ命令をデコード
する場合にも適合するであろう。これらの属性には、一
般的な３オペランドのロード／ストアアーキテクチャ、
わずか数命令分の長さしか持たない命令、わずか数アド
レスモードしか用いない命令、固定幅レジスタ、および
命令フォーマット内のわずか数箇所のレジスタ識別子に
対する演算をする命令が含まれる。スーパースカラＲＩ
ＳＣプロセッサを設計する技術はニュージャージー州エ
ングルウッド・クリフス（Englewood Cliffs, New Jers
ey）のプレンティス・ホール社（Prentice-Hall,Inc.）
（サイモン・アンド・シュースター（Simon & Schuste
r) の一部門のウィリアム・マイケル・ジョンソン（Wil
liam Michael Johnson ）による１９９１年の「スーパ
ースカラマイクロプロセッサ設計（Superscalar Microp
rocessor Design ）」に記載されている。
【００１５】ＲＩＳＣアーキテクチャとは対照的に、Ｃ
ＩＳＣアーキテクチャは多数の異なる命令フォーマット
を用いる。幅広く使用されているＣＩＳＣマイクロプロ
セッサアーキテクチャの１つはＸ８６アーキテクチャで
ある。このようなアーキテクチャはｉ３８６TMマイクロ
プロセッサに最初に導入されたが、ｉ４８６TM マイク
ロプロセッサおよびペンティアム（PentiuTM）マイクロ
プロセッサの両方の基礎となるアーキテクチャであり、
これらのマイクロプロセッサはすべてカリフォルニア州
サンタクララ（Santa Clara, California ）のインテル
（Intel ）社から入手可能である。Ｘ８６アーキテクチ
ャは、論理アドレス、線形アドレス、および物理アドレ
スの３つの異なるタイプのアドレスを提供する。
ＩＳＣアーキテクチャは多数の異なる命令フォーマット
を用いる。幅広く使用されているＣＩＳＣマイクロプロ
セッサアーキテクチャの１つはＸ８６アーキテクチャで
ある。このようなアーキテクチャはｉ３８６TMマイクロ
プロセッサに最初に導入されたが、ｉ４８６TM マイク
ロプロセッサおよびペンティアム（PentiuTM）マイクロ
プロセッサの両方の基礎となるアーキテクチャであり、
これらのマイクロプロセッサはすべてカリフォルニア州
サンタクララ（Santa Clara, California ）のインテル
（Intel ）社から入手可能である。Ｘ８６アーキテクチ
ャは、論理アドレス、線形アドレス、および物理アドレ
スの３つの異なるタイプのアドレスを提供する。
【００１６】論理アドレスはセグメントベースアドレス
からのオフセットを示す。実効アドレスと呼ばれるこの
オフセットは、マイクロプロセッサが用いているアドレ
スモードのタイプに基づいている。これらのアドレスモ
ードは、変位、ベース、インデックスおよびスケールの
４つのアドレスエレメントの異なる組合わせを与える。
セグメントベースアドレスはセレクタを介してアクセス
される。より特定的には、セグメントレジスタ中に記憶
されるセレクタはグローバルディスクリプタテーブル
（ＧＤＴ）中の位置を示すインデックスである。ＧＤＴ
位置は、セグメントベースアドレスに対応する線形アド
レスを記憶する。
からのオフセットを示す。実効アドレスと呼ばれるこの
オフセットは、マイクロプロセッサが用いているアドレ
スモードのタイプに基づいている。これらのアドレスモ
ードは、変位、ベース、インデックスおよびスケールの
４つのアドレスエレメントの異なる組合わせを与える。
セグメントベースアドレスはセレクタを介してアクセス
される。より特定的には、セグメントレジスタ中に記憶
されるセレクタはグローバルディスクリプタテーブル
（ＧＤＴ）中の位置を示すインデックスである。ＧＤＴ
位置は、セグメントベースアドレスに対応する線形アド
レスを記憶する。
【００１７】論理アドレスと線形アドレス間の変換は、
マイクロプロセッサが実モードであるのかまたは保護モ
ードであるのかに依存する。マイクロプロセッサが実モ
ードの場合、セグメンテーションユニットはセレクタを
４ビット左へシフトし、その結果をオフセットに加えて
線形アドレスを形成する。マイクロプロセッサが保護モ
ードの場合、セグメントユニットはセレクタが示した線
形ベースアドレスをオフセットに加えて線形アドレスを
与える。
マイクロプロセッサが実モードであるのかまたは保護モ
ードであるのかに依存する。マイクロプロセッサが実モ
ードの場合、セグメンテーションユニットはセレクタを
４ビット左へシフトし、その結果をオフセットに加えて
線形アドレスを形成する。マイクロプロセッサが保護モ
ードの場合、セグメントユニットはセレクタが示した線
形ベースアドレスをオフセットに加えて線形アドレスを
与える。
【００１８】物理アドレスはマイクロプロセッサのアド
レスピン上に現われるアドレスであり、外部メモリを物
理的にアドレス指定するために用いられる。物理アドレ
スは必ずしも線形アドレスには対応しない。ページング
がイネーブルされなければ、３２ビット線形アドレスは
物理アドレスに対応する。もしページングがイネーブル
されれば、線形アドレスは物理アドレスに変換されなく
てはならない。この変換はページングユニットが実行す
る。
レスピン上に現われるアドレスであり、外部メモリを物
理的にアドレス指定するために用いられる。物理アドレ
スは必ずしも線形アドレスには対応しない。ページング
がイネーブルされなければ、３２ビット線形アドレスは
物理アドレスに対応する。もしページングがイネーブル
されれば、線形アドレスは物理アドレスに変換されなく
てはならない。この変換はページングユニットが実行す
る。
【００１９】ページングユニットは線形アドレスを物理
アドレスに変換するために２レベルの表を用いる。第１
レベルの表はページディレクトリであり、第２レベルの
表はページテーブルである。ページディレクトリは複数
個のページディレクトリエントリを含み、その各々のエ
ントリはページテーブルのアドレスおよびページテーブ
ルについての情報を含む。線形アドレスの上位１０ビッ
ト（Ａ２２−Ａ３１）はページディレクトリエントリを
選択するためのインデックスとして用いられる。ページ
テーブルは複数個のページテーブルエントリを含み、各
ページテーブルエントリはページフレームの実ページ番
号と呼ばれるページフレームの開始アドレスと、ページ
についての統計的情報とを含む。線形アドレスのアドレ
スビットＡ１２−Ａ２１はページテーブルエントリの１
つを選択するためのインデックスとして用いられる。ペ
ージフレームの開始アドレスは線形アドレスの下位１２
ビットと連結されて物理アドレスを構成する。
アドレスに変換するために２レベルの表を用いる。第１
レベルの表はページディレクトリであり、第２レベルの
表はページテーブルである。ページディレクトリは複数
個のページディレクトリエントリを含み、その各々のエ
ントリはページテーブルのアドレスおよびページテーブ
ルについての情報を含む。線形アドレスの上位１０ビッ
ト（Ａ２２−Ａ３１）はページディレクトリエントリを
選択するためのインデックスとして用いられる。ページ
テーブルは複数個のページテーブルエントリを含み、各
ページテーブルエントリはページフレームの実ページ番
号と呼ばれるページフレームの開始アドレスと、ページ
についての統計的情報とを含む。線形アドレスのアドレ
スビットＡ１２−Ａ２１はページテーブルエントリの１
つを選択するためのインデックスとして用いられる。ペ
ージフレームの開始アドレスは線形アドレスの下位１２
ビットと連結されて物理アドレスを構成する。
【００２０】各メモリ動作毎に２レベルの表とアクセス
することはマイクロプロセッサの性能にかなり影響を及
ぼすため、ｘ８６アーキテクチャは最も最近アクセスさ
れたページテーブルエントリのキャッシュを設け、この
キャッシュはトランスレーションルックアサイドバッフ
ァ（ＴＬＢ）と呼ばれる。マイクロプロセッサはエント
リがＴＬＢにない場合だけページングユニットを使用す
る。
することはマイクロプロセッサの性能にかなり影響を及
ぼすため、ｘ８６アーキテクチャは最も最近アクセスさ
れたページテーブルエントリのキャッシュを設け、この
キャッシュはトランスレーションルックアサイドバッフ
ァ（ＴＬＢ）と呼ばれる。マイクロプロセッサはエント
リがＴＬＢにない場合だけページングユニットを使用す
る。
【００２１】キャッシュを含むｘ８６アーキテクチャに
従う最初のプロセッサは４８６プロセッサであり、これ
は８Ｋバイト統合キャッシュを１つ含んでいた。ペンテ
ィアムプロセッサは分離した８Ｋバイト命令およびデー
タキャッシュを含む。４８６プロセッサキャッシュおよ
びペンティアムプロセッサキャッシュは物理アドレスを
介してアクセスされるが、これらのプロセッサの機能ユ
ニットは論理アドレスを用いて動作する。したがって、
機能ユニットがキャッシュへアクセスする必要がある場
合、論理アドレスは線形アドレスへ、その後物理アドレ
スへ変換されなくてはならない。
従う最初のプロセッサは４８６プロセッサであり、これ
は８Ｋバイト統合キャッシュを１つ含んでいた。ペンテ
ィアムプロセッサは分離した８Ｋバイト命令およびデー
タキャッシュを含む。４８６プロセッサキャッシュおよ
びペンティアムプロセッサキャッシュは物理アドレスを
介してアクセスされるが、これらのプロセッサの機能ユ
ニットは論理アドレスを用いて動作する。したがって、
機能ユニットがキャッシュへアクセスする必要がある場
合、論理アドレスは線形アドレスへ、その後物理アドレ
スへ変換されなくてはならない。
【００２２】
【発明の概要】パラレルにアクセスされる複数個の保留
ステーションエントリを含むロード部を有するマイクロ
プロセッサを提供することによって、複数個のロード動
作をパラレルに実行することが可能であることがわかっ
た。
ステーションエントリを含むロード部を有するマイクロ
プロセッサを提供することによって、複数個のロード動
作をパラレルに実行することが可能であることがわかっ
た。
【００２３】バッファの下位エントリからの出力がバッ
ファの上位エントリへの入力として与えられる、先入れ
先出しバッファとして構成される複数個のストアバッフ
ァエントリを含むストア部を有するマイクロプロセッサ
を提供することによって、ストア転送動作を実行するこ
とが可能であるということもわかった。
ファの上位エントリへの入力として与えられる、先入れ
先出しバッファとして構成される複数個のストアバッフ
ァエントリを含むストア部を有するマイクロプロセッサ
を提供することによって、ストア転送動作を実行するこ
とが可能であるということもわかった。
【００２４】
【実施例】以下に、本発明を実行するための、考えられ
る最良のモードを詳細に説明する。以下の説明は本発明
を例示するものであると意図し、限定的であるとは考え
るべきではない。
る最良のモードを詳細に説明する。以下の説明は本発明
を例示するものであると意図し、限定的であるとは考え
るべきではない。
【００２５】図１を参照して、本発明は、Ｘ８６命令セ
ットを実行するスーパースカラＸ８６マイクロプロセッ
サ１００の文脈において最良に理解することができる。
マイクロプロセッサ１００は４８６ＸＬバスまたは他の
従来のマイクロプロセッサバスを介して、物理的にアド
レス指定される外部メモリ１０１に結合される。マイク
ロプロセッサ１００はバイトキュー１０６に結合される
命令キャッシュ１０４を含み、バイトキュー１０６は命
令デコーダ１０８に結合される。命令デコーダ１０８は
ＲＩＳＣコア１１０に結合される。ＲＩＳＣコア１１０
は、シフトユニット１３０（ＳＨＦ）、算術論理ユニッ
ト１３１、１３２（ＡＬＵ０およびＡＬＵ１）、特別レ
ジスタブロック１３３（ＳＲＢ）、ロード／ストアユニ
ット１３４（ＬＳＳＥＣ）、分岐セクション１３５（Ｂ
ＲＮＳＥＣ）、および浮動小数点ユニット１３６（ＦＰ
Ｕ）などの多様な機能ユニットとともに、レジスタファ
イル１１２およびリオーダバッファ１１４を含む。
ットを実行するスーパースカラＸ８６マイクロプロセッ
サ１００の文脈において最良に理解することができる。
マイクロプロセッサ１００は４８６ＸＬバスまたは他の
従来のマイクロプロセッサバスを介して、物理的にアド
レス指定される外部メモリ１０１に結合される。マイク
ロプロセッサ１００はバイトキュー１０６に結合される
命令キャッシュ１０４を含み、バイトキュー１０６は命
令デコーダ１０８に結合される。命令デコーダ１０８は
ＲＩＳＣコア１１０に結合される。ＲＩＳＣコア１１０
は、シフトユニット１３０（ＳＨＦ）、算術論理ユニッ
ト１３１、１３２（ＡＬＵ０およびＡＬＵ１）、特別レ
ジスタブロック１３３（ＳＲＢ）、ロード／ストアユニ
ット１３４（ＬＳＳＥＣ）、分岐セクション１３５（Ｂ
ＲＮＳＥＣ）、および浮動小数点ユニット１３６（ＦＰ
Ｕ）などの多様な機能ユニットとともに、レジスタファ
イル１１２およびリオーダバッファ１１４を含む。
【００２６】ＲＩＳＣコア１１０は、命令デコーダ１０
８とロード／ストアユニット１３４との間に結合される
変位および命令、ロードストア（ＩＮＬＳ）バス１１９
とともに、機能ユニットに結合されるＡおよびＢオペラ
ンドバス１１６と、タイプおよびディスパッチ（ＴＡ
Ｄ）バス１１８と、結果バス１４０とを含む。Ａおよび
Ｂオペランドバス１１６はまた、レジスタファイル１１
２とリオーダバッファ１１４とに結合される。ＴＡＤバ
ス１１８はまた命令デコーダ１０８に結合される。結果
バス１４０はまたリオーダバッファ１１４に結合され
る。さらに、分岐セクション１３５は、リオーダバッフ
ァ１１４と、命令デコーダ１０８と、命令キャッシュ１
０４とにＸターゲットバス１０３を介して結合される。
ＡおよびＢオペランドバス１１６は、４つのパラレル１
２ビット幅Ａタグバスと、４つのパラレル１２ビット幅
Ｂタグバスと、１２ビット幅Ａタグ有効バスと、１２ビ
ット幅Ｂタグ有効バスと、４つの４ビット幅行先タグバ
スと、４つの８ビット幅オペコードバスとともに、４つ
のパラレル４１ビット幅Ａオペランドバスと、４つのパ
ラレル４１ビット幅Ｂオペランドバスとを含む。タイプ
およびディスパッチバス１１８は、４つの３ビット幅タ
イプコードバスと、１つの４ビット幅ディスパッチバス
とを含む。変位およびＩＮＬＳバス１１９は、２つの３
２ビット幅変位バスと、２つの８ビット幅ＩＮＬＳバス
とを含む。
８とロード／ストアユニット１３４との間に結合される
変位および命令、ロードストア（ＩＮＬＳ）バス１１９
とともに、機能ユニットに結合されるＡおよびＢオペラ
ンドバス１１６と、タイプおよびディスパッチ（ＴＡ
Ｄ）バス１１８と、結果バス１４０とを含む。Ａおよび
Ｂオペランドバス１１６はまた、レジスタファイル１１
２とリオーダバッファ１１４とに結合される。ＴＡＤバ
ス１１８はまた命令デコーダ１０８に結合される。結果
バス１４０はまたリオーダバッファ１１４に結合され
る。さらに、分岐セクション１３５は、リオーダバッフ
ァ１１４と、命令デコーダ１０８と、命令キャッシュ１
０４とにＸターゲットバス１０３を介して結合される。
ＡおよびＢオペランドバス１１６は、４つのパラレル１
２ビット幅Ａタグバスと、４つのパラレル１２ビット幅
Ｂタグバスと、１２ビット幅Ａタグ有効バスと、１２ビ
ット幅Ｂタグ有効バスと、４つの４ビット幅行先タグバ
スと、４つの８ビット幅オペコードバスとともに、４つ
のパラレル４１ビット幅Ａオペランドバスと、４つのパ
ラレル４１ビット幅Ｂオペランドバスとを含む。タイプ
およびディスパッチバス１１８は、４つの３ビット幅タ
イプコードバスと、１つの４ビット幅ディスパッチバス
とを含む。変位およびＩＮＬＳバス１１９は、２つの３
２ビット幅変位バスと、２つの８ビット幅ＩＮＬＳバス
とを含む。
【００２７】命令キャッシュ１０４に加えて、マイクロ
プロセッサ１００はまたデータキャッシュ１５０（ＤＣ
ＡＣＨＥ）と物理タグ回路１６２とを含む。データキャ
ッシュ１５０はＲＩＳＣコアのロード／ストア機能ユニ
ット１３４と、プロセッサ内アドレスおよびデータ（Ｉ
ＡＤ）バス１０２とに結合される。命令キャッシュ１０
４はまたＩＡＤバス１０２に結合される。物理タグ回路
１６２は、ＩＡＤバスを介して命令キャッシュ１０４と
データキャッシュ１５０との両方と相互動作する。命令
キャッシュ１０４およびデータキャッシュ１５０は両方
とも線形にアドレス指定可能なキャッシュである。命令
キャッシュ１０４およびデータキャッシュ１５０は物理
的に離れているが、キャッシュは両方とも同じアーキテ
クチャを用いて構成される。
プロセッサ１００はまたデータキャッシュ１５０（ＤＣ
ＡＣＨＥ）と物理タグ回路１６２とを含む。データキャ
ッシュ１５０はＲＩＳＣコアのロード／ストア機能ユニ
ット１３４と、プロセッサ内アドレスおよびデータ（Ｉ
ＡＤ）バス１０２とに結合される。命令キャッシュ１０
４はまたＩＡＤバス１０２に結合される。物理タグ回路
１６２は、ＩＡＤバスを介して命令キャッシュ１０４と
データキャッシュ１５０との両方と相互動作する。命令
キャッシュ１０４およびデータキャッシュ１５０は両方
とも線形にアドレス指定可能なキャッシュである。命令
キャッシュ１０４およびデータキャッシュ１５０は物理
的に離れているが、キャッシュは両方とも同じアーキテ
クチャを用いて構成される。
【００２８】マイクロプロセッサ１００はまた、メモリ
管理ユニット（ＭＭＵ）１６４とバスインタフェースユ
ニット１６０（ＢＩＵ）とを含む。ＴＬＢ１６４は、Ｉ
ＡＤバスと物理変換回路１６２とに結合される。バスイ
ンタフェースユニット１６０は、４８６ＸＬバス等の外
部マイクロプロセッサバスと共に、物理変換回路１６２
とデータキャッシュ１５０とＩＡＤバス１０２とに結合
される。
管理ユニット（ＭＭＵ）１６４とバスインタフェースユ
ニット１６０（ＢＩＵ）とを含む。ＴＬＢ１６４は、Ｉ
ＡＤバスと物理変換回路１６２とに結合される。バスイ
ンタフェースユニット１６０は、４８６ＸＬバス等の外
部マイクロプロセッサバスと共に、物理変換回路１６２
とデータキャッシュ１５０とＩＡＤバス１０２とに結合
される。
【００２９】マイクロプロセッサ１００は命令のシーケ
ンスを含むコンピュータプログラムを実行する。典型的
には、コンピュータプログラムはハードディスク、フロ
ッピィディスクまたはコンピュータシステム中に位置す
る他の不揮発性記憶媒体に記憶される。プログラムが実
行される場合、プログラムは記憶媒体から主メモリ１０
１へロードされる。プログラムの命令および関連したデ
ータが一旦主メモリ１０１に入ると、個々の命令の実行
準備が行なわれ、最終的にはマイクロプロセッサ１００
によって実行される。
ンスを含むコンピュータプログラムを実行する。典型的
には、コンピュータプログラムはハードディスク、フロ
ッピィディスクまたはコンピュータシステム中に位置す
る他の不揮発性記憶媒体に記憶される。プログラムが実
行される場合、プログラムは記憶媒体から主メモリ１０
１へロードされる。プログラムの命令および関連したデ
ータが一旦主メモリ１０１に入ると、個々の命令の実行
準備が行なわれ、最終的にはマイクロプロセッサ１００
によって実行される。
【００３０】主メモリ１０１に記憶された後、命令はバ
スインタフェースユニット１６０を介して命令キャッシ
ュ１０４へ伝えられ、そこで命令は一時的に保持され
る。命令デコーダ１０８は命令キャッシュ１０４から命
令を取出し、その命令を検査し、適切なアクションを決
定する。たとえば、デコーダ１０８はある特定の命令が
ＰＯＰ，ＬＯＡＤ，ＳＴＯＲＥ，ＡＮＤ，ＯＲ，ＥＸ
ＯＲ，ＡＤＤ，ＳＵＢ，ＮＯＰ，ＪＵＭＰ，条件ＪＵＭ
Ｐ（ＢＲＡＮＣＨ）、その他の命令のいずれであるかを
決定し得る。どの特定の命令が存在するとデコーダ１０
８が決定するかに依存して、命令はＲＩＳＣコア１１０
の適切な機能ユニットにディスパッチされる。ＬＯＡＤ
およびＳＴＯＲＥはロードストアセクション１３４にデ
ィスパッチされる主要な２つの命令である。ロード／ス
トア機能ユニット１３４によって実行される他の命令に
はＰＵＳＨおよびＰＯＰがある。
スインタフェースユニット１６０を介して命令キャッシ
ュ１０４へ伝えられ、そこで命令は一時的に保持され
る。命令デコーダ１０８は命令キャッシュ１０４から命
令を取出し、その命令を検査し、適切なアクションを決
定する。たとえば、デコーダ１０８はある特定の命令が
ＰＯＰ，ＬＯＡＤ，ＳＴＯＲＥ，ＡＮＤ，ＯＲ，ＥＸ
ＯＲ，ＡＤＤ，ＳＵＢ，ＮＯＰ，ＪＵＭＰ，条件ＪＵＭ
Ｐ（ＢＲＡＮＣＨ）、その他の命令のいずれであるかを
決定し得る。どの特定の命令が存在するとデコーダ１０
８が決定するかに依存して、命令はＲＩＳＣコア１１０
の適切な機能ユニットにディスパッチされる。ＬＯＡＤ
およびＳＴＯＲＥはロードストアセクション１３４にデ
ィスパッチされる主要な２つの命令である。ロード／ス
トア機能ユニット１３４によって実行される他の命令に
はＰＵＳＨおよびＰＯＰがある。
【００３１】典型的には、これらの命令は、ＯＰ ＣＯ
ＤＥ，ＯＰＥＲＡＮＤ Ａ，ＯＰＥＲＡＮＤ Ｂ，ＤＥ
ＳＴＩＮＡＴＩＯＮというフォーマットの複数のフィー
ルドを含む。たとえば、命令ＡＤＤ Ａ，Ｂ，Ｃは、レ
ジスタＡの内容をレジスタＢの内容に加えてその結果を
レジスタＣに置くことを意味する。ＬＯＡＤおよびＳＴ
ＯＲＥ動作は多少異なるフォーマットを使用する。たと
えば、命令ＬＯＡＤＡ，Ｂ，Ｃは、アドレスから取出し
たデータを結果バス上に置くことを意味し、ここでＡ、
ＢおよびＣはＡオペランドバス、Ｂオペランドバスおよ
び変位バス上に位置するアドレス成分を表わし、これら
のアドレス成分は組合わさって論理アドレスを与え、こ
の論理アドレスはセグメントベースと組合わさって線形
アドレスを与え、そこからデータが取出される。また、
たとえば、命令ＳＴＯＲＥ Ａ，Ｂ，Ｃは、アドレスに
よって示された位置にデータを記憶することを意味し、
ここでＡはＡオペランドバス上に位置する記憶データで
あり、ＢおよびＣはＢオペランドバスおよび変位バス上
に位置するアドレス成分を示し、これらのアドレス成分
は組合わさって論理アドレスを構成し、論理アドレスは
セグメントベースと組合わさって線形アドレスを与え、
そこへデータが記憶される。
ＤＥ，ＯＰＥＲＡＮＤ Ａ，ＯＰＥＲＡＮＤ Ｂ，ＤＥ
ＳＴＩＮＡＴＩＯＮというフォーマットの複数のフィー
ルドを含む。たとえば、命令ＡＤＤ Ａ，Ｂ，Ｃは、レ
ジスタＡの内容をレジスタＢの内容に加えてその結果を
レジスタＣに置くことを意味する。ＬＯＡＤおよびＳＴ
ＯＲＥ動作は多少異なるフォーマットを使用する。たと
えば、命令ＬＯＡＤＡ，Ｂ，Ｃは、アドレスから取出し
たデータを結果バス上に置くことを意味し、ここでＡ、
ＢおよびＣはＡオペランドバス、Ｂオペランドバスおよ
び変位バス上に位置するアドレス成分を表わし、これら
のアドレス成分は組合わさって論理アドレスを与え、こ
の論理アドレスはセグメントベースと組合わさって線形
アドレスを与え、そこからデータが取出される。また、
たとえば、命令ＳＴＯＲＥ Ａ，Ｂ，Ｃは、アドレスに
よって示された位置にデータを記憶することを意味し、
ここでＡはＡオペランドバス上に位置する記憶データで
あり、ＢおよびＣはＢオペランドバスおよび変位バス上
に位置するアドレス成分を示し、これらのアドレス成分
は組合わさって論理アドレスを構成し、論理アドレスは
セグメントベースと組合わさって線形アドレスを与え、
そこへデータが記憶される。
【００３２】ＯＰ ＣＯＤＥは、オペコードバスを介し
て命令デコーダ１０８からＲＩＳＣコア１１０の機能ユ
ニットへ与えられる。特定の命令のＯＰ ＣＯＤＥを適
切な機能ユニットに与えなくてはならないことに加え
て、命令用に指定されたＯＰＥＲＡＮＤを取出して機能
ユニットに送らなくてはならない。もし特定のオペラン
ドの値がまだ計算されていなければ、機能ユニットが命
令を実行する前にその値を計算して機能ユニットに与え
なくてはいけない。たとえば、もし現在の命令が前の命
令に依存しているとすれば、現在の命令が実行される前
に前の命令の結果を求めなくてはいけない。この状況は
従属性と呼ばれる。
て命令デコーダ１０８からＲＩＳＣコア１１０の機能ユ
ニットへ与えられる。特定の命令のＯＰ ＣＯＤＥを適
切な機能ユニットに与えなくてはならないことに加え
て、命令用に指定されたＯＰＥＲＡＮＤを取出して機能
ユニットに送らなくてはならない。もし特定のオペラン
ドの値がまだ計算されていなければ、機能ユニットが命
令を実行する前にその値を計算して機能ユニットに与え
なくてはいけない。たとえば、もし現在の命令が前の命
令に依存しているとすれば、現在の命令が実行される前
に前の命令の結果を求めなくてはいけない。この状況は
従属性と呼ばれる。
【００３３】機能ユニットが特定の命令を実行するのに
必要なオペランドは、レジスタファイル１１２またはリ
オーダバッファ１１４のいずれかによってオペランドバ
スに与えられる。オペランドバスはオペランドを適切な
機能ユニットへ送る。機能ユニットがＯＰ ＣＯＤＥ、
ＯＰＥＲＡＮＤ Ａ、およびＯＰＥＲＡＮＤ Ｂを一旦
受取ると、機能ユニットは命令を実行し、かつその結果
を結果バス１４０上に置く。結果バス１４０はすべての
機能ユニットの出力およびリオーダバッファ１１４に結
合される。
必要なオペランドは、レジスタファイル１１２またはリ
オーダバッファ１１４のいずれかによってオペランドバ
スに与えられる。オペランドバスはオペランドを適切な
機能ユニットへ送る。機能ユニットがＯＰ ＣＯＤＥ、
ＯＰＥＲＡＮＤ Ａ、およびＯＰＥＲＡＮＤ Ｂを一旦
受取ると、機能ユニットは命令を実行し、かつその結果
を結果バス１４０上に置く。結果バス１４０はすべての
機能ユニットの出力およびリオーダバッファ１１４に結
合される。
【００３４】リオーダバッファ１１４は先入れ先出し
（ＦＩＦＯ）装置として管理される。命令デコーダ１０
８が命令をデコードすると、対応するエントリがリオー
ダバッファ１１４中に割当てられる。その後、命令の実
行が完了すると、命令によって計算された結果値が割当
てられたエントリに書込まれる。もし命令に関連する例
外がなく、かつ命令に影響を及ぼす可能性のある解決さ
れていない分岐がなければ、この結果値はその後レジス
タファイル１１２に書込まれ、命令は廃棄される。関連
したエントリがリオーダバッファ１１４の先頭に到達し
たときに命令が完了していなければ、命令が完了するま
でリオーダバッファ１１４の進行は停止される。しかし
ながら、追加のエントリの割当ては継続できる。
（ＦＩＦＯ）装置として管理される。命令デコーダ１０
８が命令をデコードすると、対応するエントリがリオー
ダバッファ１１４中に割当てられる。その後、命令の実
行が完了すると、命令によって計算された結果値が割当
てられたエントリに書込まれる。もし命令に関連する例
外がなく、かつ命令に影響を及ぼす可能性のある解決さ
れていない分岐がなければ、この結果値はその後レジス
タファイル１１２に書込まれ、命令は廃棄される。関連
したエントリがリオーダバッファ１１４の先頭に到達し
たときに命令が完了していなければ、命令が完了するま
でリオーダバッファ１１４の進行は停止される。しかし
ながら、追加のエントリの割当ては継続できる。
【００３５】各機能ユニットは、まだ完了していない命
令からのＯＰ ＣＯＤＥを記憶するためにそれぞれ保留
ステーション回路（ＲＳ）１２０−１２６を含むが、こ
れはなぜならその命令用のオペランドは機能ユニットに
はまだ入手できないからである。各保留ステーション回
路は、後で保留ステーション回路に到着する欠けている
オペランドの場所をとっておくタグとともに、命令のＯ
Ｐ ＣＯＤＥを記憶する。この技術は、保留中の命令が
保留ステーションでそのオペランドと組合されている間
に、マイクロプロセッサ１００が他の命令の実行を継続
することを可能にすることによって、性能を向上させ
る。
令からのＯＰ ＣＯＤＥを記憶するためにそれぞれ保留
ステーション回路（ＲＳ）１２０−１２６を含むが、こ
れはなぜならその命令用のオペランドは機能ユニットに
はまだ入手できないからである。各保留ステーション回
路は、後で保留ステーション回路に到着する欠けている
オペランドの場所をとっておくタグとともに、命令のＯ
Ｐ ＣＯＤＥを記憶する。この技術は、保留中の命令が
保留ステーションでそのオペランドと組合されている間
に、マイクロプロセッサ１００が他の命令の実行を継続
することを可能にすることによって、性能を向上させ
る。
【００３６】マイクロプロセッサ１００は、デコーダ１
０８をＲＩＳＣコア１１０の機能ユニットから分離する
ことによって順序外の発行ができる。より特定的には、
リオーダバッファ１１４および機能ユニットの保留ステ
ーションは、効果的に分配命令ウィンドウを確立する。
したがって、デコーダ１０８は、命令が即座に実行でき
ないとしても命令のデコードを継続できる。命令ウィン
ドウは命令のプールとして機能し、機能ユニットがさら
に続けて命令を実行するときに、このプールから命令を
引出す。このように、命令ウィンドウはマイクロプロセ
ッサ１００にルックアヘッド能力を与える。従属性がク
リアされオペランドが利用可能になると、機能ユニット
はウィンドウ中のより多くの命令を実行し、かつデコー
ダはさらに多くのデコードされていない命令でウィンド
ウを満たし続ける。
０８をＲＩＳＣコア１１０の機能ユニットから分離する
ことによって順序外の発行ができる。より特定的には、
リオーダバッファ１１４および機能ユニットの保留ステ
ーションは、効果的に分配命令ウィンドウを確立する。
したがって、デコーダ１０８は、命令が即座に実行でき
ないとしても命令のデコードを継続できる。命令ウィン
ドウは命令のプールとして機能し、機能ユニットがさら
に続けて命令を実行するときに、このプールから命令を
引出す。このように、命令ウィンドウはマイクロプロセ
ッサ１００にルックアヘッド能力を与える。従属性がク
リアされオペランドが利用可能になると、機能ユニット
はウィンドウ中のより多くの命令を実行し、かつデコー
ダはさらに多くのデコードされていない命令でウィンド
ウを満たし続ける。
【００３７】マイクロプロセッサ１００は性能を高める
ためにＲＩＳＣコアの分岐セクション１３５を使用す
る。分岐が起こると次の命令は分岐の結果に依存するた
め、プログラムの命令ストリーム中の分岐はマイクロプ
ロセッサが命令を取出す能力を阻害する。分岐セクショ
ン１３５は、命令の取出の間に発生する分岐の結果を予
測する。つまり、分岐セクション１３５は分岐が起こる
かどうかを予測する。たとえば、前の分岐の結果の実行
履歴を維持するために、分岐ターゲットバッファが用い
られる。この履歴に基づいて、取出されたある分岐の間
に、取出された分岐命令がどの分岐をとるのかの決定が
なされる。もし例外または分岐の予測間違いがあれば、
予測間違いの分岐命令に従って割当てられたリオーダバ
ッファ１１４の内容は廃棄される。
ためにＲＩＳＣコアの分岐セクション１３５を使用す
る。分岐が起こると次の命令は分岐の結果に依存するた
め、プログラムの命令ストリーム中の分岐はマイクロプ
ロセッサが命令を取出す能力を阻害する。分岐セクショ
ン１３５は、命令の取出の間に発生する分岐の結果を予
測する。つまり、分岐セクション１３５は分岐が起こる
かどうかを予測する。たとえば、前の分岐の結果の実行
履歴を維持するために、分岐ターゲットバッファが用い
られる。この履歴に基づいて、取出されたある分岐の間
に、取出された分岐命令がどの分岐をとるのかの決定が
なされる。もし例外または分岐の予測間違いがあれば、
予測間違いの分岐命令に従って割当てられたリオーダバ
ッファ１１４の内容は廃棄される。
【００３８】図２を参照して、ロード／ストア機能ユニ
ット１３４は、データキャッシュ１５０と相互動作し、
かつすべてのＬＯＡＤ命令およびすべてのＳＴＯＲＥ命
令を実行する機能ユニットである。ロード／ストア機能
ユニット１３４は、保留ステーション回路１２４と、ス
トアバッファ回路１８０と、ロードストアコントローラ
１８２とを含む。保留ステーション回路１２４は４つの
保留ステーションエントリ（ＲＳ０−ＲＳ３）を含み、
かつストアバッファ回路１８０は４つのストアバッファ
エントリ（ＳＢ０−ＳＢ３）を含む。
ット１３４は、データキャッシュ１５０と相互動作し、
かつすべてのＬＯＡＤ命令およびすべてのＳＴＯＲＥ命
令を実行する機能ユニットである。ロード／ストア機能
ユニット１３４は、保留ステーション回路１２４と、ス
トアバッファ回路１８０と、ロードストアコントローラ
１８２とを含む。保留ステーション回路１２４は４つの
保留ステーションエントリ（ＲＳ０−ＲＳ３）を含み、
かつストアバッファ回路１８０は４つのストアバッファ
エントリ（ＳＢ０−ＳＢ３）を含む。
【００３９】保留ステーション回路１２４はロード動作
またはストア動作を実行するために必要なすべてのフィ
ールドを保持する。データ要素はクロックサイクル毎に
２つの保留ステーションエントリへ発行され、かつクロ
ックサイクル毎に２つの保留ステーションエントリから
リタイアできる。保留ステーション回路１２４は、４つ
の結果バスと、４つの４１ビットＡオペランドバスの４
０ビットと、４つの４１ビットＢオペランドバスの３２
ビットと、ＡおよびＢタグ有効バスと、４つのＡタグバ
スと、４つのＢタグバスと、４つの行先タグバスと、４
つのタイプコードバスと、２つの変位バスと、２つのＩ
ＮＬＳバスとともに、データキャッシュ１５０のポート
ＡおよびＢの３２ビットデータ部分に結合される。保留
ステーション回路１２４は４０ビットＡオペランドバス
と、３２ビット保留ステーションデータバス（ＲＤＡＴ
Ａ Ａ，ＲＤＡＴＡ Ｂのそれぞれ）と、１２ビットＡ
タグバス（ＴＡＧ Ａ）と、１２ビットＢタグバス（Ｔ
ＡＧ Ｂ）とともに、２つの３２ビットアドレスバス
（ＡＤＤＲ Ａ，ＡＤＤＲ Ｂ）を介してストアバッフ
ァ回路に結合され、２つのアドレスバスはまたデータキ
ャッシュ１５０のポートＡおよびＢのアドレス部分に結
合される。保留ステーション１２４は、保留ステーショ
ンロードバスおよび保留ステーションシフトバスを介し
てコントローラ１８２に結合される。
またはストア動作を実行するために必要なすべてのフィ
ールドを保持する。データ要素はクロックサイクル毎に
２つの保留ステーションエントリへ発行され、かつクロ
ックサイクル毎に２つの保留ステーションエントリから
リタイアできる。保留ステーション回路１２４は、４つ
の結果バスと、４つの４１ビットＡオペランドバスの４
０ビットと、４つの４１ビットＢオペランドバスの３２
ビットと、ＡおよびＢタグ有効バスと、４つのＡタグバ
スと、４つのＢタグバスと、４つの行先タグバスと、４
つのタイプコードバスと、２つの変位バスと、２つのＩ
ＮＬＳバスとともに、データキャッシュ１５０のポート
ＡおよびＢの３２ビットデータ部分に結合される。保留
ステーション回路１２４は４０ビットＡオペランドバス
と、３２ビット保留ステーションデータバス（ＲＤＡＴ
Ａ Ａ，ＲＤＡＴＡ Ｂのそれぞれ）と、１２ビットＡ
タグバス（ＴＡＧ Ａ）と、１２ビットＢタグバス（Ｔ
ＡＧ Ｂ）とともに、２つの３２ビットアドレスバス
（ＡＤＤＲ Ａ，ＡＤＤＲ Ｂ）を介してストアバッフ
ァ回路に結合され、２つのアドレスバスはまたデータキ
ャッシュ１５０のポートＡおよびＢのアドレス部分に結
合される。保留ステーション１２４は、保留ステーショ
ンロードバスおよび保留ステーションシフトバスを介し
てコントローラ１８２に結合される。
【００４０】保留ステーション回路１２４に結合される
ことに加えて、ストアバッファ回路１８０は４つの結果
バスに結合され、かつまたストアバッファロードバスお
よびストアバッファシフトバスを介してロードストアコ
ントローラ１８２に結合される。ストアバッファ回路１
８０はまたＩＡＤバス１０２に結合される。
ことに加えて、ストアバッファ回路１８０は４つの結果
バスに結合され、かつまたストアバッファロードバスお
よびストアバッファシフトバスを介してロードストアコ
ントローラ１８２に結合される。ストアバッファ回路１
８０はまたＩＡＤバス１０２に結合される。
【００４１】保留ステーション回路１２４およびストア
バッファ回路１８０に結合されることに加えて、ロード
ストアコントローラ１８２は物理タグ回路１６２および
リオーダバッファ１１４に結合される。コントローラ１
８２はまたデータキャッシュ１５０のキャッシュコント
ローラ１９０に結合される。
バッファ回路１８０に結合されることに加えて、ロード
ストアコントローラ１８２は物理タグ回路１６２および
リオーダバッファ１１４に結合される。コントローラ１
８２はまたデータキャッシュ１５０のキャッシュコント
ローラ１９０に結合される。
【００４２】データキャッシュ１５０は線形にアドレス
指定された４方向にインターリーブされた８Ｋバイト４
方向セットアソシアティブキャッシュであり、これはク
ロックサイクル毎に２つのアクセスをサポートし、言い
換えればデータキャッシュ１５０は二重の実行をサポー
トする。データキャッシュ１５０の各セットは１２８の
エントリを含み、各エントリは１６バイトブロックの情
報を含む。各１６バイトブロック情報は４つの個々にア
ドレス指定可能な３２ビットバンクのラインに記憶され
る。データキャッシュ１５０に個々にアドレス指定可能
なバンクを設けることによって、データキャッシュ１５
０は２つのポートを設けることに関連したオーバーヘッ
ドを必要とすることなく、２方向にアクセス可能なデー
タキャッシュとして機能する。データキャッシュ１５０
はデータキャッシュポートＡおよびデータキャッシュポ
ートＢを介して２方向にアクセス可能であり、こうして
データキャッシュ１５０は２つのロード動作を同時に実
行することができる。データキャッシュポートＡは、デ
ータ部分ＤＡＴＡ Ａと、アドレス部分ＡＤＤＲＡとを
含み、データキャッシュポートＢは、データ部分ＤＡＴ
Ａ Ｂと、アドレス部分ＡＤＤＲ Ｂとを含む。
指定された４方向にインターリーブされた８Ｋバイト４
方向セットアソシアティブキャッシュであり、これはク
ロックサイクル毎に２つのアクセスをサポートし、言い
換えればデータキャッシュ１５０は二重の実行をサポー
トする。データキャッシュ１５０の各セットは１２８の
エントリを含み、各エントリは１６バイトブロックの情
報を含む。各１６バイトブロック情報は４つの個々にア
ドレス指定可能な３２ビットバンクのラインに記憶され
る。データキャッシュ１５０に個々にアドレス指定可能
なバンクを設けることによって、データキャッシュ１５
０は２つのポートを設けることに関連したオーバーヘッ
ドを必要とすることなく、２方向にアクセス可能なデー
タキャッシュとして機能する。データキャッシュ１５０
はデータキャッシュポートＡおよびデータキャッシュポ
ートＢを介して２方向にアクセス可能であり、こうして
データキャッシュ１５０は２つのロード動作を同時に実
行することができる。データキャッシュポートＡは、デ
ータ部分ＤＡＴＡ Ａと、アドレス部分ＡＤＤＲＡとを
含み、データキャッシュポートＢは、データ部分ＤＡＴ
Ａ Ｂと、アドレス部分ＡＤＤＲ Ｂとを含む。
【００４３】データキャッシュ１５０はデータキャッシ
ュコントローラ１９０とデータキャッシュアレイ１９２
とを含む。データキャッシュコントローラ１９０はデー
タキャッシュ１５０の様々な動作を統制するための制御
信号を与える。データキャッシュアレイ１９２はデータ
キャッシュコントローラ１９０の制御下でデータを記憶
する。データキャッシュアレイ１９２はデータ記憶アレ
イ２００と線形タグおよび状態アレイ２０２との２つの
アレイで構成される。データキャッシュアレイ２００は
ＤＡＴＡ ＡとＤＡＴＡ Ｂとの２つのデータ信号をロ
ード／ストア機能ユニット１３４に与える。線形タグア
レイ２０２はロード／ストア機能ユニット１３４から与
えられる２つの線形アドレスＡＤＤＲ ＡおよびＡＤＤ
Ｒ Ｂを受け、かつ２つの４ビットタグヒット信号ＣＯ
Ｌ ＨＩＴ Ａ０−３およびＣＯＬ ＨＩＴ Ｂ０−３
をキャッシュアレイ２００に与える。線形アドレスＡＤ
ＤＲ ＡおよびＡＤＤＲ Ｂはまたデータストアアレイ
２００に与えられる。
ュコントローラ１９０とデータキャッシュアレイ１９２
とを含む。データキャッシュコントローラ１９０はデー
タキャッシュ１５０の様々な動作を統制するための制御
信号を与える。データキャッシュアレイ１９２はデータ
キャッシュコントローラ１９０の制御下でデータを記憶
する。データキャッシュアレイ１９２はデータ記憶アレ
イ２００と線形タグおよび状態アレイ２０２との２つの
アレイで構成される。データキャッシュアレイ２００は
ＤＡＴＡ ＡとＤＡＴＡ Ｂとの２つのデータ信号をロ
ード／ストア機能ユニット１３４に与える。線形タグア
レイ２０２はロード／ストア機能ユニット１３４から与
えられる２つの線形アドレスＡＤＤＲ ＡおよびＡＤＤ
Ｒ Ｂを受け、かつ２つの４ビットタグヒット信号ＣＯ
Ｌ ＨＩＴ Ａ０−３およびＣＯＬ ＨＩＴ Ｂ０−３
をキャッシュアレイ２００に与える。線形アドレスＡＤ
ＤＲ ＡおよびＡＤＤＲ Ｂはまたデータストアアレイ
２００に与えられる。
【００４４】ロード動作の間、ロードストア機能ユニッ
ト１３４の保留ステーション回路１２４はアドレスをデ
ータキャッシュ１５０に与える。もしこのアドレスがキ
ャッシュヒットを発生すれば、データキャッシュ１５０
はストアアレイ２００の対応するバンクおよびブロック
中に記憶されているデータを保留ステーション回路１２
４に与える。もしアドレスがポートＡを介してデータキ
ャッシュ１５０に与えられると、データはポートＡを介
して保留ステーション回路１２４に与えられる。代替的
に、もしアドレスがポートＢを介してデータキャッシュ
１５０に与えられると、データはポートＢを介して保留
ステーション回路に与えられる。ポートＡおよびポート
Ｂを介して同時にアドレスがデータキャッシュ１５０に
与えられ、かつデータキャッシュ１５０からデータを受
取る。
ト１３４の保留ステーション回路１２４はアドレスをデ
ータキャッシュ１５０に与える。もしこのアドレスがキ
ャッシュヒットを発生すれば、データキャッシュ１５０
はストアアレイ２００の対応するバンクおよびブロック
中に記憶されているデータを保留ステーション回路１２
４に与える。もしアドレスがポートＡを介してデータキ
ャッシュ１５０に与えられると、データはポートＡを介
して保留ステーション回路１２４に与えられる。代替的
に、もしアドレスがポートＢを介してデータキャッシュ
１５０に与えられると、データはポートＢを介して保留
ステーション回路に与えられる。ポートＡおよびポート
Ｂを介して同時にアドレスがデータキャッシュ１５０に
与えられ、かつデータキャッシュ１５０からデータを受
取る。
【００４５】記憶動作の間、記憶データは保留ステーシ
ョン回路１２４からストアバッファ回路１８０に与えら
れる。記憶動作が解除されると、記憶されているデータ
およびそれに対応するアドレスはＩＡＤバスを介してデ
ータキャッシュ１５０に与えられる。
ョン回路１２４からストアバッファ回路１８０に与えら
れる。記憶動作が解除されると、記憶されているデータ
およびそれに対応するアドレスはＩＡＤバスを介してデ
ータキャッシュ１５０に与えられる。
【００４６】図３を参照して、保留ステーション回路１
２４は先入れ先出し（ＦＩＦＯ）バッファとして機能す
るデュアルアクセス保留ステーションである。保留ステ
ーション回路１２４は、入力０マルチプレクサ回路２０
６と、入力１マルチプレクサ回路２０８と、４つの保留
ステーションエントリＲＳ０ ２１０、ＲＳ１ ２１
１、ＲＳ２ ２１２およびＲＳ３ ２１３とともに、保
留ステーション０加算器回路２１６と、保留ステーショ
ン１加算器回路２１８と保留ステーションドライバ回路
２２０とを含む。
２４は先入れ先出し（ＦＩＦＯ）バッファとして機能す
るデュアルアクセス保留ステーションである。保留ステ
ーション回路１２４は、入力０マルチプレクサ回路２０
６と、入力１マルチプレクサ回路２０８と、４つの保留
ステーションエントリＲＳ０ ２１０、ＲＳ１ ２１
１、ＲＳ２ ２１２およびＲＳ３ ２１３とともに、保
留ステーション０加算器回路２１６と、保留ステーショ
ン１加算器回路２１８と保留ステーションドライバ回路
２２０とを含む。
【００４７】マルチプレクサ回路２０６および２０８
は、入力として、４つのＡオペランドバスと、４つのＢ
オペランドバスと、ＡおよびＢタグ有効バスと、４つの
Ａタグバスと、４つのＢタグバスと、４つの行先タグバ
スと、４つのオペコードバスと、２つのＩＮＬＳバス
と、２つの変位バスとを受ける。マルチプレクサ回路２
０６および２０８はまた、ロード記憶コントローラ１８
２からバス選択信号を受ける。バス選択信号はタイプコ
ードの一致に基づいて発生する。
は、入力として、４つのＡオペランドバスと、４つのＢ
オペランドバスと、ＡおよびＢタグ有効バスと、４つの
Ａタグバスと、４つのＢタグバスと、４つの行先タグバ
スと、４つのオペコードバスと、２つのＩＮＬＳバス
と、２つの変位バスとを受ける。マルチプレクサ回路２
０６および２０８はまた、ロード記憶コントローラ１８
２からバス選択信号を受ける。バス選択信号はタイプコ
ードの一致に基づいて発生する。
【００４８】タイプコードの一致は、４つのタイプコー
ドバスのうちの１つの上のタイプコードがロード記憶機
能ユニットに割当てられたタイプコードに対応する場合
に発生する。タイプコードが一致する場合、ロード記憶
コントローラ１８０はどのバスから情報が取出されるべ
きかを示すバス選択信号を発生する。保留ステーション
回路１２４は２つのバスから同時に信号を取出すことが
できる。したがって、入力０マルチプレクサ２０６およ
び入力１マルチプレクサ２０８のそれぞれについてロー
ド記憶コントローラ１８２によって第１の組のバス選択
信号と、第２の組のバス選択信号とが発生する。
ドバスのうちの１つの上のタイプコードがロード記憶機
能ユニットに割当てられたタイプコードに対応する場合
に発生する。タイプコードが一致する場合、ロード記憶
コントローラ１８０はどのバスから情報が取出されるべ
きかを示すバス選択信号を発生する。保留ステーション
回路１２４は２つのバスから同時に信号を取出すことが
できる。したがって、入力０マルチプレクサ２０６およ
び入力１マルチプレクサ２０８のそれぞれについてロー
ド記憶コントローラ１８２によって第１の組のバス選択
信号と、第２の組のバス選択信号とが発生する。
【００４９】第１の組のバス選択信号の制御下で、マル
チプレクサ回路２０６は、第１のマルチプレクスされた
保留ステーション入力信号（ＩＮＰＵＴ ０）を与え、
これは保留ステーションへの入力信号として与えられ
る。ＩＮＰＵＴ ０信号は、Ａオペランドバスのうちの
１つからの信号と、Ｂオペランドバスのうちの１つから
の信号と、Ａタグバスのうちの１つからのタグと、対応
するタグ有効バスからのＡタグに対応するタグ有効ビッ
トと、Ｂタグバスのうちの１つからのタグと、対応する
タグ有効バスからのＢタグに対応するタグ有効ビット
と、行先タグバスのうちの１つからの行先タグと、オペ
コードバスのうちの１つからのオペコードと、変位バス
のうちの１つからの変位とを含む。第２の組のバス選択
信号の制御下で、マルチプレクサ回路２０８は、第２の
マルチプレクスされた保留ステーション入力信号（ＩＮ
ＰＵＴ １）を与え、これは保留ステーションへの第２
の入力信号として与えられる。ＩＮＰＵＴ １信号は、
Ａオペランドバスのうちの１つからの信号と、Ｂオペラ
ンドバスのうちの１つからの信号と、Ａタグバスのうち
の１つからのタグと、対応するタグ有効バスからのＡタ
グに対応するタグ有効ビットと、Ｂタグバスのうちの１
つからのタグと、対応するタグ有効バスからのＢタグに
対応するタグ有効ビットと、行先タグバスのうちの１つ
からの行先タグと、オペコードバスのうちの１つからの
オペコードと、変位バスのうちの１つからの変位とを含
む。
チプレクサ回路２０６は、第１のマルチプレクスされた
保留ステーション入力信号（ＩＮＰＵＴ ０）を与え、
これは保留ステーションへの入力信号として与えられ
る。ＩＮＰＵＴ ０信号は、Ａオペランドバスのうちの
１つからの信号と、Ｂオペランドバスのうちの１つから
の信号と、Ａタグバスのうちの１つからのタグと、対応
するタグ有効バスからのＡタグに対応するタグ有効ビッ
トと、Ｂタグバスのうちの１つからのタグと、対応する
タグ有効バスからのＢタグに対応するタグ有効ビット
と、行先タグバスのうちの１つからの行先タグと、オペ
コードバスのうちの１つからのオペコードと、変位バス
のうちの１つからの変位とを含む。第２の組のバス選択
信号の制御下で、マルチプレクサ回路２０８は、第２の
マルチプレクスされた保留ステーション入力信号（ＩＮ
ＰＵＴ １）を与え、これは保留ステーションへの第２
の入力信号として与えられる。ＩＮＰＵＴ １信号は、
Ａオペランドバスのうちの１つからの信号と、Ｂオペラ
ンドバスのうちの１つからの信号と、Ａタグバスのうち
の１つからのタグと、対応するタグ有効バスからのＡタ
グに対応するタグ有効ビットと、Ｂタグバスのうちの１
つからのタグと、対応するタグ有効バスからのＢタグに
対応するタグ有効ビットと、行先タグバスのうちの１つ
からの行先タグと、オペコードバスのうちの１つからの
オペコードと、変位バスのうちの１つからの変位とを含
む。
【００５０】保留ステーションエントリ２１０−２１３
の各々は、ロードおよびシフトビットのそれぞれととも
に、２つの入力信号ＩＮＰＵＴ ０およびＩＮＰＵＴ
１を並列に受ける。保留ステーションエントリ２１０−
２１３はまた、４つの結果バスの各々から入力を受け、
これらの結果バス入力はエントリのＡオペランド部分お
よびＢオペランド部分のみに与えられる。Ａオペランド
タグおよびＢオペランドタグに基づいてこれらの結果バ
スから情報が取出される。たとえば、Ａオペランドタグ
が行先タグバスのうちの１つの上にある情報に対するヒ
ットを与えると、対応する結果バスからの情報が取出さ
れ、かつ保留ステーションエントリのＡオペランドフィ
ールド中へロードされる。
の各々は、ロードおよびシフトビットのそれぞれととも
に、２つの入力信号ＩＮＰＵＴ ０およびＩＮＰＵＴ
１を並列に受ける。保留ステーションエントリ２１０−
２１３はまた、４つの結果バスの各々から入力を受け、
これらの結果バス入力はエントリのＡオペランド部分お
よびＢオペランド部分のみに与えられる。Ａオペランド
タグおよびＢオペランドタグに基づいてこれらの結果バ
スから情報が取出される。たとえば、Ａオペランドタグ
が行先タグバスのうちの１つの上にある情報に対するヒ
ットを与えると、対応する結果バスからの情報が取出さ
れ、かつ保留ステーションエントリのＡオペランドフィ
ールド中へロードされる。
【００５１】さらに、保留ステーションエントリＲＳ０
は保留ステーションＲＳ１またはＲＳ２のいずれかから
保留ステーションエントリを受け、保留ステーションエ
ントリＲＳ０はＲＳ０保留ステーションエントリの一部
（Ａオペランド部分）をＲＤＡＴＡ Ａ信号としてスト
アバッファ回路１８０に与え、かつすべてのＲＳ０保留
ステーションエントリをＲ０加算器２１６に与える。Ｒ
０加算器２１６はこの保留ステーションエントリを用い
てＡＤＤＲ Ａ信号を発生する。保留ステーションエン
トリＲＳ１は保留ステーションＲＳ２およびＲＳ３から
保留ステーションエントリを受け、保留ステーションエ
ントリＲＳ１はＲＳ１保留ステーションエントリの一部
（Ａオペランド部分）をＲＤＡＴＡ Ｂ信号としてスト
アバッファ回路１８０に与え、かつすべてのＲＳ１保留
ステーションエントリをＲ１加算器２１８に与える。Ｒ
１加算器２１８はこの保留ステーションエントリを用い
てＡＤＤＲ Ｂ信号を発生する。保留ステーションＲＳ
２は保留ステーションＲＳ３から保留ステーションエン
トリを受け、保留ステーションエントリＲＳ２はＲＳ２
保留ステーションエントリを保留ステーションＲＳ１お
よびＲＳ０に与える。保留ステーションＲＳ３はＲＳ３
保留ステーションエントリを保留ステーションＲＳ２お
よびＲＳ１に与える。
は保留ステーションＲＳ１またはＲＳ２のいずれかから
保留ステーションエントリを受け、保留ステーションエ
ントリＲＳ０はＲＳ０保留ステーションエントリの一部
（Ａオペランド部分）をＲＤＡＴＡ Ａ信号としてスト
アバッファ回路１８０に与え、かつすべてのＲＳ０保留
ステーションエントリをＲ０加算器２１６に与える。Ｒ
０加算器２１６はこの保留ステーションエントリを用い
てＡＤＤＲ Ａ信号を発生する。保留ステーションエン
トリＲＳ１は保留ステーションＲＳ２およびＲＳ３から
保留ステーションエントリを受け、保留ステーションエ
ントリＲＳ１はＲＳ１保留ステーションエントリの一部
（Ａオペランド部分）をＲＤＡＴＡ Ｂ信号としてスト
アバッファ回路１８０に与え、かつすべてのＲＳ１保留
ステーションエントリをＲ１加算器２１８に与える。Ｒ
１加算器２１８はこの保留ステーションエントリを用い
てＡＤＤＲ Ｂ信号を発生する。保留ステーションＲＳ
２は保留ステーションＲＳ３から保留ステーションエン
トリを受け、保留ステーションエントリＲＳ２はＲＳ２
保留ステーションエントリを保留ステーションＲＳ１お
よびＲＳ０に与える。保留ステーションＲＳ３はＲＳ３
保留ステーションエントリを保留ステーションＲＳ２お
よびＲＳ１に与える。
【００５２】パラレル転送構造とともに保留ステーショ
ンからの並列の入力および出力を与えることによって、
保留ステーション回路１２４は１サイクル当たり１つま
たは２つのロード動作を実行し得る。より特定的には、
ロードおよびシフト信号を用いて、コントローラ１８２
は、１つまたは２つの保留ステーションエントリが所与
のサイクル中にロードまたはシフトされ得るように保留
ステーションエントリのロードおよびシフトを制御す
る。
ンからの並列の入力および出力を与えることによって、
保留ステーション回路１２４は１サイクル当たり１つま
たは２つのロード動作を実行し得る。より特定的には、
ロードおよびシフト信号を用いて、コントローラ１８２
は、１つまたは２つの保留ステーションエントリが所与
のサイクル中にロードまたはシフトされ得るように保留
ステーションエントリのロードおよびシフトを制御す
る。
【００５３】１サイクル当たり１つの保留ステーション
エントリが実行されている場合、保留ステーションＲＳ
０はロード動作およびストア動作の両方のために保留ス
テーションエントリをＲＳ０加算器回路２１６に与え、
さらに、ＲＳ０はストア動作のために保留ステーション
エントリをストアバッファ１８０に与える。保留ステー
ションＲＳ１は保留ステーションエントリを保留ステー
ションＲＳ０に与え、保留ステーションＲＳ２は保留ス
テーションエントリを保留ステーションＲＳ１に与え、
かつ保留ステーションＲＳ３は保留ステーションエント
リを保留ステーションＲＳ２に与える。ロード動作のた
めには、ＲＳ０加算器回路２１６によって発生したアド
レスに対応するデータがドライバ回路２２０に与えられ
る。
エントリが実行されている場合、保留ステーションＲＳ
０はロード動作およびストア動作の両方のために保留ス
テーションエントリをＲＳ０加算器回路２１６に与え、
さらに、ＲＳ０はストア動作のために保留ステーション
エントリをストアバッファ１８０に与える。保留ステー
ションＲＳ１は保留ステーションエントリを保留ステー
ションＲＳ０に与え、保留ステーションＲＳ２は保留ス
テーションエントリを保留ステーションＲＳ１に与え、
かつ保留ステーションＲＳ３は保留ステーションエント
リを保留ステーションＲＳ２に与える。ロード動作のた
めには、ＲＳ０加算器回路２１６によって発生したアド
レスに対応するデータがドライバ回路２２０に与えられ
る。
【００５４】１サイクル当たり２つの保留ステーション
エントリが実行されている場合、保留ステーションＲＳ
０およびＲＳ１はロード動作およびストア動作の両方の
ために各保留ステーションエントリを加算器回路２１
６、２１８に与える。保留ステーションＲＳ２およびＲ
Ｓ３は保留ステーションエントリを保留ステーションＲ
Ｓ０およびＲＳ１のそれぞれに与える。ロード動作のた
めには、ＲＳ０およびＲＳ１加算器回路によって発生し
たアドレスに対応するデータがデータキャッシュ１５０
からＤＡＴＡ ＡおよびＤＡＴＡ Ｂとして与えられ
る。１サイクル当たり２つの保留ステーションエントリ
が実行され、かつ一方の動作はロードであり他方の動作
はストアである場合、ストア動作がそこから実行される
保留ステーションエントリがストアバッファ１８０に与
えられる。
エントリが実行されている場合、保留ステーションＲＳ
０およびＲＳ１はロード動作およびストア動作の両方の
ために各保留ステーションエントリを加算器回路２１
６、２１８に与える。保留ステーションＲＳ２およびＲ
Ｓ３は保留ステーションエントリを保留ステーションＲ
Ｓ０およびＲＳ１のそれぞれに与える。ロード動作のた
めには、ＲＳ０およびＲＳ１加算器回路によって発生し
たアドレスに対応するデータがデータキャッシュ１５０
からＤＡＴＡ ＡおよびＤＡＴＡ Ｂとして与えられ
る。１サイクル当たり２つの保留ステーションエントリ
が実行され、かつ一方の動作はロードであり他方の動作
はストアである場合、ストア動作がそこから実行される
保留ステーションエントリがストアバッファ１８０に与
えられる。
【００５５】ロードによりキャッシュミスが発生すれ
ば、ロードミスアルゴリズムを実行しなくてはいけな
い。このロード動作は仮想的なものであるため、ミス動
作はロードが次にリタイアするＲＯＰとなるまで開始さ
れない。このため、ロードはＲＳ０保留ステーション中
で留まり、リオーダバッファからの解除信号を待つ。ス
テータス表示は行先タグとともにこの状態を示すために
リオーダバッファにドライブバックされる。
ば、ロードミスアルゴリズムを実行しなくてはいけな
い。このロード動作は仮想的なものであるため、ミス動
作はロードが次にリタイアするＲＯＰとなるまで開始さ
れない。このため、ロードはＲＳ０保留ステーション中
で留まり、リオーダバッファからの解除信号を待つ。ス
テータス表示は行先タグとともにこの状態を示すために
リオーダバッファにドライブバックされる。
【００５６】図４を参照して、各保留ステーションエン
トリ１２４は、保留ステーションエントリ有効ビット
（ｖ）と、４０ビットＡオペランドフィールドと、３２
ビットＢオペランドフィールドと、３２ビット変位フィ
ールドと、４ビット行先タグ（ＤＴＡＧ）フィールド
と、８ビットオペコードフィールドと、８ビット追加オ
ペコード情報（ＩＮＬＳ）フィールドとを含む。さら
に、各保留ステーションエントリはまた、４ビットＡオ
ペランド上位バイトタグ（ＡＴＡＧＵ）と、４ビットＡ
オペランド中位バイトタグ（ＡＴＡＧＭ）と、４ビット
Ａオペランド下位バイトタグ（ＡＴＡＧＬ）と、４ビッ
トＢオペランド上位バイトタグ（ＢＴＡＧＵ）と、４ビ
ットＢオペランド中位バイトタグ（ＢＴＡＧＭ）と、４
ビットＢオペランド下位バイトタグ（ＢＴＡＧＬ）と
を、対応するＡオペランドタグ有効ビットおよびＢオペ
ランドタグ有効ビットとともに含む。各保留ステーショ
ンエントリはまた、対応する取消ビット（Ｃ）を含む。
トリ１２４は、保留ステーションエントリ有効ビット
（ｖ）と、４０ビットＡオペランドフィールドと、３２
ビットＢオペランドフィールドと、３２ビット変位フィ
ールドと、４ビット行先タグ（ＤＴＡＧ）フィールド
と、８ビットオペコードフィールドと、８ビット追加オ
ペコード情報（ＩＮＬＳ）フィールドとを含む。さら
に、各保留ステーションエントリはまた、４ビットＡオ
ペランド上位バイトタグ（ＡＴＡＧＵ）と、４ビットＡ
オペランド中位バイトタグ（ＡＴＡＧＭ）と、４ビット
Ａオペランド下位バイトタグ（ＡＴＡＧＬ）と、４ビッ
トＢオペランド上位バイトタグ（ＢＴＡＧＵ）と、４ビ
ットＢオペランド中位バイトタグ（ＢＴＡＧＭ）と、４
ビットＢオペランド下位バイトタグ（ＢＴＡＧＬ）と
を、対応するＡオペランドタグ有効ビットおよびＢオペ
ランドタグ有効ビットとともに含む。各保留ステーショ
ンエントリはまた、対応する取消ビット（Ｃ）を含む。
【００５７】Ａオペランド上位、中位および下位バイト
タグは、整数オペランドの上位、中位および下位部分用
のタグである。整数オペランドはこのように除算される
が、これはなぜならｘ８６アーキテクチャでは、ｘ８６
整数の下位半ワードの上位バイトもしくは下位バイト、
下位半ワード、または３２ビット倍長語全体のいずれか
を参照することが可能なためである。したがって、Ｍお
よびＬは下位半ワードの上位バイトおよび下位バイトを
示し、かつＵはＢオペランド用の上位半ワードおよびＡ
オペランド用の残りの上位ビット（Ａオペランドの残り
の部分は１６ビットまたは２４ビットのいずれかであり
得るため）を示す。下位半ワードを参照する場合、Ｌタ
グおよびＭタグは同じ値に設定される。保留ステーショ
ンエントリ中で係属中である３２ビット値を参照する場
合、３つのタグすべてが同じ値に設定される。
タグは、整数オペランドの上位、中位および下位部分用
のタグである。整数オペランドはこのように除算される
が、これはなぜならｘ８６アーキテクチャでは、ｘ８６
整数の下位半ワードの上位バイトもしくは下位バイト、
下位半ワード、または３２ビット倍長語全体のいずれか
を参照することが可能なためである。したがって、Ｍお
よびＬは下位半ワードの上位バイトおよび下位バイトを
示し、かつＵはＢオペランド用の上位半ワードおよびＡ
オペランド用の残りの上位ビット（Ａオペランドの残り
の部分は１６ビットまたは２４ビットのいずれかであり
得るため）を示す。下位半ワードを参照する場合、Ｌタ
グおよびＭタグは同じ値に設定される。保留ステーショ
ンエントリ中で係属中である３２ビット値を参照する場
合、３つのタグすべてが同じ値に設定される。
【００５８】取消ビットは特定のオペコードが取消され
ることを示し、このビットは何らかのオペコードが予測
誤り分岐内にある場合に設定される。オペコードが取消
されるのは、実行されるストアがデータキャッシュ１５
０にストアされるエントリの状態を更新するときに、デ
ータキャッシュ１５０中でヒットした取消されたストア
がストアバッファ回路１８０に入ることを防止するため
である。取消されたロードはデータキャッシュ１５０中
にヒットがあっても結果を戻すだけであり、ロードはど
の状態も更新しないために問題とはならない。
ることを示し、このビットは何らかのオペコードが予測
誤り分岐内にある場合に設定される。オペコードが取消
されるのは、実行されるストアがデータキャッシュ１５
０にストアされるエントリの状態を更新するときに、デ
ータキャッシュ１５０中でヒットした取消されたストア
がストアバッファ回路１８０に入ることを防止するため
である。取消されたロードはデータキャッシュ１５０中
にヒットがあっても結果を戻すだけであり、ロードはど
の状態も更新しないために問題とはならない。
【００５９】保留ステーションエントリの保留ステーシ
ョンエントリ有効ビットは、ＩＮＰＵＴ ０入力信号お
よびＩＮＰＵＴ １入力信号のディスパッチ有効ビット
部分に結合される。ディスパッチバスに結合される各入
力信号有効ビットは、ディスパッチ有効ビットがセット
されるときにセットされる。保留ステーションエントリ
のＡオペランドフィールドはＩＮＰＵＴ ０入力信号お
よびＩＮＰＵＴ １入力信号のＡオペランド部分に結合
される。保留ステーションエントリのＢオペランドフィ
ールドはＩＮＰＵＴ ０入力信号およびＩＮＰＵＴ １
入力信号のＢオペランド部分に結合される。保留ステー
ションエントリの変位フィールドはＩＮＰＵＴ ０入力
信号およびＩＮＰＵＴ １入力信号の変位部分に結合さ
れる。保留ステーションエントリの行先タグフィールド
はＩＮＰＵＴ ０入力信号およびＩＮＰＵＴ １入力信
号の行先タグ部分に結合される。保留ステーションエン
トリのオペコードフィールドはＩＮＰＵＴ ０入力信号
およびＩＮＰＵＴ １入力信号のオペコード部分に結合
される。保留ステーションエントリの追加オペコード情
報（ＩＮＬＳ）フィールドはＩＮＬＳバスを介してＩＮ
ＰＵＴ ０入力信号およびＩＮＰＵＴ １入力信号のＩ
ＮＬＳ部分に結合される。
ョンエントリ有効ビットは、ＩＮＰＵＴ ０入力信号お
よびＩＮＰＵＴ １入力信号のディスパッチ有効ビット
部分に結合される。ディスパッチバスに結合される各入
力信号有効ビットは、ディスパッチ有効ビットがセット
されるときにセットされる。保留ステーションエントリ
のＡオペランドフィールドはＩＮＰＵＴ ０入力信号お
よびＩＮＰＵＴ １入力信号のＡオペランド部分に結合
される。保留ステーションエントリのＢオペランドフィ
ールドはＩＮＰＵＴ ０入力信号およびＩＮＰＵＴ １
入力信号のＢオペランド部分に結合される。保留ステー
ションエントリの変位フィールドはＩＮＰＵＴ ０入力
信号およびＩＮＰＵＴ １入力信号の変位部分に結合さ
れる。保留ステーションエントリの行先タグフィールド
はＩＮＰＵＴ ０入力信号およびＩＮＰＵＴ １入力信
号の行先タグ部分に結合される。保留ステーションエン
トリのオペコードフィールドはＩＮＰＵＴ ０入力信号
およびＩＮＰＵＴ １入力信号のオペコード部分に結合
される。保留ステーションエントリの追加オペコード情
報（ＩＮＬＳ）フィールドはＩＮＬＳバスを介してＩＮ
ＰＵＴ ０入力信号およびＩＮＰＵＴ １入力信号のＩ
ＮＬＳ部分に結合される。
【００６０】保留ステーションエントリのＡオペランド
上位バイトタグと、中位バイトタグと、下位バイトタグ
とはＩＮＰＵＴ ０入力信号およびＩＮＰＵＴ １入力
信号のＡタグ部分に結合される。Ｂオペランド上位バイ
トタグと、中位バイトタグと、下位バイトタグとはＩＮ
ＰＵＴ ０入力信号およびＩＮＰＵＴ １入力信号のＢ
タグ部分に結合される。保留ステーションエントリのＡ
オペランドタグ有効ビットおよびＢオペランドタグ有効
ビットはＩＮＰＵＴ ０入力信号およびＩＮＰＵＴ １
入力信号のタグ有効部分に結合される。保留ステーショ
ンエントリの取消ビットは、ロードストアコントローラ
１８２に結合され、かつリオーダバッファ１１４および
分岐セクション１３５から受取った制御情報に基づいて
セットされる。
上位バイトタグと、中位バイトタグと、下位バイトタグ
とはＩＮＰＵＴ ０入力信号およびＩＮＰＵＴ １入力
信号のＡタグ部分に結合される。Ｂオペランド上位バイ
トタグと、中位バイトタグと、下位バイトタグとはＩＮ
ＰＵＴ ０入力信号およびＩＮＰＵＴ １入力信号のＢ
タグ部分に結合される。保留ステーションエントリのＡ
オペランドタグ有効ビットおよびＢオペランドタグ有効
ビットはＩＮＰＵＴ ０入力信号およびＩＮＰＵＴ １
入力信号のタグ有効部分に結合される。保留ステーショ
ンエントリの取消ビットは、ロードストアコントローラ
１８２に結合され、かつリオーダバッファ１１４および
分岐セクション１３５から受取った制御情報に基づいて
セットされる。
【００６１】ロードストアコントローラ１８２によって
発生したタイプ一致信号は、何らかの命令がロードスト
ア機能ユニットに送られたかどうかを決定する。より特
定的には、ロードストアコントローラ１８２がロードス
トア機能ユニットタイプコードが４つのＴＡＤバスのう
ちの１つに与えられたタイプコードと一致すると判断し
た場合、ロードストアコントローラ１８２はＩＮＰＵＴ
０信号のためにその特定のディスパッチ位置を選択す
る。ロードストアコントローラ１８２がロードストア機
能ユニットタイプコードが４つのＴＡＤバスのうちの別
のものによって与えられたタイプコードと一致すると判
断すれば、ロードストアコントローラ１８２はＩＮＰＵ
Ｔ １信号のためにその特定のディスパッチ位置を選択
する。
発生したタイプ一致信号は、何らかの命令がロードスト
ア機能ユニットに送られたかどうかを決定する。より特
定的には、ロードストアコントローラ１８２がロードス
トア機能ユニットタイプコードが４つのＴＡＤバスのう
ちの１つに与えられたタイプコードと一致すると判断し
た場合、ロードストアコントローラ１８２はＩＮＰＵＴ
０信号のためにその特定のディスパッチ位置を選択す
る。ロードストアコントローラ１８２がロードストア機
能ユニットタイプコードが４つのＴＡＤバスのうちの別
のものによって与えられたタイプコードと一致すると判
断すれば、ロードストアコントローラ１８２はＩＮＰＵ
Ｔ １信号のためにその特定のディスパッチ位置を選択
する。
【００６２】図５を参照して、ＲＳ０加算器回路２１６
は保留ステーション２１０からアドレス成分を受け、か
つ線形アドレス信号ＡＤＤＲ Ａおよび有効セグメント
アクセス信号を与える。ＲＳ０加算器回路２１６は、論
理アドレス加算器２４０と線形アドレス加算器２４２と
を含む。論理アドレス加算器２４０は論理アドレスを線
形アドレス加算器２４２に与える。論理アドレス加算器
２４０はＡオペランドマルチプレクサ２４４からＡオペ
ランド加算器信号を受け、Ｂオペランドマルチプレクサ
２４６からＢオペランド加算器信号を受け、かつ変位マ
ルチプレクサ２４８から変位加算器信号を受ける。
は保留ステーション２１０からアドレス成分を受け、か
つ線形アドレス信号ＡＤＤＲ Ａおよび有効セグメント
アクセス信号を与える。ＲＳ０加算器回路２１６は、論
理アドレス加算器２４０と線形アドレス加算器２４２と
を含む。論理アドレス加算器２４０は論理アドレスを線
形アドレス加算器２４２に与える。論理アドレス加算器
２４０はＡオペランドマルチプレクサ２４４からＡオペ
ランド加算器信号を受け、Ｂオペランドマルチプレクサ
２４６からＢオペランド加算器信号を受け、かつ変位マ
ルチプレクサ２４８から変位加算器信号を受ける。
【００６３】オペランドマルチプレクサ回路２４４は量
ゼロを受けるとともに、保留ステーションエントリ２１
０からＡオペランドを受け、マルチプレクスされＡオペ
ランド加算器信号として与えられる値は、ロードストア
コントローラ１８２から受取ったアドレスモード制御情
報によって決定される。Ｂオペランドマルチプレクサ回
路２４６はシフト回路２４７からスケーリングされたＢ
オペランドを受ける。Ｂオペランドは、ＩＮＬＳバスを
介して命令デコーダ１０８から受取ったスケール信号に
基づいてスケーリングされる。Ｂオペランドマルチプレ
クサ回路２４６はまた、ロードストアコントローラ１８
２の制御下で開始アドレスレジスタ２４９にストアされ
る開始アドレスと、以前の誤整列したアクセスから誤整
列したアクセスレジスタ４５１にストアされる誤整列し
たアクセス１アドレスとを受ける。マルチプレクスされ
Ｂオペランド加算器信号として与えられる値はアドレス
モード制御情報によって決定される。変位マルチプレク
サ回路２４８は保留ステーションエントリ２１０から変
位アドレス成分を受ける。変位マルチプレクサ回路２４
８はまた、量４、５、−４、および−２を受ける。マル
チプレクスされかつ変位加算器信号として与えられる値
はアドレスモード制御情報によって決定される。
ゼロを受けるとともに、保留ステーションエントリ２１
０からＡオペランドを受け、マルチプレクスされＡオペ
ランド加算器信号として与えられる値は、ロードストア
コントローラ１８２から受取ったアドレスモード制御情
報によって決定される。Ｂオペランドマルチプレクサ回
路２４６はシフト回路２４７からスケーリングされたＢ
オペランドを受ける。Ｂオペランドは、ＩＮＬＳバスを
介して命令デコーダ１０８から受取ったスケール信号に
基づいてスケーリングされる。Ｂオペランドマルチプレ
クサ回路２４６はまた、ロードストアコントローラ１８
２の制御下で開始アドレスレジスタ２４９にストアされ
る開始アドレスと、以前の誤整列したアクセスから誤整
列したアクセスレジスタ４５１にストアされる誤整列し
たアクセス１アドレスとを受ける。マルチプレクスされ
Ｂオペランド加算器信号として与えられる値はアドレス
モード制御情報によって決定される。変位マルチプレク
サ回路２４８は保留ステーションエントリ２１０から変
位アドレス成分を受ける。変位マルチプレクサ回路２４
８はまた、量４、５、−４、および−２を受ける。マル
チプレクスされかつ変位加算器信号として与えられる値
はアドレスモード制御情報によって決定される。
【００６４】整列したアクセスロード動作については、
Ａオペランドがマルチプレクサ２４４によって選択さ
れ、Ｂオペランドがマルチプレクサ２４６によって選択
され、かつ変位が２４８によって選択される。誤整列し
たアクセスロード動作、つまり倍長語境界を横切るアク
セスについては、第１の誤整列したアクセスアドレスが
ノーマルロード動作として発生し、かつ加算器２４０は
誤整列したアクセス１アドレスを発生する。誤整列した
アクセス１レジスタ２５１はこの誤整列したアクセス１
アドレスを保持する。次のクロックサイクルでは、Ａオ
ペランドマルチプレクサ２４４によって値０が選択さ
れ、Ｂオペランドマルチプレクサ２４６によって値４が
選択され、かつマルチプレクサ２４８によって誤整列し
たアクセス１アドレスが選択され、こうして加算器２４
０が誤整列したアクセス１アドレスに量４を加える。複
数ＲＯＰ動作、たとえば６４ビットロード動作について
は、ノーマルロード動作として第１のアクセスアドレス
が発生され、かつ加算器２４０は複数ＲＯＰ開始アドレ
スを発生する。開始アドレスレジスタ２４９はこの開始
アドレスを保持する。第２のＲＯＰがアクセスされる場
合、マルチプレクサ２４８からの開始アドレスと、マル
チプレクサ２４６からの値４とを加えることによって第
２のＲＯＰアドレスが形成される。８０ビット複数ＲＯ
Ｐ動作については、マルチプレクサ２４６によって値５
が与えられる。各複数ＲＯＰ動作は誤整列する場合があ
り、この場合は、開始アドレスは誤整列したアクセスア
ドレス１と同じ働きをする。ＰＵＳＨ動作については、
動作のアクセスサイズに依存してＢオペランドアドレス
からある値が減じられる。もしアクセスサイズが倍長語
であれば、値４が減算され、もしアクセスサイズが語で
あれば、値２が減算される。シフト回路２７を制御する
スケーリング係数がＩＮＬＳ情報に基づいてロードスト
アコントローラ１８２によって発生する。
Ａオペランドがマルチプレクサ２４４によって選択さ
れ、Ｂオペランドがマルチプレクサ２４６によって選択
され、かつ変位が２４８によって選択される。誤整列し
たアクセスロード動作、つまり倍長語境界を横切るアク
セスについては、第１の誤整列したアクセスアドレスが
ノーマルロード動作として発生し、かつ加算器２４０は
誤整列したアクセス１アドレスを発生する。誤整列した
アクセス１レジスタ２５１はこの誤整列したアクセス１
アドレスを保持する。次のクロックサイクルでは、Ａオ
ペランドマルチプレクサ２４４によって値０が選択さ
れ、Ｂオペランドマルチプレクサ２４６によって値４が
選択され、かつマルチプレクサ２４８によって誤整列し
たアクセス１アドレスが選択され、こうして加算器２４
０が誤整列したアクセス１アドレスに量４を加える。複
数ＲＯＰ動作、たとえば６４ビットロード動作について
は、ノーマルロード動作として第１のアクセスアドレス
が発生され、かつ加算器２４０は複数ＲＯＰ開始アドレ
スを発生する。開始アドレスレジスタ２４９はこの開始
アドレスを保持する。第２のＲＯＰがアクセスされる場
合、マルチプレクサ２４８からの開始アドレスと、マル
チプレクサ２４６からの値４とを加えることによって第
２のＲＯＰアドレスが形成される。８０ビット複数ＲＯ
Ｐ動作については、マルチプレクサ２４６によって値５
が与えられる。各複数ＲＯＰ動作は誤整列する場合があ
り、この場合は、開始アドレスは誤整列したアクセスア
ドレス１と同じ働きをする。ＰＵＳＨ動作については、
動作のアクセスサイズに依存してＢオペランドアドレス
からある値が減じられる。もしアクセスサイズが倍長語
であれば、値４が減算され、もしアクセスサイズが語で
あれば、値２が減算される。シフト回路２７を制御する
スケーリング係数がＩＮＬＳ情報に基づいてロードスト
アコントローラ１８２によって発生する。
【００６５】加算器回路２１６はまた、セグメントディ
スクリプタアレイ２５０と、リミットチェック回路２５
２とを含む。セグメントディスクリプタアレイ２５０は
セグメントリミット信号をリミット回路２５２に与え、
セグメントベースアドレス信号を加算器回路２４２に与
える。リミットチェック回路２５２はまた、論理加算器
２４０から論理アドレスを受け、かつ論理アドレスがセ
グメントディスクリプタアレイ２５０によって与えられ
るリミットで説明されるようなセグメントリミット内で
あることを示す有効セグメントアクセス信号を与える。
スクリプタアレイ２５０と、リミットチェック回路２５
２とを含む。セグメントディスクリプタアレイ２５０は
セグメントリミット信号をリミット回路２５２に与え、
セグメントベースアドレス信号を加算器回路２４２に与
える。リミットチェック回路２５２はまた、論理加算器
２４０から論理アドレスを受け、かつ論理アドレスがセ
グメントディスクリプタアレイ２５０によって与えられ
るリミットで説明されるようなセグメントリミット内で
あることを示す有効セグメントアクセス信号を与える。
【００６６】加算器回路２４０は、Ａオペランド加算器
信号とＢオペランド加算器信号と変位加算器信号とを受
け、これらの信号を加算して論理アドレス信号を与え
る。加算器回路２４２はセグメントディスクリプタアレ
イ２５０から受取ったセグメントベースアドレスを論理
アドレスに加えて線形アドレスを与える。
信号とＢオペランド加算器信号と変位加算器信号とを受
け、これらの信号を加算して論理アドレス信号を与え
る。加算器回路２４２はセグメントディスクリプタアレ
イ２５０から受取ったセグメントベースアドレスを論理
アドレスに加えて線形アドレスを与える。
【００６７】ＲＳ１加算器２１８はＲＳ０加算器と同様
であるが、ただしＲＳ０保留ステーションを用いる場合
にのみ整列していないアクセスが実行されるため、ＲＳ
１加算器２１８はマルチプレクサ２４８を含まない。Ｒ
Ｓ１加算器２１８中では、変位加算器信号として変位が
直接加算器２４０に与えられる。さらに、未整列のアク
セスは実行されないため、ＲＳ１加算器２１８用のマル
チプレクサ２４６には値４および値５は与えられない。
であるが、ただしＲＳ０保留ステーションを用いる場合
にのみ整列していないアクセスが実行されるため、ＲＳ
１加算器２１８はマルチプレクサ２４８を含まない。Ｒ
Ｓ１加算器２１８中では、変位加算器信号として変位が
直接加算器２４０に与えられる。さらに、未整列のアク
セスは実行されないため、ＲＳ１加算器２１８用のマル
チプレクサ２４６には値４および値５は与えられない。
【００６８】図６を参照して、ストアバッファは、Ａポ
ートマージ回路３０６およびＢポートマージ回路３０８
とともに、４つのストアバッファエントリＳＢ０ ３０
０、ＳＢ１ ３０１、ＳＢ２ ３０２、およびＳＢ３
３０３を含む。ポートマージ回路３０６はデータキャッ
シュ１５０からＡポートデータ信号を受け、かつ保留ス
テーション回路１２４の保留ステーションエントリＲＳ
０からＡポートデータ信号を受け、さらにこれらの信号
をマージしてストアバッファエントリＳＢ０−ＳＢ３に
マージされたＡデータ信号を与える。Ｂポートマージ回
路３０８はデータキャッシュ１５０からＢポートデータ
信号を受け、かつ保留ステーション回路１２４の保留ス
テーションエントリＲＳ１からＢポートデータ信号を受
け、さらにこれらの信号をマージしてストアバッファエ
ントリＳＢ０−ＳＢ３にマージされたＢデータ信号を与
える。マージ回路３０６、３０８を設けることにより、
ステアリング機能が与えられる。
ートマージ回路３０６およびＢポートマージ回路３０８
とともに、４つのストアバッファエントリＳＢ０ ３０
０、ＳＢ１ ３０１、ＳＢ２ ３０２、およびＳＢ３
３０３を含む。ポートマージ回路３０６はデータキャッ
シュ１５０からＡポートデータ信号を受け、かつ保留ス
テーション回路１２４の保留ステーションエントリＲＳ
０からＡポートデータ信号を受け、さらにこれらの信号
をマージしてストアバッファエントリＳＢ０−ＳＢ３に
マージされたＡデータ信号を与える。Ｂポートマージ回
路３０８はデータキャッシュ１５０からＢポートデータ
信号を受け、かつ保留ステーション回路１２４の保留ス
テーションエントリＲＳ１からＢポートデータ信号を受
け、さらにこれらの信号をマージしてストアバッファエ
ントリＳＢ０−ＳＢ３にマージされたＢデータ信号を与
える。マージ回路３０６、３０８を設けることにより、
ステアリング機能が与えられる。
【００６９】たとえば、４バイトＤＡＴＡ Ａ信号のう
ちの１バイトが、保留ステーション回路１２４によって
与えられる場合に更新されているかもしれない。この更
新されたバイトは、データキャッシュ１５０によって与
えられたＤＡＴＡ Ａ信号からの３つの残りのバイトと
マージされる。マージ回路３０６、３０８は、アクセス
サイズ、線形アドレスの最下位２ビット、およびアクセ
スが誤整列されたアクセス１であるかまたは誤整列され
たアクセス２であるかに基づいて、ロードストアコント
ローラ１８２によって制御される。読出修正書込動作と
してストアが行なわれるため、マージ回路３０６、３０
８によって与えられるステアリング機能が可能である。
このステアリング機能を与えることにより、データキャ
ッシュ１５０はデータキャッシュ１５０へのすべてのア
クセスが３２ビット倍長語アクセスであるため複雑なス
テアリング回路を必要としない。さらに、ストアバッフ
ァエントリ中にある情報はすべてデータキャッシュ１５
０にストアされる予定の情報を反映しているため、ロー
ドストア機能ユニット１３４がロード転送動作を行なう
ことが可能となる。ロード転送動作においては、ストア
バッファエントリをアクセスすることによってストアが
実際にデータキャッシュ１５０中にストアされる前にロ
ードが実行されてもよく、ロード転送によりマイクロプ
ロセッサのクリティカルなタイミング経路からストア動
作を取除く。
ちの１バイトが、保留ステーション回路１２４によって
与えられる場合に更新されているかもしれない。この更
新されたバイトは、データキャッシュ１５０によって与
えられたＤＡＴＡ Ａ信号からの３つの残りのバイトと
マージされる。マージ回路３０６、３０８は、アクセス
サイズ、線形アドレスの最下位２ビット、およびアクセ
スが誤整列されたアクセス１であるかまたは誤整列され
たアクセス２であるかに基づいて、ロードストアコント
ローラ１８２によって制御される。読出修正書込動作と
してストアが行なわれるため、マージ回路３０６、３０
８によって与えられるステアリング機能が可能である。
このステアリング機能を与えることにより、データキャ
ッシュ１５０はデータキャッシュ１５０へのすべてのア
クセスが３２ビット倍長語アクセスであるため複雑なス
テアリング回路を必要としない。さらに、ストアバッフ
ァエントリ中にある情報はすべてデータキャッシュ１５
０にストアされる予定の情報を反映しているため、ロー
ドストア機能ユニット１３４がロード転送動作を行なう
ことが可能となる。ロード転送動作においては、ストア
バッファエントリをアクセスすることによってストアが
実際にデータキャッシュ１５０中にストアされる前にロ
ードが実行されてもよく、ロード転送によりマイクロプ
ロセッサのクリティカルなタイミング経路からストア動
作を取除く。
【００７０】各ストアバッファエントリはまた、４つの
結果バスから入力信号を受け、保留ステーション１２４
からＡＤＤＲ Ａアドレス信号およびＡＤＤＲ Ｂアド
レス信号を受け、かつ保留ステーション１２４からＴＡ
Ｇ Ａタグ信号およびＴＡＧＢタグ信号を受取るととも
に、ロードストアコントローラ１８２から制御信号を受
取る。これらの制御信号はロード信号およびシフト信号
を含む。さらに、ストアバッファエントリＳＢ０はスト
アバッファエントリＳＢ１からの出力を受け、かつスト
ア出力をＩＡＤバス１０２に与える。ストアバッファエ
ントリＳＢ１はストアバッファエントリＳＢ２から出力
されたストアバッファエントリを受け、かつまたストア
バッファエントリＳＢ０から出力されたストアバッファ
エントリを受け、さらにストアバッファエントリ出力を
ＳＢ０に与える。ストアバッファエントリＳＢ２は、ス
トアバッファエントリＳＢ３から出力されたストアバッ
ファエントリを受け、かつまたストアバッファエントリ
ＳＢ０およびＳＢ１からエントリを受け、さらにストア
バッファエントリ出力をＳＢ１に与える。ストアバッフ
ァＳＢ３は、ストアバッファエントリＳＢ０、ＳＢ１お
よびＳＢ２から出力されたストアバッファエントリを受
け、かつストアバッファエントリ出力をＳＢ２に与え
る。
結果バスから入力信号を受け、保留ステーション１２４
からＡＤＤＲ Ａアドレス信号およびＡＤＤＲ Ｂアド
レス信号を受け、かつ保留ステーション１２４からＴＡ
Ｇ Ａタグ信号およびＴＡＧＢタグ信号を受取るととも
に、ロードストアコントローラ１８２から制御信号を受
取る。これらの制御信号はロード信号およびシフト信号
を含む。さらに、ストアバッファエントリＳＢ０はスト
アバッファエントリＳＢ１からの出力を受け、かつスト
ア出力をＩＡＤバス１０２に与える。ストアバッファエ
ントリＳＢ１はストアバッファエントリＳＢ２から出力
されたストアバッファエントリを受け、かつまたストア
バッファエントリＳＢ０から出力されたストアバッファ
エントリを受け、さらにストアバッファエントリ出力を
ＳＢ０に与える。ストアバッファエントリＳＢ２は、ス
トアバッファエントリＳＢ３から出力されたストアバッ
ファエントリを受け、かつまたストアバッファエントリ
ＳＢ０およびＳＢ１からエントリを受け、さらにストア
バッファエントリ出力をＳＢ１に与える。ストアバッフ
ァＳＢ３は、ストアバッファエントリＳＢ０、ＳＢ１お
よびＳＢ２から出力されたストアバッファエントリを受
け、かつストアバッファエントリ出力をＳＢ２に与え
る。
【００７１】ストアバッファエントリＳＢ１−ＳＢ３に
下位ストアバッファエントリからのフィードバックを与
えることにより、ストア転送動作が可能となる。たとえ
ば、ストアバッファエントリＳＢ０を上位ストアバッフ
ァエントリＳＢ１−ＳＢ３に与えることによって、これ
らのストアバッファエントリが同じ線形アドレスを有す
る場合にＳＢ０ストアバッファエントリと上位エントリ
とを組合わせることができる。さらに、ストアバッファ
エントリがストアされる場合はエントリに対するあらゆ
る修正を含む。ストア転送機能については以下により詳
しく説明する。
下位ストアバッファエントリからのフィードバックを与
えることにより、ストア転送動作が可能となる。たとえ
ば、ストアバッファエントリＳＢ０を上位ストアバッフ
ァエントリＳＢ１−ＳＢ３に与えることによって、これ
らのストアバッファエントリが同じ線形アドレスを有す
る場合にＳＢ０ストアバッファエントリと上位エントリ
とを組合わせることができる。さらに、ストアバッファ
エントリがストアされる場合はエントリに対するあらゆ
る修正を含む。ストア転送機能については以下により詳
しく説明する。
【００７２】ストア転送により、前のストアがデータキ
ャッシュ１５０にストアされるまで保留ステーションを
停止させることなくシステムが動作できる。ｘ８６アー
キテクチャにおいては、かなりの数の連続したバイトの
アクセスが発生するため、ストア動作に対するロード動
作の従属性を取除くことによって、ロードが行なわれる
速度がストア転送によって大幅に上昇する。
ャッシュ１５０にストアされるまで保留ステーションを
停止させることなくシステムが動作できる。ｘ８６アー
キテクチャにおいては、かなりの数の連続したバイトの
アクセスが発生するため、ストア動作に対するロード動
作の従属性を取除くことによって、ロードが行なわれる
速度がストア転送によって大幅に上昇する。
【００７３】図７を参照して、ストアバッファ回路１８
０の各ストアバッファエントリＳＢ０−ＳＢ３はストア
バッファエントリ３３９で説明した情報を含む。ストア
バッファエントリ３３９は３２ビットデータ倍長語３４
０と、タグ部分３４１と、３２ビット線形アドレス３４
２と、制御情報部分３４４とを含む。データ倍長語３４
０は４つのデータバイト、つまりデータバイト０−デー
タバイト３を含む。
０の各ストアバッファエントリＳＢ０−ＳＢ３はストア
バッファエントリ３３９で説明した情報を含む。ストア
バッファエントリ３３９は３２ビットデータ倍長語３４
０と、タグ部分３４１と、３２ビット線形アドレス３４
２と、制御情報部分３４４とを含む。データ倍長語３４
０は４つのデータバイト、つまりデータバイト０−デー
タバイト３を含む。
【００７４】タグ部分３４１はデータバイト０−３に対
応する４つのバイトタグ部分を含む。バイト０タグ部分
はバイト０タグ（ＴＡＧ ＢＹＴＥ ０）と、バイト０
制御ビット（Ｂ０）と、バイト０タグ有効ビット（Ｔ
Ｖ）とを含む。バイト１タグ部分は、バイト１タグ（Ｔ
ＡＧ ＢＹＴＥ １）と、バイト１制御ビット（Ｂ１）
と、バイト１タグ有効ビット（ＴＶ）とを含む。バイト
２タグ部分は、バイト２タグ（ＴＡＧ ＢＹＴＥ ２）
と、バイト２制御ビット（Ｂ０、Ｂ１）と、バイト２タ
グ有効ビット（ＴＶ）とを含む。バイト３タグ部分は、
バイト３タグ（ＴＡＧ ＢＹＴＥ ３）と、バイト３制
御ビット（Ｂ０、Ｂ１）と、バイト３タグ有効ビット
（ＴＶ）とを含む。
応する４つのバイトタグ部分を含む。バイト０タグ部分
はバイト０タグ（ＴＡＧ ＢＹＴＥ ０）と、バイト０
制御ビット（Ｂ０）と、バイト０タグ有効ビット（Ｔ
Ｖ）とを含む。バイト１タグ部分は、バイト１タグ（Ｔ
ＡＧ ＢＹＴＥ １）と、バイト１制御ビット（Ｂ１）
と、バイト１タグ有効ビット（ＴＶ）とを含む。バイト
２タグ部分は、バイト２タグ（ＴＡＧ ＢＹＴＥ ２）
と、バイト２制御ビット（Ｂ０、Ｂ１）と、バイト２タ
グ有効ビット（ＴＶ）とを含む。バイト３タグ部分は、
バイト３タグ（ＴＡＧ ＢＹＴＥ ３）と、バイト３制
御ビット（Ｂ０、Ｂ１）と、バイト３タグ有効ビット
（ＴＶ）とを含む。
【００７５】バイトタグＴＡＧ ＢＹＴＥ ０−３は結
果バスからデータバイト０−３を取出すためのタグを与
える。バイト制御ビットはどの結果バスバイトからデー
タバイトが取出されるべきかを示す。より特定的には、
バイト０制御ビットＢ０がセットされている場合は、デ
ータが結果バスバイト１から転送されるべきであり、も
しバイト０制御ビットＢ０がクリアされていれば、デー
タが結果バスバイト０から転送されるべきであることを
示す。バイト１制御ビットＢ１がセットされている場合
は、結果バスバイト０からデータが転送されるべきであ
り、もしバイト１制御ビットＢ１がクリアされている
と、データが結果バスバイト１から転送されるべきであ
ることを示す。バイト２制御ビットＢ１がセットされて
いる場合は、結果バスバイト１からデータが転送される
べきであることを示し、バイト２制御ビットＢ０がセッ
トされている場合は、結果バスバイト０からデータが転
送されるべきであることを示し、もしバイト２制御ビッ
トＢ０およびＢ１がクリアされていると、データは結果
バスバイト２から転送されるべきである。バイト３制御
ビットＢ１がセットされる場合は結果バスバイト１から
データが転送されるべきであることを示し、かつバイト
３制御ビットＢ０がセットされている場合は結果バスバ
イト０からデータが転送されるべきであることを示し、
もしバイト３制御ビットＢ０およびＢ１がクリアされて
いると、データは結果バスバイト３から転送されるべき
である。バイトタグ有効ビットＴＶは対応するタグフィ
ールドが有効バイトタグを含むことを示す。
果バスからデータバイト０−３を取出すためのタグを与
える。バイト制御ビットはどの結果バスバイトからデー
タバイトが取出されるべきかを示す。より特定的には、
バイト０制御ビットＢ０がセットされている場合は、デ
ータが結果バスバイト１から転送されるべきであり、も
しバイト０制御ビットＢ０がクリアされていれば、デー
タが結果バスバイト０から転送されるべきであることを
示す。バイト１制御ビットＢ１がセットされている場合
は、結果バスバイト０からデータが転送されるべきであ
り、もしバイト１制御ビットＢ１がクリアされている
と、データが結果バスバイト１から転送されるべきであ
ることを示す。バイト２制御ビットＢ１がセットされて
いる場合は、結果バスバイト１からデータが転送される
べきであることを示し、バイト２制御ビットＢ０がセッ
トされている場合は、結果バスバイト０からデータが転
送されるべきであることを示し、もしバイト２制御ビッ
トＢ０およびＢ１がクリアされていると、データは結果
バスバイト２から転送されるべきである。バイト３制御
ビットＢ１がセットされる場合は結果バスバイト１から
データが転送されるべきであることを示し、かつバイト
３制御ビットＢ０がセットされている場合は結果バスバ
イト０からデータが転送されるべきであることを示し、
もしバイト３制御ビットＢ０およびＢ１がクリアされて
いると、データは結果バスバイト３から転送されるべき
である。バイトタグ有効ビットＴＶは対応するタグフィ
ールドが有効バイトタグを含むことを示す。
【００７６】ストアバッファタグはメモリ中の実際のバ
イト位置を示すが、保留ステーションタグではタグと位
置との間には１対１の対応は存在しない。保留ステーシ
ョンタグを用いれば、ＬタグおよびＭタグはストアバッ
ファタグ内の任意の場所にマッピングすることができ
る。有効タグのついた未整列のアクセスはストアバッフ
ァの中へは入れない。未整列のアクセスストアについて
は、保留ステーションエントリＲＳ０およびＲＳ１は保
留ステーションが有効データを受取るまで待機し、その
後データは２つのストアバッファエントリとしてストア
バッファに与えられる。
イト位置を示すが、保留ステーションタグではタグと位
置との間には１対１の対応は存在しない。保留ステーシ
ョンタグを用いれば、ＬタグおよびＭタグはストアバッ
ファタグ内の任意の場所にマッピングすることができ
る。有効タグのついた未整列のアクセスはストアバッフ
ァの中へは入れない。未整列のアクセスストアについて
は、保留ステーションエントリＲＳ０およびＲＳ１は保
留ステーションが有効データを受取るまで待機し、その
後データは２つのストアバッファエントリとしてストア
バッファに与えられる。
【００７７】制御部分３４４はストアバッファエントリ
有効ビット（Ｖ）と、２ビット未整列アクセス制御信号
（ＵＡ）と、書込保護ビット（ＷＢ）と、キャッシュ不
可ストアビット（ＮＣ）と、入力／出力アクセスビット
（ＩＯ）と、浮動小数点更新ポインタビット（ＦＰ）
と、物理アクセスビット（Ｐ）と、ロックされたアクセ
スビット（Ｌ）と、２ビットカラム表示ビット（Ｃ１）
とを含む。ストアバッファエントリ有効ビットは、特定
のエントリが有効である、つまりこのストアバッファエ
ントリ中に何らかの有効な情報がストアされていること
を示す。未整列のアクセス制御信号は、未整列のアクセ
スのどの部分、つまり第１の部分または第２の部分のど
ちらがエントリにストアされるかを示す。キャッシュ不
可ストアビットは、ストアエントリがキャッシュ不可な
ためエントリをデータキャッシュ１５０に書込むことが
できないことを示す。Ｉ／Ｏアクセスビットは外部イン
タフェースに対してＩ／Ｏアクセスが発生していること
を示す。物理アクセスビットは、ストアアドレスが物理
アドレスであるため、メモリ管理ユニットが線形−物理
変換をバイパスすべきであることを示し、これはロード
ストア機能ユニットがメモリ管理ユニット１６４のペー
ジディレクトリまたはＴＬＢのいずれかを更新している
場合に発生する。ロックされたアクセスビットは、以前
のロードによってロックされているかもしれない外部バ
スのロックを外すことを示す。カラム表示信号は、デー
タキャッシュの４つのカラムのうちの書込まれつつある
１つを示し、このためストア動作を実行する際にデータ
キャッシュ１５０中でカラムルックアップを実行する必
要がないことを示す。
有効ビット（Ｖ）と、２ビット未整列アクセス制御信号
（ＵＡ）と、書込保護ビット（ＷＢ）と、キャッシュ不
可ストアビット（ＮＣ）と、入力／出力アクセスビット
（ＩＯ）と、浮動小数点更新ポインタビット（ＦＰ）
と、物理アクセスビット（Ｐ）と、ロックされたアクセ
スビット（Ｌ）と、２ビットカラム表示ビット（Ｃ１）
とを含む。ストアバッファエントリ有効ビットは、特定
のエントリが有効である、つまりこのストアバッファエ
ントリ中に何らかの有効な情報がストアされていること
を示す。未整列のアクセス制御信号は、未整列のアクセ
スのどの部分、つまり第１の部分または第２の部分のど
ちらがエントリにストアされるかを示す。キャッシュ不
可ストアビットは、ストアエントリがキャッシュ不可な
ためエントリをデータキャッシュ１５０に書込むことが
できないことを示す。Ｉ／Ｏアクセスビットは外部イン
タフェースに対してＩ／Ｏアクセスが発生していること
を示す。物理アクセスビットは、ストアアドレスが物理
アドレスであるため、メモリ管理ユニットが線形−物理
変換をバイパスすべきであることを示し、これはロード
ストア機能ユニットがメモリ管理ユニット１６４のペー
ジディレクトリまたはＴＬＢのいずれかを更新している
場合に発生する。ロックされたアクセスビットは、以前
のロードによってロックされているかもしれない外部バ
スのロックを外すことを示す。カラム表示信号は、デー
タキャッシュの４つのカラムのうちの書込まれつつある
１つを示し、このためストア動作を実行する際にデータ
キャッシュ１５０中でカラムルックアップを実行する必
要がないことを示す。
【００７８】図８を参照して、ストアバッファエントリ
回路ＳＢ２ ３０２が各ストアバッファエントリ回路の
一例として示される。ストアバッファエントリ回路３０
２は、ストアバッファエントリ３３９のデータバイト０
−３に対応するストアバッファエントリバイトデータマ
ルチプレクサ３６２、３６３、３６４、および３６５
と、ストアバッファエントリ３３９のタグに対応するス
トアバッファエントリタグマルチプレクサ３７０と、ス
トアバッファエントリマルチプレクサ３３９のアドレス
に対応するストアバッファエントリアドレスマルチプレ
クサ３７２とともに、ストアバッファエントリレジスタ
３６０を含む。ストアバッファエントリ回路３０２はま
た、タグ比較回路３７４とアドレス比較回路３７６とを
含む。ストアバッファエントリレジスタ３６０は、スト
アバッファデータエントリレジスタ３８０と、ストアバ
ッファアドレスエントリレジスタ３８２と、ストアバッ
ファタグエントリレジスタ３８４と、ストアバッファ制
御エントリレジスタ３８６とを含む。
回路ＳＢ２ ３０２が各ストアバッファエントリ回路の
一例として示される。ストアバッファエントリ回路３０
２は、ストアバッファエントリ３３９のデータバイト０
−３に対応するストアバッファエントリバイトデータマ
ルチプレクサ３６２、３６３、３６４、および３６５
と、ストアバッファエントリ３３９のタグに対応するス
トアバッファエントリタグマルチプレクサ３７０と、ス
トアバッファエントリマルチプレクサ３３９のアドレス
に対応するストアバッファエントリアドレスマルチプレ
クサ３７２とともに、ストアバッファエントリレジスタ
３６０を含む。ストアバッファエントリ回路３０２はま
た、タグ比較回路３７４とアドレス比較回路３７６とを
含む。ストアバッファエントリレジスタ３６０は、スト
アバッファデータエントリレジスタ３８０と、ストアバ
ッファアドレスエントリレジスタ３８２と、ストアバッ
ファタグエントリレジスタ３８４と、ストアバッファ制
御エントリレジスタ３８６とを含む。
【００７９】ストアバッファエントリレジスタ回路３６
０は、ストアバッファエントリデータバイトマルチプレ
クサ３６２−３６５と、タグマルチプレクサ３７０と、
アドレスマルチプレクサ３７２とからストアバッファエ
ントリ３３９を並列に受け、かつストアバッファエント
リ回路ＳＢ１およびＳＢ３に並列にストアバッファエン
トリ３３９を与えるレジスタである。さらに、ストアバ
ッファデータエントリレジスタ３８０は、保留ステーシ
ョンミキサ回路２２０のデータポートＡおよびデータポ
ートＢにデータバイト０−３を与える。これらのデータ
バイトはロードストア機能ユニット１３４によるロード
転送動作の実行を可能にするために与えられる。
０は、ストアバッファエントリデータバイトマルチプレ
クサ３６２−３６５と、タグマルチプレクサ３７０と、
アドレスマルチプレクサ３７２とからストアバッファエ
ントリ３３９を並列に受け、かつストアバッファエント
リ回路ＳＢ１およびＳＢ３に並列にストアバッファエン
トリ３３９を与えるレジスタである。さらに、ストアバ
ッファデータエントリレジスタ３８０は、保留ステーシ
ョンミキサ回路２２０のデータポートＡおよびデータポ
ートＢにデータバイト０−３を与える。これらのデータ
バイトはロードストア機能ユニット１３４によるロード
転送動作の実行を可能にするために与えられる。
【００８０】バイトマルチプレクサ回路３６２−３６５
は、Ａマージ回路３０６、Ｂマージ回路３０８、および
４つの結果バスならびにストアバッファエントリ回路Ｓ
Ｂ３、ＳＢ０およびＳＢ１からそれぞれバイトを受取
る。バイトマルチプレクサ回路３６２−３６５はストア
バッファ制御信号によって制御され、これらのストアバ
ッファ制御信号は、各ストアバッファエントリ毎の線形
アドレス、および保留ステーション中のエントリからの
線形アドレスの一致に基づいてロードストアコントロー
ラ１８２によって与えられる。結果バスはストアバッフ
ァ制御信号によって制御され、これらのストアバッファ
制御信号は特定のバイトについてタグ有効ビットが存在
するかどうかに基づいてロードストアコントローラ１８
２によって与えられる。もしタグ有効ビットが特定のバ
イトについてセットされると、その特定のバイトは結果
バスをモニタし、かつタグに一致する値を有する結果バ
スであればどれでもマルチプレクスする。
は、Ａマージ回路３０６、Ｂマージ回路３０８、および
４つの結果バスならびにストアバッファエントリ回路Ｓ
Ｂ３、ＳＢ０およびＳＢ１からそれぞれバイトを受取
る。バイトマルチプレクサ回路３６２−３６５はストア
バッファ制御信号によって制御され、これらのストアバ
ッファ制御信号は、各ストアバッファエントリ毎の線形
アドレス、および保留ステーション中のエントリからの
線形アドレスの一致に基づいてロードストアコントロー
ラ１８２によって与えられる。結果バスはストアバッフ
ァ制御信号によって制御され、これらのストアバッファ
制御信号は特定のバイトについてタグ有効ビットが存在
するかどうかに基づいてロードストアコントローラ１８
２によって与えられる。もしタグ有効ビットが特定のバ
イトについてセットされると、その特定のバイトは結果
バスをモニタし、かつタグに一致する値を有する結果バ
スであればどれでもマルチプレクスする。
【００８１】たとえば、バイトマルチプレクサ回路３６
２は、Ａマージ信号と、Ｂマージ信号と４つの結果信号
と、ストアバッファエントリＳＢ３、ＳＢ０およびＳＢ
１との各々からバイト０データを受取る。ストアバッフ
ァ制御信号に基づいて、バイトマルチプレクサ回路３６
２はこれらのデータバイトの１つをストアバッファレジ
スタ回路３６０中に保持されるＳＢ２ストアバッファエ
ントリとして与える。
２は、Ａマージ信号と、Ｂマージ信号と４つの結果信号
と、ストアバッファエントリＳＢ３、ＳＢ０およびＳＢ
１との各々からバイト０データを受取る。ストアバッフ
ァ制御信号に基づいて、バイトマルチプレクサ回路３６
２はこれらのデータバイトの１つをストアバッファレジ
スタ回路３６０中に保持されるＳＢ２ストアバッファエ
ントリとして与える。
【００８２】ストアバッファデータレジスタ３８０にス
トアされる各バイトはメモリにストアされているものを
直接反映するため、データバイトをメモリにストアされ
ているものに対応させるようにバイトステアリングが設
けられる。バイトステアリングは、バイトマルチプレク
サ０ ３６２およびバイトマルチプレクサ１ ３６３に
４つの結果バスバイト０および４つの結果バスバイト１
からの入力を並列に与え、バイトマルチプレクサ２ ３
６４に４つの結果バスバイト０、４つの結果バスバイト
１および４つの結果バスバイト２からの入力を並列に与
え、かつバイトマルチプレクサ３ ３６５に４つの結果
バスバイト０、４つの結果バスバイト１および４つの結
果バスバイト３からの入力を並列に与えることによって
設けられる。結果信号のＬバイトおよびＭバイトはスト
アバッファ中のどのバイト位置にも対応し得るため、マ
ルチプレクサ２および３ ３６４、３６５は結果バスバ
イト０および１を受取る。しかしながら、結果バイト２
はデータバイト２にのみ対応でき、かつ結果バイト３は
データバイト３にのみ対応できる。
トアされる各バイトはメモリにストアされているものを
直接反映するため、データバイトをメモリにストアされ
ているものに対応させるようにバイトステアリングが設
けられる。バイトステアリングは、バイトマルチプレク
サ０ ３６２およびバイトマルチプレクサ１ ３６３に
４つの結果バスバイト０および４つの結果バスバイト１
からの入力を並列に与え、バイトマルチプレクサ２ ３
６４に４つの結果バスバイト０、４つの結果バスバイト
１および４つの結果バスバイト２からの入力を並列に与
え、かつバイトマルチプレクサ３ ３６５に４つの結果
バスバイト０、４つの結果バスバイト１および４つの結
果バスバイト３からの入力を並列に与えることによって
設けられる。結果信号のＬバイトおよびＭバイトはスト
アバッファ中のどのバイト位置にも対応し得るため、マ
ルチプレクサ２および３ ３６４、３６５は結果バスバ
イト０および１を受取る。しかしながら、結果バイト２
はデータバイト２にのみ対応でき、かつ結果バイト３は
データバイト３にのみ対応できる。
【００８３】アドレスマルチプレクサ３７２は、保留ス
テーション１２４からＡＤＤＲ Ａ信号とＡＤＤＲ Ｂ
信号とを受取り、これらのアドレスのうちの１つを線形
アドレス３４２としてストアバッファアドレスレジスタ
３８２に与える。ストアバッファアドレスレジスタ３８
２は、ストアバッファエントリ３３９のアドレス部分３
４２をアドレス比較回路３７２に与え、アドレス比較回
路３７２はまた保留ステーション１２４からＡＤＤＲ
Ａ信号とＡＤＤＲ Ｂ信号とを受取る。アドレス比較回
路３７２はＡＤＤＲ Ａ信号およびＡＤＤＲ Ｂ信号を
各クロックサイクル毎に線形アドレス３４２と比較す
る。ＡＤＤＲ ＡまたはＡＤＤＲ Ｂと線形アドレス３
４２との間が一致すれば、ロードストアコントローラ１
８２は保留ステーション１２４にストアバッファデータ
レジスタ３８０からデータを読出させ、これはデータキ
ャッシュ１５０の対応するポートではなくてアドレス比
較一致に対応するポートを介して行なわれる。
テーション１２４からＡＤＤＲ Ａ信号とＡＤＤＲ Ｂ
信号とを受取り、これらのアドレスのうちの１つを線形
アドレス３４２としてストアバッファアドレスレジスタ
３８２に与える。ストアバッファアドレスレジスタ３８
２は、ストアバッファエントリ３３９のアドレス部分３
４２をアドレス比較回路３７２に与え、アドレス比較回
路３７２はまた保留ステーション１２４からＡＤＤＲ
Ａ信号とＡＤＤＲ Ｂ信号とを受取る。アドレス比較回
路３７２はＡＤＤＲ Ａ信号およびＡＤＤＲ Ｂ信号を
各クロックサイクル毎に線形アドレス３４２と比較す
る。ＡＤＤＲ ＡまたはＡＤＤＲ Ｂと線形アドレス３
４２との間が一致すれば、ロードストアコントローラ１
８２は保留ステーション１２４にストアバッファデータ
レジスタ３８０からデータを読出させ、これはデータキ
ャッシュ１５０の対応するポートではなくてアドレス比
較一致に対応するポートを介して行なわれる。
【００８４】タグマルチプレクサ３７０はストアバッフ
ァエントリＳＢ０、ＳＢ１およびＳＢ３からタグを受取
る。タグマルチプレクサ３７０はまた保留ステーション
エントリのＡタグおよびＢタグからタグを受取る。タグ
バイトはタグレジスタ３８４に保持され、転送される
が、タグレジスタ３８４は結果バスからタグ入力を受取
らない。結果バスからのタグはタグ制御回路３７４によ
ってモニタされる。もしタグレジスタ３８４によって保
持されるタグが結果バスの１つからのタグと一致すれ
ば、タグ制御回路３７４は、タグの一致を与える結果バ
スがデータを対応するストアバッファデータレジスタへ
与えるようにバイトマルチプレクサ３６２−３６５を制
御する。
ァエントリＳＢ０、ＳＢ１およびＳＢ３からタグを受取
る。タグマルチプレクサ３７０はまた保留ステーション
エントリのＡタグおよびＢタグからタグを受取る。タグ
バイトはタグレジスタ３８４に保持され、転送される
が、タグレジスタ３８４は結果バスからタグ入力を受取
らない。結果バスからのタグはタグ制御回路３７４によ
ってモニタされる。もしタグレジスタ３８４によって保
持されるタグが結果バスの１つからのタグと一致すれ
ば、タグ制御回路３７４は、タグの一致を与える結果バ
スがデータを対応するストアバッファデータレジスタへ
与えるようにバイトマルチプレクサ３６２−３６５を制
御する。
【００８５】ストアバッファエントリ３３９の制御部分
３４４はロードストアコントローラ１８２によってスト
アバッファ制御レジスタ３８６に与えられる。
３４４はロードストアコントローラ１８２によってスト
アバッファ制御レジスタ３８６に与えられる。
【００８６】ストアバッファエントリ回路ＳＢ０、ＳＢ
１およびＳＢ３の唯一の相違点は、他のストアバッファ
エントリから入力信号が与えられることである。より特
定的には、ストアバッファエントリＳＢ０はストアバッ
ファエントリＳＢ１からの出力だけを受取る。ストアバ
ッファエントリＳＢ１はストアバッファＳＢ０およびＳ
Ｂ２からの出力エントリを受取る。ストアバッファエン
トリＳＢ３はストアバッファＳＢ０、ＳＢ１およびＳＢ
２からの出力エントリを受取る。
１およびＳＢ３の唯一の相違点は、他のストアバッファ
エントリから入力信号が与えられることである。より特
定的には、ストアバッファエントリＳＢ０はストアバッ
ファエントリＳＢ１からの出力だけを受取る。ストアバ
ッファエントリＳＢ１はストアバッファＳＢ０およびＳ
Ｂ２からの出力エントリを受取る。ストアバッファエン
トリＳＢ３はストアバッファＳＢ０、ＳＢ１およびＳＢ
２からの出力エントリを受取る。
【００８７】図６−図８を参照して、ストアバッファ１
８０は係属中のストア動作を一時的にストアする。スト
アバイトタグを用いることによって、これらの係属中の
ストア動作は必ずしも完全なストアデータを有する必要
がない。さらに、ストアバッファエントリフィードバッ
クとともにストアバイトタグを用いることによって、ス
トアバッファ１８０はストア転送動作を実行する。さら
に、ロード動作はデータキャッシュ１５０にまだストア
されていないストア動作に依存するかもしれないため、
ストアバッファ１８０はロード転送動作を実行可能であ
る。
８０は係属中のストア動作を一時的にストアする。スト
アバイトタグを用いることによって、これらの係属中の
ストア動作は必ずしも完全なストアデータを有する必要
がない。さらに、ストアバッファエントリフィードバッ
クとともにストアバイトタグを用いることによって、ス
トアバッファ１８０はストア転送動作を実行する。さら
に、ロード動作はデータキャッシュ１５０にまだストア
されていないストア動作に依存するかもしれないため、
ストアバッファ１８０はロード転送動作を実行可能であ
る。
【００８８】たとえば、係属中の３２ビット更新に伴う
レジスタの倍長語のストアのためには、各タグ有効ビッ
トによって示されるように保留ステーションエントリ中
のバイトタグ０−３が有効である。機能ユニットがスト
ア動作用の値を生成しようとしているがまだ生成してい
ない場合に、更新が係属中であると呼ぶ。もしキャッシ
ュアクセスによってキャッシュヒットが与えられると、
ストア動作は保留ステーションエントリＲＳ０からスト
アバッファ回路１８０へと移る。保留ステーションエン
トリのＡオペランド上位バイトタグＡＴＡＧＵは、スト
アバッファエントリ中のバイト３およびバイト２タグと
して複製される。ＡＴＡＧＬおよびＡＴＡＧＭ保留ステ
ーションバイトタグは、それぞれストアバッファバイト
０タグおよびバイト１タグとして与えられる。（倍長語
の書込の場合、これらのタグのすべては実際には同一で
ある。）バイト制御ビットＢ０およびＢ１のどちらもセ
ットされない。機能ユニットによって結果が利用可能と
なると、ストアバッファ１８０はタグ比較回路３７４を
用いて各バイトタグを結果バス上に現われるタグと比較
し、かつマルチプレクサ３６２−３６５を用いてタグが
一致するときはいつでも結果バスの各バイトからのデー
タをゲート入力する。倍長語のストアの際には各バイト
は同時に一致する。
レジスタの倍長語のストアのためには、各タグ有効ビッ
トによって示されるように保留ステーションエントリ中
のバイトタグ０−３が有効である。機能ユニットがスト
ア動作用の値を生成しようとしているがまだ生成してい
ない場合に、更新が係属中であると呼ぶ。もしキャッシ
ュアクセスによってキャッシュヒットが与えられると、
ストア動作は保留ステーションエントリＲＳ０からスト
アバッファ回路１８０へと移る。保留ステーションエン
トリのＡオペランド上位バイトタグＡＴＡＧＵは、スト
アバッファエントリ中のバイト３およびバイト２タグと
して複製される。ＡＴＡＧＬおよびＡＴＡＧＭ保留ステ
ーションバイトタグは、それぞれストアバッファバイト
０タグおよびバイト１タグとして与えられる。（倍長語
の書込の場合、これらのタグのすべては実際には同一で
ある。）バイト制御ビットＢ０およびＢ１のどちらもセ
ットされない。機能ユニットによって結果が利用可能と
なると、ストアバッファ１８０はタグ比較回路３７４を
用いて各バイトタグを結果バス上に現われるタグと比較
し、かつマルチプレクサ３６２−３６５を用いてタグが
一致するときはいつでも結果バスの各バイトからのデー
タをゲート入力する。倍長語のストアの際には各バイト
は同時に一致する。
【００８９】係属中の倍長語およびそれに続く同じ倍長
語の１バイトに対する係属中のバイト更新に伴うレジス
タへの倍長語の記憶のためには、少なくとも２つのタグ
が最終倍長語に現われる。同一のタグがバイト０、２お
よび３について用いられ、かつバイト１については異な
るタグが用いられる。この異なるタグは第２のバイトス
トアが発生したことを表わす。より特定的には、第１の
倍長語は４つの有効タグとともにストアバッファエント
リＳＢ０にストアされ、かつバイトストアは新しいタグ
がバイト１に位置した状態で上位ストアバッファエント
リＳＢ１中にストアされ、一方、バイト０、２および３
からのタグがＳＢ０から転送される。したがって、結果
バス上にバイト１結果を与え、バイト制御ビットを用い
てバイト１結果をステアリングなしに倍長語ストアバッ
ファエントリ中へ書込むストア転送が達成される。
語の１バイトに対する係属中のバイト更新に伴うレジス
タへの倍長語の記憶のためには、少なくとも２つのタグ
が最終倍長語に現われる。同一のタグがバイト０、２お
よび３について用いられ、かつバイト１については異な
るタグが用いられる。この異なるタグは第２のバイトス
トアが発生したことを表わす。より特定的には、第１の
倍長語は４つの有効タグとともにストアバッファエント
リＳＢ０にストアされ、かつバイトストアは新しいタグ
がバイト１に位置した状態で上位ストアバッファエント
リＳＢ１中にストアされ、一方、バイト０、２および３
からのタグがＳＢ０から転送される。したがって、結果
バス上にバイト１結果を与え、バイト制御ビットを用い
てバイト１結果をステアリングなしに倍長語ストアバッ
ファエントリ中へ書込むストア転送が達成される。
【００９０】メモリ中のバイト２およびバイト３への係
属中の更新に伴うワードレジスタへのワードストアのた
めには、Ｂ１ビットがバイト３中でセットされＢ０ビッ
トがバイト２中でセットされた状態でバイト０およびバ
イト１のためのタグがバイト２およびバイト３中へ書込
まれる。このタグが結果バス上に駆動されると、これら
のバイトはそれぞれ、このタグに対応する結果バスのバ
イト０およびバイト１からストアバッファデータレジス
タ３８０へと同時に転送される。この例はまた、ストア
バッファエントリにストアされる１ワードに対して２つ
の係属中のバイト更新が存在する場合に当てはまる。ス
トアバッファエントリ中の２つのバイトはおそらくは異
なる時間に異なる結果バスから転送される。
属中の更新に伴うワードレジスタへのワードストアのた
めには、Ｂ１ビットがバイト３中でセットされＢ０ビッ
トがバイト２中でセットされた状態でバイト０およびバ
イト１のためのタグがバイト２およびバイト３中へ書込
まれる。このタグが結果バス上に駆動されると、これら
のバイトはそれぞれ、このタグに対応する結果バスのバ
イト０およびバイト１からストアバッファデータレジス
タ３８０へと同時に転送される。この例はまた、ストア
バッファエントリにストアされる１ワードに対して２つ
の係属中のバイト更新が存在する場合に当てはまる。ス
トアバッファエントリ中の２つのバイトはおそらくは異
なる時間に異なる結果バスから転送される。
【００９１】バイトストアについては、ソースバイトが
上位バイトであるか下位バイトであるかに依存してＢ１
ビットまたはＢ０ビットがセットされるタグと１つのバ
イトとが取換えられる。このタグが一致すると、結果バ
スの示されたバイトからのデータをゲートする。このこ
とは係属中の一語または倍長語更新を有するレジスタの
バイトストアの場合にも当てはまる。この場合、バス全
体が有効データを含み得るとしても、バイトは結果バス
の対応する位置にあることが予想される。
上位バイトであるか下位バイトであるかに依存してＢ１
ビットまたはＢ０ビットがセットされるタグと１つのバ
イトとが取換えられる。このタグが一致すると、結果バ
スの示されたバイトからのデータをゲートする。このこ
とは係属中の一語または倍長語更新を有するレジスタの
バイトストアの場合にも当てはまる。この場合、バス全
体が有効データを含み得るとしても、バイトは結果バス
の対応する位置にあることが予想される。
【００９２】ストア動作を実行している場合、ストアの
読出局面でデータキャッシュ１５０ではなく下位ストア
バッファエントリから転送されたデータを受取ることが
ある。その結果、ストアバッファ１８０は既にタグを持
っているデータ語の中へタグを挿入する。これはたとえ
ば１つ以上のバイトが短い時間間隔の間に同一の倍長語
中へ書込まれる場合に発生する。したがって、ストアバ
ッファエントリにストアされる情報は、その各々が異な
る結果を表わす１つ以上のタグを持つことが可能であ
る。動作中には、各タグは結果バスとの比較を行ない、
適切な時間に適切なバイトをゲート入力する。未整列の
ストアはストアバッファ１８０の中へタグを書込むこと
はできないので、おかしな転送は発生しない。
読出局面でデータキャッシュ１５０ではなく下位ストア
バッファエントリから転送されたデータを受取ることが
ある。その結果、ストアバッファ１８０は既にタグを持
っているデータ語の中へタグを挿入する。これはたとえ
ば１つ以上のバイトが短い時間間隔の間に同一の倍長語
中へ書込まれる場合に発生する。したがって、ストアバ
ッファエントリにストアされる情報は、その各々が異な
る結果を表わす１つ以上のタグを持つことが可能であ
る。動作中には、各タグは結果バスとの比較を行ない、
適切な時間に適切なバイトをゲート入力する。未整列の
ストアはストアバッファ１８０の中へタグを書込むこと
はできないので、おかしな転送は発生しない。
【００９３】ロード動作を実行する場合、ストアバッフ
ァ１８０のアドレス比較回路３７６は、ＲＳ０およびＲ
Ｓ１加算器によって与えられる線形アドレスをストアバ
ッファエントリの線形アドレスと比較する。アドレス比
較回路３７６が与えるヒット信号が示すように、ロード
アドレスとストアバッファエントリの１つにストアされ
たアドレスとが一致すると、ロードストアコントローラ
１８２はロードがストアに依存していると判断する。も
しロードがストアに依存していれば、線形アドレスの一
致を与えたストアバッファエントリからのデータが、ア
ドレスの一致が与えられたいずれかのポートを介して与
えられる。この動作はロード転送動作と呼ばれる。
ァ１８０のアドレス比較回路３７６は、ＲＳ０およびＲ
Ｓ１加算器によって与えられる線形アドレスをストアバ
ッファエントリの線形アドレスと比較する。アドレス比
較回路３７６が与えるヒット信号が示すように、ロード
アドレスとストアバッファエントリの１つにストアされ
たアドレスとが一致すると、ロードストアコントローラ
１８２はロードがストアに依存していると判断する。も
しロードがストアに依存していれば、線形アドレスの一
致を与えたストアバッファエントリからのデータが、ア
ドレスの一致が与えられたいずれかのポートを介して与
えられる。この動作はロード転送動作と呼ばれる。
【００９４】図９を参照して、データキャッシュ１５０
は線形にアドレス指定されたキャッシュである。引用に
より援用される「線形アドレス指定可能なマイクロプロ
セッサキャッシュ（Linearly Addressable Microproces
sor Cache)」と題された同時出願の米国特許出願連続番
号第146,381 号は、データキャッシュ１５０の線形アド
レス指定についての構造および動作をより詳細に説明し
ている。
は線形にアドレス指定されたキャッシュである。引用に
より援用される「線形アドレス指定可能なマイクロプロ
セッサキャッシュ（Linearly Addressable Microproces
sor Cache)」と題された同時出願の米国特許出願連続番
号第146,381 号は、データキャッシュ１５０の線形アド
レス指定についての構造および動作をより詳細に説明し
ている。
【００９５】データキャッシュ１５０のエントリ４００
が示される。データキャッシュ１５０の各エントリごと
に、キャッシュエントリに対応する各線形アドレスのう
ちの中位ビットはキャッシュインデックスを与え、この
キャッシュインデックスは線形タグアレイをアドレス指
定し、かつ各線形タグアレイからエントリを取出すため
に用いられる。各線形アドレスの上位ビットは、アドレ
スタグアレイ３１０から取出されたエントリ内にストア
される線形データタグと比較される。各線形アドレスの
最下位ビットは取出されたエントリへのオフセットを与
えて、線形アドレスによってアドレス指定された実際の
バイトを見つける。データキャッシュ１５０は常に３２
ビットワードの形であるため、これらの最下位ビットは
データキャッシュ１５０にアクセスする場合には使用さ
れない。
が示される。データキャッシュ１５０の各エントリごと
に、キャッシュエントリに対応する各線形アドレスのう
ちの中位ビットはキャッシュインデックスを与え、この
キャッシュインデックスは線形タグアレイをアドレス指
定し、かつ各線形タグアレイからエントリを取出すため
に用いられる。各線形アドレスの上位ビットは、アドレ
スタグアレイ３１０から取出されたエントリ内にストア
される線形データタグと比較される。各線形アドレスの
最下位ビットは取出されたエントリへのオフセットを与
えて、線形アドレスによってアドレス指定された実際の
バイトを見つける。データキャッシュ１５０は常に３２
ビットワードの形であるため、これらの最下位ビットは
データキャッシュ１５０にアクセスする場合には使用さ
れない。
【００９６】データキャッシュ１５０のデータキャッシ
ュエントリ４００は線形アドレスタグエントリ４０２と
データエントリ４０４とを含む。データエントリ４０４
は１６バイト（ＤＢＹＴＥ０−ＤＢＹＴＥ１５）ブロッ
クのデータを含む。データ線形アドレスタグエントリ４
０２は、データ線形タグ値（ＤＴＡＧ）と、線形タグ有
効ビット（ＴＶ）と、有効物理変換ビット（Ｐ）とを含
む。線形アドレスの上位２１ビットに対応するデータ線
形タグ値は、対応するストアアレイエントリにストアさ
れるブロックの線形ブロックフレームアドレスを示す。
線形タグ有効ビットは線形タグが有効であるかどうかを
示す。有効物理変換ビットはエントリが物理タグヒット
をうまく与えられるかどうかを示し、これについては以
下に説明する。
ュエントリ４００は線形アドレスタグエントリ４０２と
データエントリ４０４とを含む。データエントリ４０４
は１６バイト（ＤＢＹＴＥ０−ＤＢＹＴＥ１５）ブロッ
クのデータを含む。データ線形アドレスタグエントリ４
０２は、データ線形タグ値（ＤＴＡＧ）と、線形タグ有
効ビット（ＴＶ）と、有効物理変換ビット（Ｐ）とを含
む。線形アドレスの上位２１ビットに対応するデータ線
形タグ値は、対応するストアアレイエントリにストアさ
れるブロックの線形ブロックフレームアドレスを示す。
線形タグ有効ビットは線形タグが有効であるかどうかを
示す。有効物理変換ビットはエントリが物理タグヒット
をうまく与えられるかどうかを示し、これについては以
下に説明する。
【００９７】図１０を参照すると、線形にアドレス指定
可能なデータキャッシュ１５０のデータキャッシュ線形
タグ回路２０２とデータキャッシュストアアレイ２００
とが示される。データキャッシュ１５０は４つの２Ｋバ
イトカラムに、つまりカラム０、カラム１、カラム２、
およびカラム３に配列される。データ線形タグ回路２０
２は２つの線形アドレスＡＤＤＲ ＡとＡＤＤＲ Ｂと
を同時に受取り、データストアアレイ２００は２つのデ
ータ信号ＤＡＴＡ ＡとＤＡＴＡ Ｂとを同時に与え
る。つまりデータキャッシュ１５０は二重にアクセスさ
れるデータキャッシュとして作用する。
可能なデータキャッシュ１５０のデータキャッシュ線形
タグ回路２０２とデータキャッシュストアアレイ２００
とが示される。データキャッシュ１５０は４つの２Ｋバ
イトカラムに、つまりカラム０、カラム１、カラム２、
およびカラム３に配列される。データ線形タグ回路２０
２は２つの線形アドレスＡＤＤＲ ＡとＡＤＤＲ Ｂと
を同時に受取り、データストアアレイ２００は２つのデ
ータ信号ＤＡＴＡ ＡとＤＡＴＡ Ｂとを同時に与え
る。つまりデータキャッシュ１５０は二重にアクセスさ
れるデータキャッシュとして作用する。
【００９８】データストアアレイ２００は４つの別個の
データストアアレイ、つまりカラム０ストアアレイ４３
０、カラム１ストアアレイ４３１、カラム２ストアアレ
イ４３２、およびカラム３ストアアレイ４３３とともに
マルチプレクサ（ＭＵＸ）回路４４０を含む。マルチプ
レクサ４４０はデータ線形タグ回路２０２から制御信号
を受取り、これらの制御信号は各線形タグアレイ中にス
トアされる線形タグ値と一致するかどうかを示す。マル
チプレクサ４４０はストアアレイ４３０−４３３からデ
ータを受取り、かつこのデータをロードストア機能ユニ
ット１３４に与える。
データストアアレイ、つまりカラム０ストアアレイ４３
０、カラム１ストアアレイ４３１、カラム２ストアアレ
イ４３２、およびカラム３ストアアレイ４３３とともに
マルチプレクサ（ＭＵＸ）回路４４０を含む。マルチプ
レクサ４４０はデータ線形タグ回路２０２から制御信号
を受取り、これらの制御信号は各線形タグアレイ中にス
トアされる線形タグ値と一致するかどうかを示す。マル
チプレクサ４４０はストアアレイ４３０−４３３からデ
ータを受取り、かつこのデータをロードストア機能ユニ
ット１３４に与える。
【００９９】線形タグ回路２０２はカラム０−３に対応
する線形タグアレイ４５０−４５３を含む。各線形タグ
アレイは対応する比較回路４５４−４５７に結合され
る。したがって、データキャッシュ１５０の各カラムは
ストアアレイと、線形タグアレイと、比較回路とを含
む。ストアアレイ４３０−４３３、アドレスタグアレイ
４５０−４５３、および比較回路４５４−４５７はすべ
てロードストアセクション１３４から線形アドレスＡＤ
ＤＲ Ａ、ＡＤＤＲ Ｂを受取る。
する線形タグアレイ４５０−４５３を含む。各線形タグ
アレイは対応する比較回路４５４−４５７に結合され
る。したがって、データキャッシュ１５０の各カラムは
ストアアレイと、線形タグアレイと、比較回路とを含
む。ストアアレイ４３０−４３３、アドレスタグアレイ
４５０−４５３、および比較回路４５４−４５７はすべ
てロードストアセクション１３４から線形アドレスＡＤ
ＤＲ Ａ、ＡＤＤＲ Ｂを受取る。
【０１００】ＩＡＤバス１０２はストアアドレスマルチ
プレクサ４６１を介して各ストアアレイ４３０−４３３
に結合されていずれにもストアアドレスを与える。ＩＡ
Ｄバス１０２はまた、各ストアアレイ４３０−４３３に
結合されるストアレジスタ４６０に結合される。ＩＡＤ
バス１０２によって与えられるストアアドレスは、特定
のカラムを指して特定のバンクを選択するために与えら
れ、特定のカラムはカラム選択ビットによって選択さ
れ、これらのカラム選択ビットはストアを行なっている
ときにストアバッファ１８０によって与えられるか、ま
たは再ロードを行なっているときに物理タグ回路１６２
によって与えられる。ストアのためには、ただ１のバン
クがアクセスされる。バンク選択ビット、つまりＩＡＤ
バス１０２によって与えられるアドレスのビット２およ
びビット３はバンクにアクセスするために用いられる。
再ロードのためには４つのバンクすべてが並列にアクセ
スされる。
プレクサ４６１を介して各ストアアレイ４３０−４３３
に結合されていずれにもストアアドレスを与える。ＩＡ
Ｄバス１０２はまた、各ストアアレイ４３０−４３３に
結合されるストアレジスタ４６０に結合される。ＩＡＤ
バス１０２によって与えられるストアアドレスは、特定
のカラムを指して特定のバンクを選択するために与えら
れ、特定のカラムはカラム選択ビットによって選択さ
れ、これらのカラム選択ビットはストアを行なっている
ときにストアバッファ１８０によって与えられるか、ま
たは再ロードを行なっているときに物理タグ回路１６２
によって与えられる。ストアのためには、ただ１のバン
クがアクセスされる。バンク選択ビット、つまりＩＡＤ
バス１０２によって与えられるアドレスのビット２およ
びビット３はバンクにアクセスするために用いられる。
再ロードのためには４つのバンクすべてが並列にアクセ
スされる。
【０１０１】ＩＡＤバス１０２はデータをデータキャッ
シュ１５０のストアアレイ４３０−４３３に書込むため
に、ストア動作および再ロード動作の両方の動作の間に
使用される。ストア動作を実行するときには、データは
３２ビット倍長語の形でストアレジスタ４６０を介して
ストアアレイ４３０−４３３に書込まれる。ストアバッ
ファの書込のためには、ＡＤＤＲ Ｂに与えられるＩＡ
Ｄバスアドレスがデータキャッシュ１５０に入力され
る。ＡＤＤＲ ＢおよびＩＡＤアドレスはアドレスマル
チプレクサ４６１によってマルチプレクスされる。
シュ１５０のストアアレイ４３０−４３３に書込むため
に、ストア動作および再ロード動作の両方の動作の間に
使用される。ストア動作を実行するときには、データは
３２ビット倍長語の形でストアレジスタ４６０を介して
ストアアレイ４３０−４３３に書込まれる。ストアバッ
ファの書込のためには、ＡＤＤＲ Ｂに与えられるＩＡ
Ｄバスアドレスがデータキャッシュ１５０に入力され
る。ＡＤＤＲ ＢおよびＩＡＤアドレスはアドレスマル
チプレクサ４６１によってマルチプレクスされる。
【０１０２】再ロード動作を行なうときには、データは
１２８ビットラインでストアアレイ４３０−４３３に書
込まれる。ストアレジスタ４６０は２回の６４ビットア
クセスでＩＡＤバス１０２から１２８ビットのデータを
集め、この１２８ビットが集められた後、ストアレジス
タ４６０はこのデータをストアアレイ４３０−４３３に
書込む。再ロードのためには、６４ビットが各位相で書
込まれるため、ストアレジスタ４６０はデータを受取る
ためにＩＡＤバス１０２のアドレスラインをマルチプレ
クスする。アドレスマルチプレクサ４６１は、ロウを指
し示すためにＩＡＤアドレスをＡＤＤＲ Ｂアドレス経
路上にマルチプレクスする。データキャッシュストアマ
ルチプレクサ４６０は、ストア動作またはロード動作の
どちらが行なわれているのかに基づいてデータキャッシ
ュコントローラによって制御される。再ロード動作のた
めには、ロードストアコントローラ１３４はデータキャ
ッシュ１５０のポートＡを介して再ロードアドレスを書
込み、このためデータキャッシュ１５０は再ロードアド
レスのためにＡＤＤＲ Ａを用いる。
１２８ビットラインでストアアレイ４３０−４３３に書
込まれる。ストアレジスタ４６０は２回の６４ビットア
クセスでＩＡＤバス１０２から１２８ビットのデータを
集め、この１２８ビットが集められた後、ストアレジス
タ４６０はこのデータをストアアレイ４３０−４３３に
書込む。再ロードのためには、６４ビットが各位相で書
込まれるため、ストアレジスタ４６０はデータを受取る
ためにＩＡＤバス１０２のアドレスラインをマルチプレ
クスする。アドレスマルチプレクサ４６１は、ロウを指
し示すためにＩＡＤアドレスをＡＤＤＲ Ｂアドレス経
路上にマルチプレクスする。データキャッシュストアマ
ルチプレクサ４６０は、ストア動作またはロード動作の
どちらが行なわれているのかに基づいてデータキャッシ
ュコントローラによって制御される。再ロード動作のた
めには、ロードストアコントローラ１３４はデータキャ
ッシュ１５０のポートＡを介して再ロードアドレスを書
込み、このためデータキャッシュ１５０は再ロードアド
レスのためにＡＤＤＲ Ａを用いる。
【０１０３】図１１および図１２を参照すると、データ
キャッシュ１５０の各ストアアレイは、デュアルポート
動作に関連したオーバーヘッドを必要とせずに、１クロ
ックサイクル中に複数のアクセスが可能となるようにバ
ンク構成とされる。より特定的には、各ストアアレイは
４つのバンク４７０−４７３を含み、これらのバンクの
各々は３２ビット倍長語データをストアし、各バンクは
それぞれのバンクアドレスマルチプレクサ４７４−４７
７を含む。４つのバンクの組合わせによりデータキャッ
シュ１５０の１ラインへのアクセスが与えられる。
キャッシュ１５０の各ストアアレイは、デュアルポート
動作に関連したオーバーヘッドを必要とせずに、１クロ
ックサイクル中に複数のアクセスが可能となるようにバ
ンク構成とされる。より特定的には、各ストアアレイは
４つのバンク４７０−４７３を含み、これらのバンクの
各々は３２ビット倍長語データをストアし、各バンクは
それぞれのバンクアドレスマルチプレクサ４７４−４７
７を含む。４つのバンクの組合わせによりデータキャッ
シュ１５０の１ラインへのアクセスが与えられる。
【０１０４】各バンク４７０−４７３はそれぞれＡＤＤ
Ｒ ＡまたはＡＤＤＲ Ｂのいずれかによってアドレス
指定され、これらのアドレスは各バンクアドレスマルチ
プレクサ４７４−４７７によって与えられる。バンクア
ドレスマルチプレクサ４７４−４７７はＡＤＤＲ Ａお
よびＡＤＤＲ Ｂのバンク選択ビットによって制御され
る。各バンクは個々にアドレス指定されるため、１つ以
上のバンクを同時にアクセスし得る。
Ｒ ＡまたはＡＤＤＲ Ｂのいずれかによってアドレス
指定され、これらのアドレスは各バンクアドレスマルチ
プレクサ４７４−４７７によって与えられる。バンクア
ドレスマルチプレクサ４７４−４７７はＡＤＤＲ Ａお
よびＡＤＤＲ Ｂのバンク選択ビットによって制御され
る。各バンクは個々にアドレス指定されるため、１つ以
上のバンクを同時にアクセスし得る。
【０１０５】たとえば、図１１に示されるように、ＡＤ
ＤＲ Ａがバンク０の１ラインをアドレス指定し、ＡＤ
ＤＲ Ｂがバンク３の同じラインをアドレス指定する場
合、マルチプレクサ４７４はＡＤＤＲ Ａをバンク０に
与え、かつマルチプレクサ４７６はＡＤＤＲ Ｂをバン
ク２に与える。ＡＤＤＲ Ａによってアドレス指定され
たデータ語は、ＤＡＴＡ Ａデータ経路を介してＤＡＴ
Ａ Ａとしてロード／ストア機能ユニット１３４に与え
られ、ＡＤＤＲ Ｂによってアドレス指定されたデータ
語は、ＤＡＴＡ Ｂデータ経路を介してＤＡＴＡ Ｂと
してロード／ストア機能ユニット１３４に与えられる。
ＤＲ Ａがバンク０の１ラインをアドレス指定し、ＡＤ
ＤＲ Ｂがバンク３の同じラインをアドレス指定する場
合、マルチプレクサ４７４はＡＤＤＲ Ａをバンク０に
与え、かつマルチプレクサ４７６はＡＤＤＲ Ｂをバン
ク２に与える。ＡＤＤＲ Ａによってアドレス指定され
たデータ語は、ＤＡＴＡ Ａデータ経路を介してＤＡＴ
Ａ Ａとしてロード／ストア機能ユニット１３４に与え
られ、ＡＤＤＲ Ｂによってアドレス指定されたデータ
語は、ＤＡＴＡ Ｂデータ経路を介してＤＡＴＡ Ｂと
してロード／ストア機能ユニット１３４に与えられる。
【０１０６】図１２からわかるように、ＡＤＤＲ Ａお
よびＡＤＤＲ Ｂの両方がバンク０の同じラインをアド
レス指定する場合、このラインとバンクとだけがアクセ
スされ、この位置のデータはＤＡＴＡ Ａデータ経路お
よびＤＡＴＡ Ｂデータ経路をそれぞれ介してＤＡＴＡ
ＡおよびＤＡＴＡ Ｂの両方としてロード／ストア機
能ユニット１３４に与えられる。
よびＡＤＤＲ Ｂの両方がバンク０の同じラインをアド
レス指定する場合、このラインとバンクとだけがアクセ
スされ、この位置のデータはＤＡＴＡ Ａデータ経路お
よびＤＡＴＡ Ｂデータ経路をそれぞれ介してＤＡＴＡ
ＡおよびＤＡＴＡ Ｂの両方としてロード／ストア機
能ユニット１３４に与えられる。
【０１０７】２つのアクセスがバンクは同じだが異なる
ラインへのアクセスである場合、データキャッシュコン
トローラ１９０によって１サイクルの間ポートＢアクセ
スが停止される。局所性が強い命令キャッシュアクセス
と比べるとデータキャッシュアクセスは一般にランダム
であるため、同じバンクの異なるラインへのポートＡ、
ポートＢのアクセスが発生する頻度は相対的に低い。
ラインへのアクセスである場合、データキャッシュコン
トローラ１９０によって１サイクルの間ポートＢアクセ
スが停止される。局所性が強い命令キャッシュアクセス
と比べるとデータキャッシュアクセスは一般にランダム
であるため、同じバンクの異なるラインへのポートＡ、
ポートＢのアクセスが発生する頻度は相対的に低い。
【０１０８】データキャッシュ１５０へのストアアクセ
スはＩＡＤバス１０２を介して行なわれる。ストアの
間、マルチプレクサ４７４−４７８は、バンク４７０−
４７３のうちのどれに３２ビットストア倍長語が書込ま
れるかを制御するためにストアアクセスを使用する。再
ロードの間、バンク４７０−４７３は再ロードデータが
ストアレジスタ４６０中に集められた後に１つの１２８
ビットラインに書込まれる。
スはＩＡＤバス１０２を介して行なわれる。ストアの
間、マルチプレクサ４７４−４７８は、バンク４７０−
４７３のうちのどれに３２ビットストア倍長語が書込ま
れるかを制御するためにストアアクセスを使用する。再
ロードの間、バンク４７０−４７３は再ロードデータが
ストアレジスタ４６０中に集められた後に１つの１２８
ビットラインに書込まれる。
【０１０９】図２、および図９−図１１を参照して、デ
ータキャッシュ１５０の一般的な動作について議論す
る。ロード／ストア機能ユニット１３４がキャッシュ１
５０にストアされていないデータ値をリクエストする
と、キャッシュミスが発生する。キャッシュミスを検出
すると、リクエストされた値がデータキャッシュ１５０
のエントリに書込まれる。より特定的には、ロードスト
アセクション１３４はその値についての論理アドレスを
線形アドレスに変換する。この線形アドレスはメモリ管
理ユニット１６４に与えられる。ＴＬＢ比較回路はこの
値の線形アドレスをメモリ管理ユニットのＴＬＢアレイ
の線形タグ部分と照会して、ＴＬＢヒットが存在するか
どうかを判断する。
ータキャッシュ１５０の一般的な動作について議論す
る。ロード／ストア機能ユニット１３４がキャッシュ１
５０にストアされていないデータ値をリクエストする
と、キャッシュミスが発生する。キャッシュミスを検出
すると、リクエストされた値がデータキャッシュ１５０
のエントリに書込まれる。より特定的には、ロードスト
アセクション１３４はその値についての論理アドレスを
線形アドレスに変換する。この線形アドレスはメモリ管
理ユニット１６４に与えられる。ＴＬＢ比較回路はこの
値の線形アドレスをメモリ管理ユニットのＴＬＢアレイ
の線形タグ部分と照会して、ＴＬＢヒットが存在するか
どうかを判断する。
【０１１０】ロードストア機能ユニット１３４がＴＬＢ
ヒットがあると判断すると、ロードストア機能ユニット
１３４はデータを検査してデータがキャッシュ可能かど
うかを判断する。もしデータがキャッシュ可能であり、
かつＴＬＢヒットがあれば、対応する物理アドレスの物
理タグが物理タグ回路１６２の対応するエントリの中へ
書込まれる。データがストアされたアレイカラムに対応
するデータ線形タグアレイ４５０−４５３にはＴＬＢア
レイからの線形タグが書込まれる。
ヒットがあると判断すると、ロードストア機能ユニット
１３４はデータを検査してデータがキャッシュ可能かど
うかを判断する。もしデータがキャッシュ可能であり、
かつＴＬＢヒットがあれば、対応する物理アドレスの物
理タグが物理タグ回路１６２の対応するエントリの中へ
書込まれる。データがストアされたアレイカラムに対応
するデータ線形タグアレイ４５０−４５３にはＴＬＢア
レイからの線形タグが書込まれる。
【０１１１】ＴＬＢヒットがなければ、ＴＬＢアレイは
ＴＬＢヒットが生じるように、メモリ管理ユニット１６
４によって要求された値のアドレスを含むように更新さ
れる。その後、物理タグが物理タグ回路１６２に書込ま
れ、線形タグが適切な線形タグアレイ４５０−４５３に
書込まれる。
ＴＬＢヒットが生じるように、メモリ管理ユニット１６
４によって要求された値のアドレスを含むように更新さ
れる。その後、物理タグが物理タグ回路１６２に書込ま
れ、線形タグが適切な線形タグアレイ４５０−４５３に
書込まれる。
【０１１２】その後、ロード／ストア機能ユニット１３
４が外部メモリに対してプリフェッチ要求を行ない、外
部メモリ中の線形アドレスに対応する物理アドレスにス
トアされた値が外部メモリから取出される。この値はス
トアアレイ２００のバンク、ラインおよびカラムにスト
アされており、ストアアレイ２００は線形タグアレイに
ストアされる値の線形タグのライン位置およびカラム位
置に対応する。線形タグアレイ３１０中の対応する線形
タグ有効ビットおよび有効物理変換ビットは、線形タグ
に対応するエントリが有効であり、線形タグが有効であ
り、かつエントリが物理変換をうまく行なうことを示す
ようにセットされる。
４が外部メモリに対してプリフェッチ要求を行ない、外
部メモリ中の線形アドレスに対応する物理アドレスにス
トアされた値が外部メモリから取出される。この値はス
トアアレイ２００のバンク、ラインおよびカラムにスト
アされており、ストアアレイ２００は線形タグアレイに
ストアされる値の線形タグのライン位置およびカラム位
置に対応する。線形タグアレイ３１０中の対応する線形
タグ有効ビットおよび有効物理変換ビットは、線形タグ
に対応するエントリが有効であり、線形タグが有効であ
り、かつエントリが物理変換をうまく行なうことを示す
ようにセットされる。
【０１１３】ロード／ストア機能ユニット１３４がこの
値についての線形アドレスを再び要求すると、ロードス
トアセクション１３４は論理アドレスを線形アドレスに
変換し、この線形アドレスは要求されたアドレスと線形
アドレスタグアレイ３１０中の線形タグとの一致を与え
る。有効ビットがセットされており有効物理変換ビット
がセットされているため、線形アドレスヒットが発生
し、かつデータストアアレイ３０４の対応するラインに
ストアされるエントリがロード／ストア機能ユニット１
３４に与えられる。ロードストアセクション１３４によ
るアクセスの間、有効物理変換ビットがセットされてエ
ントリが有効物理変換を有することを示しているため、
物理アドレスタグ回路１６２またはＴＬＢ回路１６４の
どちらへもアクセスの必要がない。
値についての線形アドレスを再び要求すると、ロードス
トアセクション１３４は論理アドレスを線形アドレスに
変換し、この線形アドレスは要求されたアドレスと線形
アドレスタグアレイ３１０中の線形タグとの一致を与え
る。有効ビットがセットされており有効物理変換ビット
がセットされているため、線形アドレスヒットが発生
し、かつデータストアアレイ３０４の対応するラインに
ストアされるエントリがロード／ストア機能ユニット１
３４に与えられる。ロードストアセクション１３４によ
るアクセスの間、有効物理変換ビットがセットされてエ
ントリが有効物理変換を有することを示しているため、
物理アドレスタグ回路１６２またはＴＬＢ回路１６４の
どちらへもアクセスの必要がない。
【０１１４】図１−図１０および図１３を参照して、ロ
ード／ストア機能ユニット１３４がポートＡを介してロ
ード動作を実行しており、かつロードされるべきデータ
値がデータキャッシュ１５０中で利用可能な場合、デー
タキャッシュヒットが発生する。より特定的には、周期
１のΦ１の間に加算器２４０またはＲＳ０加算器２１６
によって計算されてキャッシュインデックスが発生す
る。このキャッシュインデックスは線形アドレスの最下
位１１ビットであり、線形アドレス計算の一部として計
算される。このキャッシュインデックス線形アドレスは
データキャッシュストアアレイ２００の適切なラインお
よびバンクにアクセスするために用いられる。適切なラ
インおよびバンクにアクセスするときには、加算器２４
２によって計算された線形アドレスが線形タグを比較す
ることによってストアアレイ２００の適切なカラムにア
クセスするために使用される。その後、データ値はＤＡ
ＴＡＡデータ経路を介して保留ステーション回路１２４
のドライバ回路２２０に戻される。このデータ値はドラ
イバ回路２２０によってフォーマット化されて結果バス
０に与えられる。周期１のΦ２の間、リミットチェック
回路２５２は当該技術分野で周知のように線形アドレス
に対してセグメントリミットチェックおよび保護チェッ
クを行なう。周期２のΦ１の間、データ値および対応す
る行先タグがポートＡのために結果バス０上に駆動され
る。
ード／ストア機能ユニット１３４がポートＡを介してロ
ード動作を実行しており、かつロードされるべきデータ
値がデータキャッシュ１５０中で利用可能な場合、デー
タキャッシュヒットが発生する。より特定的には、周期
１のΦ１の間に加算器２４０またはＲＳ０加算器２１６
によって計算されてキャッシュインデックスが発生す
る。このキャッシュインデックスは線形アドレスの最下
位１１ビットであり、線形アドレス計算の一部として計
算される。このキャッシュインデックス線形アドレスは
データキャッシュストアアレイ２００の適切なラインお
よびバンクにアクセスするために用いられる。適切なラ
インおよびバンクにアクセスするときには、加算器２４
２によって計算された線形アドレスが線形タグを比較す
ることによってストアアレイ２００の適切なカラムにア
クセスするために使用される。その後、データ値はＤＡ
ＴＡＡデータ経路を介して保留ステーション回路１２４
のドライバ回路２２０に戻される。このデータ値はドラ
イバ回路２２０によってフォーマット化されて結果バス
０に与えられる。周期１のΦ２の間、リミットチェック
回路２５２は当該技術分野で周知のように線形アドレス
に対してセグメントリミットチェックおよび保護チェッ
クを行なう。周期２のΦ１の間、データ値および対応す
る行先タグがポートＡのために結果バス０上に駆動され
る。
【０１１５】ポートＡを介してロード動作が実行されて
いる間、対応するロード動作がポートＢを介して実行さ
れ得る。この対応するロード動作はデータキャッシュア
クセスのアドレス発生を行なうために、対応する加算器
とともに保留ステーションＲＳ１を用いる。保留ステー
ションＲＳ１中のエントリについてのデータ値および対
応する行先タグは結果バス１上に駆動される。
いる間、対応するロード動作がポートＢを介して実行さ
れ得る。この対応するロード動作はデータキャッシュア
クセスのアドレス発生を行なうために、対応する加算器
とともに保留ステーションＲＳ１を用いる。保留ステー
ションＲＳ１中のエントリについてのデータ値および対
応する行先タグは結果バス１上に駆動される。
【０１１６】図１−図１０および図１４を参照して、ロ
ード／ストア機能ユニット１３４によってポートＡを介
してストア動作が実行されており、かつストアされるべ
きデータ値がデータキャッシュ１５０中に既にストアさ
れている場合、データキャッシュヒットが発生する。ス
トアは読出修正書込動作として実行されるため、ストア
動作の第１の部分はロード動作と同様である。データ値
がロードされた後、ロードされた値はロードされたデー
タ値を修正するためにストアバッファ回路１８０に書込
まれる。
ード／ストア機能ユニット１３４によってポートＡを介
してストア動作が実行されており、かつストアされるべ
きデータ値がデータキャッシュ１５０中に既にストアさ
れている場合、データキャッシュヒットが発生する。ス
トアは読出修正書込動作として実行されるため、ストア
動作の第１の部分はロード動作と同様である。データ値
がロードされた後、ロードされた値はロードされたデー
タ値を修正するためにストアバッファ回路１８０に書込
まれる。
【０１１７】より特定的には、周期１のΦ１の間、加算
器２４０またはＲＳ０加算器２１６による計算によって
キャッシュインデックスが発生される。このキャッシュ
インデックスは線形アドレスの最下位１１ビットであ
り、線形アドレス計算の一部として計算される。このキ
ャッシュインデックス線形アドレスはデータキャッシュ
ストアアレイ２００の適切なラインおよびバンクにアク
セスするために用いられる。適切なラインおよびバンク
がアクセスされるときには、線形タグを比較することに
よってストアアレイ２００の適切なカラムにアクセスす
るために、加算器２４２によって計算された線形アドレ
スが用いられる。その後、データ値はＤＡＴＡ Ａデー
タ経路を介して保留ステーション回路１２４のドライバ
回路２２０に戻される。このデータ値はドライバ回路２
２０によってフォーマット化されて結果バス０に与えら
れる。周期１のΦ２の間、リミットチェック回路２５２
は当該技術分野で周知のように線形アドレスに対してセ
グメントリミットチェックおよび保護チェックを行な
う。周期２のΦ１の間、データ値および対応する行先タ
グがポートＡのために結果バス０上に駆動され、かつま
たストアバッファ回路１８０の次に利用可能なエントリ
にストアされる。この値はストア動作がリオーダバッフ
ァ１１４からリタイアするまでストアバッファ回路１８
０に保持され、ストア動作のリタイアはどの命令も係属
していない場合に発生する。その後、リオーダバッファ
１１４はロードストアリタイア信号を用いてロード／ス
トアコントローラ１８０に対してストア命令をリタイア
できる、つまりストアを実行できるということを示す。
ストアはデータ値の状態を実際に修正するため、ストア
は仮想に基づいては実行されず、リオーダバッファ１１
４がストアの実行を許可する前にストアが実際に次の命
令であるということがはっきりするまで待機しなくては
いけない。
器２４０またはＲＳ０加算器２１６による計算によって
キャッシュインデックスが発生される。このキャッシュ
インデックスは線形アドレスの最下位１１ビットであ
り、線形アドレス計算の一部として計算される。このキ
ャッシュインデックス線形アドレスはデータキャッシュ
ストアアレイ２００の適切なラインおよびバンクにアク
セスするために用いられる。適切なラインおよびバンク
がアクセスされるときには、線形タグを比較することに
よってストアアレイ２００の適切なカラムにアクセスす
るために、加算器２４２によって計算された線形アドレ
スが用いられる。その後、データ値はＤＡＴＡ Ａデー
タ経路を介して保留ステーション回路１２４のドライバ
回路２２０に戻される。このデータ値はドライバ回路２
２０によってフォーマット化されて結果バス０に与えら
れる。周期１のΦ２の間、リミットチェック回路２５２
は当該技術分野で周知のように線形アドレスに対してセ
グメントリミットチェックおよび保護チェックを行な
う。周期２のΦ１の間、データ値および対応する行先タ
グがポートＡのために結果バス０上に駆動され、かつま
たストアバッファ回路１８０の次に利用可能なエントリ
にストアされる。この値はストア動作がリオーダバッフ
ァ１１４からリタイアするまでストアバッファ回路１８
０に保持され、ストア動作のリタイアはどの命令も係属
していない場合に発生する。その後、リオーダバッファ
１１４はロードストアリタイア信号を用いてロード／ス
トアコントローラ１８０に対してストア命令をリタイア
できる、つまりストアを実行できるということを示す。
ストアはデータ値の状態を実際に修正するため、ストア
は仮想に基づいては実行されず、リオーダバッファ１１
４がストアの実行を許可する前にストアが実際に次の命
令であるということがはっきりするまで待機しなくては
いけない。
【０１１８】リオーダバッファ１１４が命令を実行して
もよいということを示した後、命令の解除に続いて周期
のΦ１の間、データ値および対応する線形アドレスがＩ
ＡＤバス１０２に対して駆動される。この周期のΦ２の
間、データ値はデータキャッシュストアアレイ２００の
適切なラインおよびバンクに書込まれる。さらに、もし
物理タグ回路１６２がこの値を外部にもまた書込むべき
であると示せば、データ値は線形アドレスに対応する物
理アドレス位置において外部メモリに書込まれる。ＩＡ
Ｄバス１０２から線形アドレスをまた受取るメモリ管理
ユニット１６４によって物理アドレス変換が行なわれ
る。
もよいということを示した後、命令の解除に続いて周期
のΦ１の間、データ値および対応する線形アドレスがＩ
ＡＤバス１０２に対して駆動される。この周期のΦ２の
間、データ値はデータキャッシュストアアレイ２００の
適切なラインおよびバンクに書込まれる。さらに、もし
物理タグ回路１６２がこの値を外部にもまた書込むべき
であると示せば、データ値は線形アドレスに対応する物
理アドレス位置において外部メモリに書込まれる。ＩＡ
Ｄバス１０２から線形アドレスをまた受取るメモリ管理
ユニット１６４によって物理アドレス変換が行なわれ
る。
【０１１９】図１−図１０および図１５を参照して、ロ
ード／ストア機能ユニット１３４が仮想に基づくロード
動作を実行しており、かつロードされるべきデータ値が
データキャッシュ１５０中で入手できない場合、仮想に
基づくデータキャッシュミスが発生する。ロード動作の
第１の周期はキャッシュヒットが発生した場合と同じで
ある。
ード／ストア機能ユニット１３４が仮想に基づくロード
動作を実行しており、かつロードされるべきデータ値が
データキャッシュ１５０中で入手できない場合、仮想に
基づくデータキャッシュミスが発生する。ロード動作の
第１の周期はキャッシュヒットが発生した場合と同じで
ある。
【０１２０】キャッシュ１５０がアクセスされ、キャッ
シュミスが生じた場合、周期２の間にメモリ管理ユニッ
ト１６４中でＴＬＢがアクセスされ、かつデータ値の物
理アドレスを決定するために物理タグ回路１６２中で物
理タグがアクセスされる。その後、この物理アドレスは
保護チェックのどれにも違反しないことを確認するため
にメモリ管理ユニット１６４内でチェックされる。次の
周期の間、ポートＢアクセスがキャッシュアレイ２００
の同じバンクへのアクセスではない場合、ポートＢは他
のキャッシュアクセスを開始する。さらに、このサイク
ルのΦ２の間、タグバスからのラインのタグ有効ビット
を用いてキャッシュアレイ２００が更新される。次の周
期の間、データ値、行先タグおよびステータスが次に利
用可能な結果バス上に駆動され、かつキャッシュヒット
を想定した通常の動作が始まる。
シュミスが生じた場合、周期２の間にメモリ管理ユニッ
ト１６４中でＴＬＢがアクセスされ、かつデータ値の物
理アドレスを決定するために物理タグ回路１６２中で物
理タグがアクセスされる。その後、この物理アドレスは
保護チェックのどれにも違反しないことを確認するため
にメモリ管理ユニット１６４内でチェックされる。次の
周期の間、ポートＢアクセスがキャッシュアレイ２００
の同じバンクへのアクセスではない場合、ポートＢは他
のキャッシュアクセスを開始する。さらに、このサイク
ルのΦ２の間、タグバスからのラインのタグ有効ビット
を用いてキャッシュアレイ２００が更新される。次の周
期の間、データ値、行先タグおよびステータスが次に利
用可能な結果バス上に駆動され、かつキャッシュヒット
を想定した通常の動作が始まる。
【０１２１】図１−図１０および図１６を参照して、キ
ャッシュ再ロードの間、再ロード動作の第１の周期はキ
ャッシュヒットが生じた場合と同じである。しかしなが
ら、キャッシュコントローラ１９０がキャッシュミスが
生じたと判断した後は、ロード／ストア機能ユニット１
３４は、外部メモリを再ロードキャッシュ１５０にアク
セスする前にストアバッファ回路１８０が空になるのを
待つ。数クロック周期分待機した後、物理タグ回路１６
２は、データの１２８ビットすべてがストアレジスタ４
６０に書込まれたことをキャッシュ１５０に対して示す
データ使用可能信号（Ｌ２２ＬＳ）を与える。データが
使用可能となりデータキャッシュアレイ２００に書込ま
れると、保留ステーション回路１２４のドライバ回路２
２０はデータ、行先タグおよびステータス情報を結果バ
ス０上に駆動する。
ャッシュ再ロードの間、再ロード動作の第１の周期はキ
ャッシュヒットが生じた場合と同じである。しかしなが
ら、キャッシュコントローラ１９０がキャッシュミスが
生じたと判断した後は、ロード／ストア機能ユニット１
３４は、外部メモリを再ロードキャッシュ１５０にアク
セスする前にストアバッファ回路１８０が空になるのを
待つ。数クロック周期分待機した後、物理タグ回路１６
２は、データの１２８ビットすべてがストアレジスタ４
６０に書込まれたことをキャッシュ１５０に対して示す
データ使用可能信号（Ｌ２２ＬＳ）を与える。データが
使用可能となりデータキャッシュアレイ２００に書込ま
れると、保留ステーション回路１２４のドライバ回路２
２０はデータ、行先タグおよびステータス情報を結果バ
ス０上に駆動する。
【０１２２】図１７を参照して、誤整列したアクセスに
ついては、続く周期の間に２つのアクセスが存在する。
２つのアクセスの各々はキャッシュヒットアクセスと同
じである。各アクセスから戻ったデータはドライバ回路
２２０によって集積される。２つのアクセスが完了し、
データが集積された後、ドライバ回路２２０は上に述べ
たようにデータをフォーマット化する。その後、保留ス
テーション回路１２４のドライバ回路２２０はデータ、
行先タグおよびステータス情報を結果バス０上に駆動す
る。誤整列したアクセスは保留ステーション０を用いる
場合にのみ実行される。したがって、ドライバ回路２２
０のＲＳ０加算器およびポートＡ部分だけが、誤整列し
たアクセスの実行に必要な回路を必要とした。
ついては、続く周期の間に２つのアクセスが存在する。
２つのアクセスの各々はキャッシュヒットアクセスと同
じである。各アクセスから戻ったデータはドライバ回路
２２０によって集積される。２つのアクセスが完了し、
データが集積された後、ドライバ回路２２０は上に述べ
たようにデータをフォーマット化する。その後、保留ス
テーション回路１２４のドライバ回路２２０はデータ、
行先タグおよびステータス情報を結果バス０上に駆動す
る。誤整列したアクセスは保留ステーション０を用いる
場合にのみ実行される。したがって、ドライバ回路２２
０のＲＳ０加算器およびポートＡ部分だけが、誤整列し
たアクセスの実行に必要な回路を必要とした。
【０１２３】他の実施例 他の実施例は前掲の特許請求の範囲内である。
【０１２４】たとえば、ロード／ストア機能ユニット１
３４はロード機能ユニットとストア機能ユニットとの２
つの別個の機能ユニットに分割されてもよい。この実施
例では、これらの機能ユニットの動作は上述とほぼ同じ
であるが、各機能ユニットはそれぞれの保留ステーショ
ンを含み得る。言い換えれば、ロードセクションはロー
ドに関して議論したように機能するロード保留ステーシ
ョンを含み、かつストアセクションはストアに関して議
論したように機能するストア保留ステーションを含む。
３４はロード機能ユニットとストア機能ユニットとの２
つの別個の機能ユニットに分割されてもよい。この実施
例では、これらの機能ユニットの動作は上述とほぼ同じ
であるが、各機能ユニットはそれぞれの保留ステーショ
ンを含み得る。言い換えれば、ロードセクションはロー
ドに関して議論したように機能するロード保留ステーシ
ョンを含み、かつストアセクションはストアに関して議
論したように機能するストア保留ステーションを含む。
【図１】本発明に従うスーパースカラマイクロプロセッ
サのブロック図である。
サのブロック図である。
【図２】本発明に従うロード／ストア機能ユニットおよ
びデータキャッシュのブロック図である。
びデータキャッシュのブロック図である。
【図３】図２のロード／ストア機能ユニットの保留ステ
ーション回路のブロック図である。
ーション回路のブロック図である。
【図４】図３の保留ステーション回路のエントリの内容
のブロック図である。
のブロック図である。
【図５】図３の保留ステーション回路の加算器回路のブ
ロック図である。
ロック図である。
【図６】図２のロード／ストア機能ユニットのストアバ
ッファ回路のブロック図である。
ッファ回路のブロック図である。
【図７】図６のストアバッファ回路のエントリの内容の
ブロック図である。
ブロック図である。
【図８】図６のストアバッファ回路のストアバッファエ
ントリのブロック図である。
ントリのブロック図である。
【図９】図２のデータキャッシュのエントリのブロック
図である。
図である。
【図１０】図２のデータキャッシュのストアアレイおよ
び線形タグアレイのブロック図である。
び線形タグアレイのブロック図である。
【図１１】図１０のストアアレイのバンク構造のブロッ
ク図である。
ク図である。
【図１２】図１０のストアアレイのバンク構造のブロッ
ク図である。
ク図である。
【図１３】本発明に従うロード動作のタイミング図であ
る。
る。
【図１４】本発明に従うストア動作のタイミング図であ
る。
る。
【図１５】本発明に従う理論上のアクセス動作の間のデ
ータキャッシュミスのタイミング図である。
ータキャッシュミスのタイミング図である。
【図１６】本発明に従うデータキャッシュ再ロード動作
のタイミング図である。
のタイミング図である。
【図１７】本発明に従う誤整列アクセス動作のタイミン
グ図である。
グ図である。
１００ マイクロプロセッサ １２４ 保留ステーション回路 １３４ ロード／ストア機能ユニット １５０ データキャッシュ １８０ ストアバッファ回路 １８２ ロード／ストアコントローラ １９０ キャッシュコントローラ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ウィリアム・エム・ジョンソン アメリカ合衆国、78746 テキサス州、オ ースティン、クリスティー・ドライブ、 102 (72)発明者 デイビッド・ビィ・ウィット アメリカ合衆国、78759 テキサス州、オ ースティン、パスファインダー・ドライ ブ、6318 (72)発明者 ミュラリ・チナコンダ アメリカ合衆国、78746 テキサス州、オ ースティン、スパイグラス・ドライブ、 1781、ナンバー・301
Claims (18)
- 【請求項１】 複数個のロード動作を並列に実行するた
めのロード機能ユニットであって、ロード動作を一時的
に保持するための保留ステーション回路を含むロード機
能ユニットを備え、前記保留ステーション回路は第１の
保留ステーションエントリと第２の保留ステーションエ
ントリとを含み、前記第２の保留ステーションエントリ
は前記第１の保留ステーションエントリに結合され、か
つ前記第１の保留ステーションエントリに保留ステーシ
ョンエントリ出力を与え、さらにロード信号を並列に受
取り、第１のロード信号を前記第１の保留ステーション
エントリと前記第２の保留ステーションエントリとに与
え、かつ第２のロード信号を前記第１の保留ステーショ
ンと前記第２の保留ステーションとに与える入力信号マ
ルチプレクサ回路と、 前記第１の入力ロード信号と前記第２の入力ロード信号
とのうちのどちらを前記第１の保留ステーションエント
リおよび前記第２の保留ステーションエントリが取出す
かを制御するためのロード制御回路とを含み、前記ロー
ド機能ユニットはさらにストアアレイとデータキャッシ
ュコントローラとを含むデータキャッシュを含み、 前記ストアアレイは第１のデータキャッシュポートと第
２のデータキャッシュポートとの各々を介して前記ロー
ド機能ユニットの前記第１の保留ステーションエントリ
と前記第２の保留ステーションエントリとに結合され、
前記ストアアレイは前記第１のロード信号と前記第２の
ロード信号とに応答してデータを前記ロード機能ユニッ
トに並列に与え、 前記データキャッシュコントローラは前記ロード制御回
路に結合される、ロード機能ユニット。 - 【請求項２】 前記保留ステーション回路はデータキャ
ッシュデータを並列に受取り、かつ前記データキャッシ
ュデータを第１の結果バスと第２の結果バスとに並列に
与える保留ステーションドライバ回路をさらに含む、請
求項１に記載のロード機能ユニット。 - 【請求項３】 前記ロード制御回路はタイプコード一致
信号に応答して前記第１の保留ステーションエントリと
前記第２保留ステーションエントリのどちらによってど
のロード信号が取出されるかを制御し、 前記タイプコード一致信号は、タイプコードバスからの
タイプコードが所定のロード機能ユニットタイプコード
に一致する場合に前記ロード制御回路によって発生す
る、請求項１に記載のロード機能ユニット。 - 【請求項４】 前記保留ステーション回路は第３の保留
ステーションエントリをさらに含み、前記第３の保留ス
テーションエントリは前記第２の保留ステーションエン
トリに結合されて前記第２の保留ステーションエントリ
に第３の保留ステーションエントリ出力を与え、前記第
３の保留ステーションエントリは前記第１の保留ステー
ションエントリに結合されて前記第１の保留ステーショ
ンエントリに前記第３の保留ステーションエントリ出力
を与え、前記第１の保留ステーションエントリと前記第
２の保留ステーションエントリのうちの一方は前記ロー
ド制御回路の制御下で前記第３の保留ステーションエン
トリ出力を取出す、請求項１に記載のロード機能ユニッ
ト。 - 【請求項５】 前記保留ステーション回路は第４の保留
ステーションエントリをさらに含み、前記第４の保留ス
テーションエントリは前記第３の保留ステーションエン
トリに結合されて前記第３の保留ステーションエントリ
に第４の保留ステーションエントリ出力を与え、前記第
４の保留ステーションエントリは前記第２の保留ステー
ションエントリに結合されて前記第２の保留ステーショ
ンエントリに前記第４の保留ステーションエントリ出力
を与え、 前記第３の保留ステーションエントリと前記第２の保留
ステーションエントリのうちの一方は前記ロード制御回
路の制御下で前記第４の保留ステーションエントリ出力
を取出す、請求項４に記載のロード機能ユニット。 - 【請求項６】 前記保留ステーション回路は、前記第１
の保留ステーションエントリと前記第２の保留ステーシ
ョンエントリとにそれぞれ結合される第１の加算器回路
と第２の加算器回路とをさらに含み、 前記第１の加算器回路および前記第２の加算器回路は前
記ロード信号を受取って前記ロード信号に基づいてキャ
ッシュアドレス信号を与え、前記キャッシュアドレス信
号は前記データキャッシュストアアレイ内の第１の位置
および第２の位置の各々にアクセスする、請求項１に記
載のロード機能ユニット。 - 【請求項７】 前記第１の加算器回路および前記第２の
加算器回路の各々は複数個のアドレス成分信号を受取
り、論理アドレス信号を与えるための論理アドレス加算
器と、 前記論理アドレス信号とセグメントベース信号とを受取
り、線形アドレスを与えるための線形アドレス加算器と
を含む、請求項６に記載のロード機能ユニット。 - 【請求項８】 前記アドレス成分信号はＡオペランド加
算器信号と、Ｂオペランド加算器信号と、変位加算器信
号とを含む、請求項７に記載のロード機能ユニット。 - 【請求項９】 前記第１の加算器回路は、 Ａオペランド信号とゼロ信号とを受取り、前記ロードコ
ントローラからのアドレスモード制御情報に応答してこ
れらの値のうちの１つを前記Ａオペランド加算器信号と
して与えるためのオペランドマルチプレクサ回路と、 Ｂオペランド信号と誤整列アドレス１信号とを受取り、
前記ロードコントローラからのアドレスモード制御情報
に応答してこれらの信号のうちの１つを前記Ｂオペラン
ド加算器信号として与えるためのＢオペランドマルチプ
レクサ回路と、変位信号と４信号と５信号とを受取り、
前記ロードコントローラからのアドレスモード制御情報
に応答してこれらの値のうちの１つを前記変位加算器信
号として与えるための変位マルチプレクサ回路とをさら
に含む、請求項８に記載のロード機能ユニット。 - 【請求項１０】 前記第２の加算器回路は、 Ａオペランド信号とゼロ信号とを受取り、前記ロードコ
ントローラからのアドレスモード制御情報に応答してこ
れらの値のうちの１つを前記Ａオペランド加算器信号と
して与えるためのＡオペランドマルチプレクサ回路と、 Ｂオペランド信号と誤整列アドレス１信号とを受取り、
前記ロードコントローラからのアドレスモード制御情報
に応答してこれらの信号のうちの１つを前記Ｂオペラン
ド加算器信号として与えるためのＢオペランドマルチプ
レクサ回路とをさらに含み、 変位信号は前記論理アドレス加算器に直接与えられる、
請求項８に記載のロード機能ユニット。 - 【請求項１１】 ストア転送動作を実行するためのスト
ア機能ユニットであって、 ストア動作を保持するための第１および第２のストアバ
ッファエントリ回路を含み、前記第２のストアバッファ
エントリは前記第１のストアバッファエントリに結合さ
れて前記第１のストアバッファエントリに第２のストア
バッファエントリ出力を与え、前記第１のストアバッフ
ァエントリは前記第２のストアバッファエントリに結合
されて前記第２のストアバッファエントリに第１のスト
アバッファエントリ出力を与え、さらに前記第１のスト
アバッファエントリ出力を用いてストア転送動作を実行
するために、前記第２のストアバッファエントリ回路が
前記第１のストアバッファエントリ出力を取出すかどう
かを制御するためのストアコントローラを含み、前記ス
トアコントローラは前記第１のストアバッファエントリ
回路と前記第２のストアバッファエントリ回路とに結合
される、ユニット。 - 【請求項１２】 第３のストアバッファエントリ回路を
さらに含み、前記第３のストアバッファエントリ回路は
前記第２のストアバッファエントリ回路に結合されて前
記第２のストアバッファエントリに第３のストアバッフ
ァエントリ出力を与え、前記第１のストアバッファエン
トリ回路は前記第３のストアバッファエントリ回路に結
合されて前記第３のストアバッファエントリ回路に第１
のストアバッファエントリ出力を与え、かつ前記第２の
ストアバッファエントリ回路は前記第３のストアバッフ
ァエントリ回路に結合されて前記第３のストアバッファ
エントリ回路に第２のストアバッファエントリ出力を与
え、さらに前記ストアコントローラは前記第３のストア
バッファエントリ回路に結合され、前記第１および第２
のストアバッファエントリ出力を用いてストア転送動作
を実行するために、前記第３のストアバッファエントリ
回路が前記第１のストアバッファエントリ出力を取出す
かまたは前記第２のストアバッファエントリ出力を取出
すかを制御する、請求項１１に記載のストア機能ユニッ
ト。 - 【請求項１３】 第４のストアバッファエントリ回路を
さらに含み、前記第４のストアバッファエントリ回路は
前記第３のストアバッファエントリ回路に結合されて前
記第３のストアバッファエントリに第４のストアバッフ
ァエントリ出力を与え、前記第１のストアバッファエン
トリ回路は前記第４のストアバッファエントリ回路に結
合されて前記第４のストアバッファエントリ回路に第１
のストアバッファエントリ出力を与え、前記第２のスト
アバッファエントリ回路は前記第４のストアバッファエ
ントリ回路に結合されて前記第４のストアバッファエン
トリ回路に第２のストアバッファエントリ出力を与え、
かつ前記第３のストアバッファエントリ回路は前記第４
のストアバッファエントリ回路に結合されて前記第４の
ストアバッファエントリ回路に第３のストアバッファエ
ントリ出力を与え、さらに前記ストアコントローラは前
記第４のストアバッファエントリ回路に結合され、前記
第１または前記第２のストアバッファエントリ出力を用
いてストア転送動作を実行するために、前記第４のスト
アバッファエントリ回路が前記第１のストアバッファエ
ントリ出力を取出すかまたは前記第２のストアバッファ
エントリ出力を取出すかを制御する、請求項１２に記載
のストア機能ユニット。 - 【請求項１４】 前記第１のストアバッファエントリ回
路および前記第２のストアバッファエントリ回路の各々
はストアバッファエントリを保持するためのストアバッ
ファレジスタ回路と、 どの信号が前記ストアバッファレジスタ回路に与えられ
て保持されるのかを制御するためのストアバッファマル
チプレクサ回路とを含む、請求項１１に記載のストア機
能ユニット。 - 【請求項１５】 前記ストアバッファレジスタ回路は前
記ストアバッファエントリのストアバッファデータエン
トリを保持するためのストアバッファエントリデータレ
ジスタと、 前記ストアバッファエントリのストアバッファアドレス
エントリを保持するためのストアバッファエントリアド
レスレジスタと、 前記ストアバッファエントリのストアバッファタグエン
トリを保持するためのストアバッファエントリタグ部分
とを含む、請求項１４に記載のストア機能ユニット。 - 【請求項１６】 前記ストアバッファマルチプレクサ回
路は複数個のデータ信号を受取り、前記複数個のデータ
信号のうちの１つを前記ストアコントローラの制御下で
前記ストアバッファデータエントリとして与えるための
データバイトマルチプレクサ回路と、 複数個のアドレス信号を受取り、前記複数個のアドレス
信号のうちの１つを前記ストアコントローラの制御下で
前記ストアバッファアドレスエントリとして与えるため
のアドレスバイトマルチプレクサ回路と、 複数個のタグ信号を受取り、前記複数個のタグ信号のう
ちの少なくとも１つを前記ストアコントローラの制御下
で前記ストアバッファタグエントリとして与えるための
タグマルチプレクサ回路とを含む、請求項１５に記載の
ストア機能ユニット。 - 【請求項１７】 キャッシュに対してロード動作および
ストア動作を並列に実行する、マイクロプロセッサのロ
ード／ストア機能ユニットであって、 ロード動作およびストア動作を一時的に保持するための
保留ステーション回路を含み、前記保留ステーション回
路は第１の保留ステーションエントリと第２の保留ステ
ーションエントリとを含み、前記第１の保留ステーショ
ンエントリと前記第２の保留ステーションエントリとは
データキャッシュの第１のポートと第２のポートとに結
合され、さらにストア動作を一時的に保持するためのス
トアバッファ回路を含み、前記ストアバッファ回路はス
トア動作を一時的に保持するための第１のストアバッフ
ァエントリと第２のストアバッファエントリとを含み、
前記ストアバッファエントリのうちの少なくとも１つは
前記保留ステーションエントリのうちの少なくとも１つ
に結合され、さらに前記保留ステーションエントリおよ
び前記ストアバッファエントリを制御するための制御回
路を含み、前記制御回路は前記保留ステーション回路と
前記ストアバッファ回路と前記データキャッシュとに結
合される、ユニット。 - 【請求項１８】 情報処理用装置であって、 情報を保持するための外部メモリと、 プロセッサバスを介して主メモリに結合されるプロセッ
サとを含み、 前記プロセッサは前記外部メモリに結合されて前記情報
を一時的に保持するためのキャッシュと、 ロード動作およびストア動作を実行するためのロード／
ストア機能ユニットとを含み、前記ロード／ストア機能
ユニットはロード動作およびストア動作を一時的に保持
するため保留ステーション回路を含み、前記保留ステー
ション回路は、前記データキャッシュの第１のポートと
第２のポートとに結合された第１の保留ステーションエ
ントリと第２の保留ステーションエントリとを含み、さ
らに第１のストアバッファエントリと第２のストアバッ
ファエントリとを含んでストア動作を一時的に保持する
ためのストアバッファ回路を含み、前記ストアバッファ
エントリのうちの少なくとも１つは前記保留ステーショ
ンエントリのうちの少なくとも１つに結合され、さらに
前記保留ステーション回路と前記ストアバッファ回路と
前記データキャッシュとに結合されて、前記保留ステー
ションエントリおよび前記ストアバッファエントリを制
御するための制御回路を含む、情報処理用装置。
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