JPH02208729A - マイクロコード式実行装置での並列動作による複数機能装置の制御 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本出願は、本出願と同時に出願された下記の米国特許出
願に詳しく記載されている計算システムの幾つかの特徴
を開示する：　Ｅｖａｎｓ等、デジタルコンピュータの
システム制御装置とサービス処理走置換のインタフェー
ス；　Ａｒｒｉｏｌｄ等、マルチプロセッサシステム用
のシステム制御装置を中央処理装置とインタフェースす
る方法及び装置；Ｇａｇｌｌａｒｄｏ等、マルチプロセ
ッサシステム用のシステム制御装置をシステム主メモリ
とインタフェースする方法及び手段ＨＤ、Ｆｉｔｅ等、
パイプライン式コンピュータシステムにおける可変数の
潜在的なメモリアクセス衝突を解消する方法及び装置；
Ｄ、Ｆｉｔｅ等、可変長さの命令アーキテクチャにおけ
る複数指定子のデコーディング；　Ｄ、Ｆｉｔｅ等、仮
想命令キャッシュリフィルアルゴリズム；　Ｍｕｒｒａ
ｙ等・レジスタのパイプライン処理及び同一命令内にお
けるレジスタ変更指定子；　Ｍｕｒｒａｙ等、デジタル
コンピュータ用のデータ依存性の解消による複数命令処
理システム；Ｄ、Ｆｉｔｅ等、パイプライン式プロセッ
サにおける事前処理暗示指定子ＨＤ、Ｆｔｔｅ等、分岐
予測、Ｆｏｓｓｕ鶴等、デジタルコンビエータ用パイプ
ライン式浮動小数点加算器；　Ｇｒｕｎｄｍａｎｎ等、
自己タイミング式レジスタファイル；　Ｂｅａｖｅｎ等
、パイプライン式コンピュータシステム内のエラーを検
出及び補正する方法及び装置；　Ｆｌｙｎｎ等、マルチ
プロセッサシステムでシステム制御装置を用いて交信要
求を仲裁する方法及び手段ＨＤ、Ｆｉｔｅ等、ソースリ
スト、プリンタキュー及び宛先キエー；Ｗｅｂｂ　、　
Ｊｒ、等、仮想メモリシステムに基づいたデジタルコン
ピュータの命令パイプライン内でのプリフェッチ命令に
よるメモリアクセス実行の処理；１１ｅｔｈｅｒｉｎｇ
ｔｏｎ等、デジダルコンピュータシステム内で仮想から
物理メモリアドレスへの変換を制御する方法及び装置；
　Ｈｅｔｈｅｒｉｎｇｔｏｎ等、エラー補正能力による
バッファへの書き戻し；　Ｐｌｙｎｎ等、マルチプロセ
ッサシステムでシステム制御装置を用いて交信要求を仲
裁する方法及び手段；Ｃｈｉｎｎａｓｗａ＋ｍｙ等、マ
ルチプロセッサシステムにおけるシステム装置間でのデ
ータトランザクション用モジュラ−クロスバ−相互接続
ネットワーク；Ｐｏ１ｚｉｎ等、マルチプロセッサシス
テム用のシステム制御装置を入／出力装置とインタフェ
ースする方法及び装置：　Ｇａｇｌｉａｒｄｏ等、マル
チプロセッサシステム用のシステム制御装置をシステム
主メモリとインタフェースする手段で用いるためのメモ
リ構成；及びＧａｇｌｉａｒｄｏ等、システムモジュー
ル間でのＤＲＡＭ＊Ｊ御信号をエラーチエツクする方法
及び手段。

（産業上の利用分野） 本発明は一般にデジタルコンピュータに関し、より詳し
くは複数命令の処理時、デジタルコンピュータにおける
それら命令の実行前にデータ依存性を解消するシステム
に関する。この発明は特に、可変長の複合命令セット（
ＣＩＳ）アーキテクチャを用いたパイプライン式デジタ
ルコンピュータシステムにおける複数命令の事前処理に
適用可能である。

（従来の技術） 命令の事前処理は、多数の命令の実行をスピードアップ
するために、デジタルコンピュータで使われている普通
の手段である。事前処理の動作は一般に、命令を記憶す
るメモリと命令を実行する実行装置との間に介在された
命令装置によって行われる。事前処理動作には例えば、
それぞれの命令が実行装置内ヘロードされるとき、オペ
ランドが容易に利用可能となるように、連続する命令内
のオペランド指定子によって識別されたオペランドをブ
リフェッチすることが含まれる。現命令が実行装置で実
行されている間に、命令装置が後続命令のための事前処
理動作を行うことによって、任意のあるシーケンスの命
令に必要な処理時間全体を減少している。

（発明が解決しようとする課題） 設計者はしばしば命令を種類別に分け、各種類毎に最適
な専用のハードウェアを設計することがある。この専用
ハードウェアは、はとんど変えられないようにマイクロ
コード化されている。その理由は、複雑な命令に必要な
込み入った動作を行うのに繰り返し使用可能な、規則的
で、しかもフレキシブルなデータバスを複雑な命令は必
要とするからである。正確な動作はデータに依存し、マ
イクロコードの解釈を必要とすることが多い。普通のマ
イクロコードの実行では、命令を発生し、ソースオペラ
ンドをフェッチし、実行してその結果を記憶する。実行
は単一の連鎖マイクロコードによって行われ、各機能装
置はかかるマイクロコードでシリアルに制御されていた
。

（課題を解決するための手段） 各種種類の命令を実行するパイプライン式プロセッサの
性能を高めるため、各種類の命令はパラレルに動作され
るそれぞれの機能装置によって実行される。別々の機能
装置をそれぞれ有する命令の種類には、整数命令、浮動
小数点命令、乗算命令、及び除算命令が含まれる。

本発明の別の特徴によれば、各種機能装置のサイクル毎
の動作が独立に制御される。整数装置だけが、命令実行
装置内のマイクロコード実行装置によってマイクロ制御
されるサイクル毎の動作を有する。つまり、シフト演算
も行う整数装置はマイクロコード実行装置によって制御
され、複合可変長の命令セットに含まれる広範囲の整数
及びシフト演算を処理する。他の機能装置もマイクロコ
ードを受は入れるが、それらのサイクル毎の動作はマイ
クロコード制御されない。その代わり他の機能装置は、
命令オペレーションコードをエンコードしたもので、特
定の動作を実行する機能装置を指定する制御コマンドを
受は入れるだけでよい。

浮動小数点装置などのパイプライン式機能装置では、制
御コマンドがデータと共にパイプライン送りされ、パイ
プライン式動作がデータの依存性を反映するときわずか
に変更可能である。

本発明のさらに別の特徴によれば、命令結果の退去（リ
タイア）がマイクロコード実行装置によって制御される
代わりに、結果キューを処理するつ別の退去装置に任さ
れる。新たな動作が必要であることをマイクロコード実
行装置が判定し、それぞれの機能装置が占有されていず
、ソースオペランドが利用可能で、しかも宛先が既知で
あれば、エントリは結果キューに挿入される。エントリ
は、結果がそれぞれの機能装置から得られるようになっ
たところで、結果を退去させるために退去装置によって
必要な全ての情報を含む。退去装置は、キューの先頭に
あるエントリ内のタグを読み取り、結果を与えるべき機
能装置を判定することによって結果キューを処理する。

結果が得られ、エントリによって指定された宛先も得ら
れると、結果はエントリに従って退去され、エントリは
キューから取り除かれる。

好ましくは、命令の流れ中に対応する命令が現れた順序
で、動作は結果キュー内にキュー入れされ、また結果は
退去される。これは、ソース指定子をデコードし、ソー
スオペランドをフェッチし、マイクロコードからの結果
を記憶するタスクを軽減するのを助ける。命令の発生と
退去は、マイクロコードによって制御しなくてよ（、単
に“許可２または“不許可”されるだけである。つまり
、割込処理のような、他の装置での実行を除外する処理
をマイクロコードが行っていなければ、他の装置は各自
での実行が許容される。

発明のその他の目的及び利点は、添付の図面を参照しな
がら、以下の詳細な説明を読み進むことによって明かと
なろう。

（実施例） 本発明はさまざまな変更及び代替の態様を取り得るが、
その特定実施例を図面に例示として示し、以下詳しく説
明する。但し、本発明はここに開示される特定の態様に
制限されるものでなく、逆に特許請求の範囲に限定され
た発明の精神及び範囲内にはいる全ての変更、等価及び
代替物を包含するものであることが理解されるべきであ
る。

次に図面に目を転じ、まず第１図を参照すれば、主メモ
リ１０、メモリー〇ＰＵインタフェース装置１１、及び
命令装置１２と実行袋Ｗ１３を備えた少なくとも１つの
ＣＰＵを含むデジタルコンピュータシステムの一部が示
しである。もちろん、かかるシステムでは、主メモリ１
０を共有することによって追加のＣＰＵを使用できる。

例えば、４つまでのＣＰＵを同時に作動し、共有の主メ
モリ１０を介して効率的に交信するのが実用的である。

データと該データを処理する命令は共に、主メモリ１０
内のアドレス可能な記憶ロケーションに記憶されている
。命令は、ＣＰＵによって実行すべき動作をコード化さ
れた形で指定するオペレーシッンコード（ＯＰコード）
と、オペランドを突き止める情報を与えるオペランド指
定子とを含む。個々の命令の実行は、複数のもっと小さ
いタスクに分けられる。これらのタスクが、それぞれ目
的に最適な専用で、別々の、独立した機能装置によって
行われる。

各命令は最終的に異なる動作を行うが、各命令が分けら
れたより小さいタスクの多くは全ての命令によって共通
である。一般に、次のステップが命令の実行中に行われ
る：命令フェッチ、命令デコード、オペランドフェッチ
、実行、及び結果の記憶。つまり、専用のパートウェア
段を用いることによって、各ステップがパイプライン動
作で重複可能となり、命令の総スループットを高められ
る。

パイプラインを通じたデータバスは、各パイプライン段
の結果を次のパイプライン段へ転送するための各−組の
レジスタを含む。これらの転送レジスタは、共通のシス
テムクロックに応じてクロック動作される。例えば、第
１のクロックサイクル中には、第１の命令が命令フェッ
チ専用のハードウェアによってフェッチされる。第２の
クロックサイクル中には、フェッチされた命令が転送さ
れ、命令デコードハードウェアによってデコードされる
が、これと同時に次の命令が命令フェッチハードウェア
によってフェッチされる。第３のクロックサイクル中に
は、各命令がパイプラインの次の段へそれぞれシフトさ
れ、新たな命令がフェッチされる。こうして、パイプラ
インが満たされた後、各クロックサイクルの終わりで命
令が完全に実行される。

このプロセスは、製造環境での組立ラインと似ている。

つまり各作業員が、自分の作業段を通過する各製品に対
して１つの仕事を行うように専用化されている。各仕事
が行われるにつれ、製品は完成に近づく。最終段では、
作業員が割り当てられた仕事を行う度に、完成した製品
が組立ラインから繰り出される。

第１図に示した特定システムにおいて、インタフェース
装置１１は、平均として命令及び実行量装置１２．１３
が主メモリ１０のアクセス時間よりも速い速度でデータ
を処理するのを可能とする主キャッシュ１４を含む。こ
の主キャッシュ１４は、データ要素のうち選択された所
定ブロックを記憶する手段、命令装置１２から変換バッ
ファ１５を介して指定データ要素にアクセスする要求を
受は取る手段、データ要素が主キャッシュに記憶されて
いるブロック内にあるかどうかをチエツクする手段、及
び指定データ要素を含むブロックが主キャシュに記憶さ
れていないとき、指定ブロックのデータを主メモリ１０
から読み出し、そのデータブロックを主キャッシュ１４
に記憶する手段を含む。言い換えれば、主キャッシュは
主メモリ内に“窓”を設け、命令及び実行装置で必要と
思われるデータを収容している。

命令及び実行量装置１２．１３で必要なデータ要素が主
キャッシュ１４内で見つからないと、そのデータ要素は
主メモリ１０から得られるが、この処理では、追加のデ
ータを含むブロック全体が主メモリ１０から得られ、主
キャッシュ１４に書き込まれる。時間とメモリスペース
における局所性の原理によると、命令及び実行量装置が
次のデータ要素を所望する場合、そのデータ要素は前に
アドレスされたデータ要素を含むブロック内で見つかる
確立が高い、従って、命令及び実行量装置１２．１３に
よって必要なデータ要素を主キャッシュ１４がすでに含
んでいる確立が高（なる。−般に、主キャッシュ１４は
主メモリ１０よりはるかに高い速度でアクセスされるの
で、データ処理システムの平均的性能を実質上低下させ
ることなく、主メモリのアクセス時間はキャッシュより
もその分遅くすることができる。このため、主メモリ１
０はより遅く、より安価なメモリ要素で構成可能である
。

変換バッファ１５は高速の連想メモリで、最も最近使わ
れる仮想−物理アドレス変換を記憶する。

仮想のメモリシステムでは、１つの仮想アドレスへの参
照によって、所望の情報が得られる前に幾つかのメモリ
参照を行うことができる。しかし、変換バッファ１５を
用いる場合、変換は変換バッファ１５内で“ヒツトを単
に見いだすことに帰省する。

Ｉ１０バス１６が主メモリ１０と主キャッシュ１４に接
続され、コマンドと入力データをシステムに伝送し、ま
た出力データをシステムから受は取る。

命令装置１２は、主キャッシュ１４から命令をフェッチ
するためのプログラムカウンタ１７と命令キャッシュ１
８を含む。プログラムカウンタ１７は、主メモリ１０と
主キャッシュ１４の物理メモリロケーションでなく仮想
メモリロケーションにアドレスするのが好ましい。つま
り、プログラムカウンタ１７の仮想アドレスは命令が検
索可能となる前に、主メモリ１０の物理アドレスに変換
されねばならない、従って、プログラムカウンタ１７の
内容はインタフェース装置１１に転送され、そこで変換
バッファ１５がアドレス変換を行う。命令は変換された
アドレスを用いて、主キャッシュ１４内の物理メモリロ
ケーションから検索される。

主キャッシュ１４は検索された命令を、データリターン
ラインを介して命令キャッシュ１８に送る。

主メモリ１４と変換バッファ１５の編成と動作は、Ｌｅ
ｖｙ及びＥｃｋｈｏｕｓｅ　、　Ｊｒ、著・コンピュー
タプログラミングとアーキテクチャ、ＶＡＸ−１１、デ
ジタル・イクイップメント社、３５２−３６６頁（１９
８０）、の第１１章に詳しく記載されている。

はとんどの場合、命令キャッシュ１８はプログラムカウ
ンタ１７によって指定されたアドレスに予め記憶された
命令を有しており、アドレスされた命令は命令バッファ
１９へと直ちに転送可能である。アドレスされた命令は
命令バッファ１９から命令デコーダ２０に送られ、これ
がｏＰコードと指定子両方をデコードする。オペランド
処理袋Ｗ　（ＯＰＵ）２１は指定されたオペランドをフ
ェッチし、それらを実行装置１３に供給する。

０ＰＵ２１は仮想アドレスも生じる。すなわち、０ＰＵ
２１はメモリソース（読取）及び宛先（書込）オペラン
ド用の仮想アドレスを生じる。少なくともメモリ読取オ
ペランドの場合、０ＰＵ２１がそれらの仮想アドレスを
インタフェース装置１１に送り、そこで物理アドレスへ
変換されるようにしなけれればならない。次いで、主キ
ャッシュ１４の物理メモリロケーションがアクセスされ
、メモリソースオペランド用のオペランドをフェッチす
る。

各命令では、第１バイトがＯＰコードを含み、続くバイ
トがデコードされるべきオペランド指定子である。各指
定子の第１バイトは、その指定子についてのアドレシン
グモードを指示する。このバイトは通常半分に分割され
、一方の半分がアドレシングモードを指定し、他方の半
分がアドレシングに使われるレジスタを指定する。１９
８０年１２月２３日に発行された５ｔｒｅｃｋｅｒ等の
米国特許第４．２４１．３９７号に開示されているよう
に、命令は可変長を有するのが好ましい。各種種類の指
定子が同じＯＰコードで使用可能である。

命令を処理する第１のステップでは、命令の“ＯＰコー
ド”部分をデコードする。各命令の第１部分は、命令に
よって実施されるべき動作を指定するＯＰコードからな
る。デコードは、命令デコーダ２０でテーブル探索方式
を用いてなされる。

命令デコーダ２０は、命令を実行するためのマイクロコ
ードのスタートアドレスを探索テーブル内で捜し、その
スタートアドレスを実行装置１３に送る。その後実行装
置１３が、指示されたスタートアドレスから始まる予め
記憶されたマイクロコードを実行することによって、指
定された動作を行う、また命令デコーダは、ソースオペ
ランド及び宛先オペランド両指定子が命令内のどこで生
じているかを求め、これらの指定子を０ＰＵ２１へ送る
ことによって、命令の実行前の事前処理も行う。

探索テーブルは、各々が複数のエントリを有する複数ブ
ロックの配列として編成されている。各エントリは、そ
のブロック及びエントリ指標によってアドレスできる。

ＯＰコードバイトがブロックにアドレスし、実行点カウ
ンタからのポインタ（命令内の現指定子の位置を示す）
がブロック内の特定エントリを選択する。探索テーブル
の出力は、各指定子毎にデータの文脈（バイト、ワード
など）、データの種類（アドレス、整数など）及びアク
セスモード（読取、書込、訂正など）を指定すると共に
、マイクロコードディスパッチアドレスを実行装置に与
える。

命令のデコード後、０ＰＵ２１はオペランド指定子を解
析し、それらの実行アドレスを計算する；このプロセス
には、ＧＰＲ（汎用目的レジスタ）を読み取り、場合に
よっては自動インクレメントまたは自動デクレメントに
よってＧＰＨの内容を変更することが含まれる。次いで
、オペランドが実行アドレスからフェッチされて実行装
置１３に送られ、その後実行装置が命令を実行し、その
命令用の宛先ポインタによって指示された宛先に結果を
書き込む。

命令が実行装置に送られる度に、命令装置はマイクロコ
ードディスパッチアドレスと、（１）ソースオペランド
を見つけられる実行装置レジスタファイル内のロケーシ
ョン、及び（２）結果が記憶されるべきロケーションに
関する一組のポインタを送出する。実行装置内では、−
組のキュー２３がマイクロコードディスパッチアドレス
を記憶するフォークキュー、ソースオペランドのロケー
ションを記憶するソースポインタキュー、及び宛先ロケ
ーションを記憶する宛先ポインタキューを含む、これら
の各キューは、複数の命令用データを保持可能なＦＩＦ
Ｏバッファである。

また実行装置１３は、ＧＰＲのコピーとソースオペラン
ドのリストを含むマルチボート式レジスタファイルであ
るソースリスト２４も含んでいる。

つまり、ソースポインタキュー内のエントリは、レジス
タオペランド用のＧＰＲロケーションを指し示すか、あ
るいはメモリ及びリテラルオペランド用のソースリスト
を指し示す。インタフェース装置１１と命令装置１２は
共にソースリスト２４内にエントリを書き込み、実行装
置１３が命令を実行するのに必要なオペランドをソース
リストから読み出す。命令の実行のため、実行装置１３
は命令発生装置２５、マイクロコード実行装置２６、算
術及び論理演算装置（ＡＬＵ）２２、及び退去装置２７
を含む。

本発明は特に、パイプライン式プロセッサにおいて有用
である。前述したように、パイプライン式プロセッサは
、プロセッサの命令フェッチハードウェアが１つの命令
をフェッチしている間に、他方のハードウェアが第２の
命令のオペレーションコードをデコードし、第３の命令
のオペランドをフェッチし、第４の命令を実行し、第５
の命令の処理後のデータを記憶する。第２図は、次のよ
うな一般的な命令用のパイプラインを示している：ＡＤ
ＤＬ３　　ＲＯ，Ｂ△１２　（Ｒ１）　、　Ｒ２゜これ
は、変位アドレシングモードを用いた倍長加算である。

この命令のパイプライン式実行の第１段階では、命令の
プログラムカウンタ（Ｐ　Ｃ’）が生成される；これは
通常、プログラムカウンタを前の命令からインクレメン
トするか、あるいは分岐命令の目標アドレスを用いるこ
とによって行われる。ＰＣはその後、パイプラインの第
１段階で命令キャッシュ１８へアクセスするのに使われ
る。

パイプラインの第３段階では、命令データが命令キャッ
シュ１８から得られ、命令デコーダ２０によって使われ
るか、あるいは命令バッファ１９にロードされる。後で
詳しく述べるように、命令デコーダ２０はＯＰコードと
３つの指定子を１サイクル内でデコードする。デコード
サイクルの終わりに、Ｒ１番号がバイト変位と共に０Ｐ
Ｕ２１に送られる。

段階４では、ＲＯと８２両ポインタがキュー装置２３に
導かれる。また、０ＰＵ２１がロケーションＲ１におけ
るＧＰＲレジスタファイルの内容を読み取り、その値を
指定の変位（１２）に加算し、アドレス発生段階の終わ
りに、得られたアドレスをＯＰ　ＲＥＡＤ要求と共にイ
ンタフェース装置ｌｌ内の変換バッファ１５に送る。同
時に、第２のオベランドを受は取るソースリスト内の予
約ロケーシランに対するポインタが、キュー装置２３に
導かれる。ＯＰ　ＲＥＡＤ要求が作用しているときに、
メモリから読み出された第２°のオペランドをソースリ
スト内の予約ロケーションに転送される。

段階５では、インタフェース装置１１が変換バッファ１
５を用い、段階４で発生されれ仮想アドレスを物理アド
レスに変換する。次いで、この物理アドレスが主キャッ
シュ１４ヘアドレスするのに使われ、主キャッシュ１４
がパイプラインの段階６で読み取られる。

パイプラインの段階７では、メモリがＡＬＵ２２で発せ
られ、ＡＬＵ２２が２つのオペランドを加算して、その
結果を退去装置２７に送る。段階４０間に、ＲＯとＲ２
用のレジスタ番号及びメモリデータ用のソースリストロ
ケーションに対するポインタは実行装置に送られ、ポイ
ンタキエー内に記憶されている０次いで、キャッシュ読
取の段階中に、実行装置はソースリスト内の２つのソー
スオペランドを捜し始めている。この特定例では、実行
装置がＲＯのレジスタデータだけを捜し出し、この段階
の終わりには、メモリデータに到達して、レジスタファ
イルの無効続出と置換されている。

つまり、両方のオペランドが命令の実行段階で得られて
いる。

パイプラインの退去段階８では、結果データが結果キュ
ー内で次のエントリと対にされる。またこの時点で、分
岐判断の依拠する条件コードが利用可能となる。幾つか
の機能実行装置が同時に占有状態となることがあるが、
１つの命令だけが１サイクルで退去可能である。

例示したパイプラインの最終の段階９では、データが実
行装置１３と命令装置１２両方におけるレジスタファイ
ルのＧＰＲ部分内に書き込まれる。

パイプライン式プロセッサにおいては、パイプライン中
でのストールつまり“ギャップ”の影響を最小限とする
ため、条件付分岐判断の結果を予測する機能を備えるこ
とが望ましい。この点は特に、キュー２３が多数の命令
の中間結果を記憶するので、第１図のパイプライン式プ
ロセッサにとって重要である。ストールつまりギャップ
が生じると、キューはプロセッサのスルーブツトを高め
る・上での有効性を失う、しかし、パイプラインの深さ
のため、予測が正しくない場合における命令シーケンス
の“巻戻し”は、ハードウェアまたは実行時間の点でよ
りコスト高となる。つまり巻戻しは、誤って予測された
分岐に続（間違った経路の情報のパイプラインから命令
をフラッシュし、正しい経路に沿った実行をやり直す必
要を生じる。

第１図に示したように、パイプラインプロセッサの命令
装置１２は分岐予測装置２８を備えている。分岐予測装
置２８の特定機能は、分岐命令にアドレスした後プログ
ラムカウンタ１７が取る値（ＰＲＥＤＩＣＴＩＯＮ　Ｐ
Ｃ）を求めるかまたは選択することにある。この値また
は選択はバス２９を介して、分岐予測装置２８からプロ
グラムカウンタ１７に伝送される。

分岐予測装置２８は、４つの主な入力信号に応答する。

命令デコーダ２０が命令バッファ１９から分岐ｏＰコー
ドを受は取ると、分岐ＯＰコードと分岐ｏｐコードスト
ローブ信号（ＢＳＨＯＰ）が、入力バス３０を介して分
岐予測装置に伝送される。これと同時に、分岐命令のア
ドレス（ＤＥＣＯＤＥＰＣ）が、プログラムカウンタ１
７から入力バス３１上に受は取られる。また、分岐命令
の目標アドレス（ＴＡＢＧＥＴ　ＰＣ）と目標アドレス
ストローブ信号（ＴＡＳＩＧＢＴ　ＶＡＬＩＩ）　）が
、オペランド処理装置！２１から入力バス３２上に受は
取られる。オペランド処理装置２１は例えば、分岐命令
における変位指定子の値を分岐命令に続く命令のアドレ
スに加えて、目標アドレスを計算する０条件付分岐の場
合には、分岐判断がなされ、実行装置１３からのバス３
３上のデータ信号（ＢＲＡＮＣ）ｌ　ＤＥＣＩＳＩＯＮ
　”）で有効性信号（ＢＲＡＮＣＨＶＡＬＩＤ　”）が
受は取られることによって、予測が有効となる。

はとんどの命令シーケンスの実行中、分岐予測装置２８
はまず分岐ＯＰコードとその対応アドレスを受は取り、
次に対応した目標アドレスを受は取り、最後に有効性信
号を受は取る。分岐予測装置２８はこの一般的なシーケ
ンスに対し、分岐ＯＰコードとその対応アドレスが受は
取られるや否や、分岐予測を行うことによって応答する
。

条件付分岐命令が有効であれば、実行は通常通り継続す
る。有効でない場合、分岐判断が予測と一敗しないと、
“巻戻し”動作が行われる。この動作には、分岐履歴キ
ャッシュへの判断の記録した後、命令の流れ方向を向は
直すことが含まれる。

命令の流れは、中央処理装置の状態を予測がなされた時
点に存在した状態に復元した後、分岐命令に続く別の実
行経路の開始時点から実行をスタートし直すことによっ
て再方向付けされる。実行は例えば、前にセーブされた
“巻戻し”アドレス（ＵＮＷＩＮＤ　ＰＣ’）から再ス
タートされる。好ましい分岐予測装置の構造及び動作は
、前出の１９８９年２月３日に出願されたり、Ｆｉｔｅ
等の米国特許出願通し隘３０６，７６０　、名称「分岐
予測」に詳しく記載されており、同出願は参照によって
ここに含まれるものとする。

命令装置１２内の命令デコーダ２０と実行装置１３内の
キュー２３が、第３図に詳しく示しである。命令デコー
ダ２０は後で詳述するように、プログラムカウンタ用の
デコーダ２０ａ１フオークテーブル用ＲＡＭ２０ｂ、２
つのソースオペランド指定子デコーダ２０ｃと２０ｄ１
宛先オペランド指定子デコーダ２０ｅ、及びレジスタ動
作デコーダ２０ｆを含むことが分かる。好ましい実施例
において、デコーダ２０ｃｍ２Ｏｆは前出の１９８９年
２月３日に出願されたり、Ｐｉｔｅ等の米国特許出願通
しＮａ３０７．３４７　、名称「可変長命令アーキテク
チャにおける複数指定子のデコード」に詳しく記載され
ているように、密接に相互リンクされ、大型の複合デコ
ード装置内に統合される。尚、同出願は参照によってこ
こに含まれるものとする。デコーダ２０ｂは命令装置内
でなく、フォークキュー２３ｂに隣合わせて実行装置内
に配置されるのが好ましい。フォークアドレスはＯＰコ
ードよりも多いビットを含むため、このケースでは命令
装置と実行装置の間でより短いデータラインが必要とさ
れるからである。

プログラムカウンタ用デコーダ２０ａの出力は、実行装
置１３内のプログラムカウンタキュー２３ａに記憶され
る。ＲＡＭ２０ｂは各命令のＯＰコードバイトだけを受
は取り、そのデータを用いてテーブルから１フオーク”
　（マイクロコード）ディスバッチアドレスを選び出す
。このディスパッチアドレスが命令の実行に適したマイ
クロコードのスタートを識別し、実行装置１３内のフォ
ークキュー２３ｂに記憶される。

４つのデコーダ２０ｃｍ２Ｏｆは各々、実行バッファ１
９からＯＰコードバイトとオペランド指定子データの両
方を受は取る。デコーダ２０ｃと２０ｄは２つのソース
オペランド指定子をデコードし、２つのソースオペラン
ドを突き止めるのに実行装置によって使用可能なソース
オペランドポインタを発生する。これら２つのポインタ
は、実行装置内のソースポインタキュー２３ｃに記憶さ
れる。宛先オペランド指定子はデコーダ２０ｅによって
デコードされ、実行装置内の宛先ポインタキュー２３ｅ
に記憶される。

前述したレジスタ間衝突をチエツクするため、新たな命
令がデコードされる度に一対のマスクが発生され、その
命令の実行中に命令装置が読み取りまたは書込を行って
いる全てのＧＰＲを識別する。これらのマスクはレジス
タ動作デコーダ２０ｆ（第４図に関連して後述する）で
発生され、命令装置内のマスクキュー２３ｆに記憶され
る。各マスクは、ＧＰＲの数に等しい多数のビット位置
からなる。読取マスクでは、新たな命令の実行中に読み
取られるべき各ＧＰＲ毎に１ビツトでセットされ、書込
マスクでは、その命令の実行中に書き込まれるべき各Ｇ
ＰＲ毎に１ビツトがセットされる。

ある命令に関する読取及び書込マスクは共に、１つのエ
ントリとしてマスクキュー２３ｆに記憶される。１５の
ＣＩ’Ｒが存在するとき、マスクキュー内の各エントリ
は３０ビツトからなる（各読取マスク内の１５ビツトが
読み取られるべきＧＰＲを識別し、各書込マスク内の１
５ビツトが書き込まれるべき各ＧＰＲを識別する）、マ
スクキュー２３ｆ内の全有効マスクの複合体が、命令装
置１２における命令の事前処理中メモリアドレスを生じ
るのに使われる各レジスタをチエツクするのに使われ、
その命令の事前処理がストールされるかどうかを判定す
る。マスクギュ−２３ｆの好ましい構造及び動作は、前
出の１９８９年２月３日に出願されたＭｕｒｒａｙ等の
米国特許出願通し！１ｈ３０６．７７３、名称「デジタ
ルコンピュータ用のデータ依存性の解消による複数命令
処理システム」に詳しく記載されており、同出願は参照
によってここに含まれるものとする。

この参考文献は、挿入ポインタ、その除去ポインタ、キ
ューの満杯時を検出するロジック、及びキューをフラッ
シュするロジックを含むキューの基本構造を詳しく示し
ている。

次に第４図を参照すると、ソースリスト２４とまとめて
４０で示した関連のレジスタファイルの詳しいブロック
図が示してあり、これらは一対の自己タイミング式レジ
スタファイル集積回路内に一体的に統合されている。こ
の自己タイミング式レジスタファイル４０が、メモリア
クセス装置１１、命令装置１２及び実行装置１３間での
データインタフェースを与える。

レジスタファイル４０は４組１６個のレジスタを含み、
各レジスタは３６ビツトの長さであるのが好ましい。こ
こでは、４組１６個の３６ビツトレジスタを与えるのに
、同一種類の２つの集積回路が組み合わせて使われる。

各レジスタは、４バイトと各バイト毎のパリティビット
とを含むように構成されている。上記４組はそれぞれＧ
ＰＲ４１、ソースリスト２４、メモリー時レジスタ４２
及び実行−時レジスタ４３に対応する。これらのレジス
タは二重ボート出力を有し、４組のレジスタの各々内の
１６レジスタのそれぞれに接続された入力を有する一対
のマルチプレクサ（ＭＵＸ）４５．４６を含む。３６ビ
ツトのマルチプレクサ出力は、実行装置１３に直接接続
されている。実行装置１３とマルチプレクサ４５．４６
の選択入力との間に、選択ラインが接続されている。こ
れらの選択ラインは、６４個のレジスタの各々のアドレ
シングを可能とする６ビツト信号を与える。レジスタ４
１．２４．４２．４３の各々への入力も二重ボート形式
で、Ａ及び８両データ入力を受は入れる。しかし、４組
のレジスタは各々二重ボート形式であるが、レジスタフ
ァイル４０は３つの異なるソースから入力を受は取り、
２つ以上の入力が４組のレジスタのいずれか１つへ送ら
れるように、それらの入力を伝送する。

前述したごと（、ソースリスト２４はソースオペランド
を含むレジスタファイルである。従って、実行装置１３
のソースポインタキュー内のエントリは、メモリ用のソ
ースリストと即値つまりリテラルのオペランドを指し示
す。メモリアクセス装置１１と命令袋＄１２の両方がソ
ースリスト２４にエントリを書き込み、実行装置１３が
命令を実行するのに必要なオペランドをソースリストか
ら読み取る。

ＧＰＲ４１は、ＶＡＸアーキテクチャによって定義され
た１６個の汎用目的レジスタを含む、これらのレジスタ
は、ソースオペランドと実行された命令の結実用のスト
レージを与える。また、実行袋ｙ１１３がＧＰＲ４１に
結果を書き込む一方、命令装置１２が自動インクレメン
ト及び自動デクレメントの命令でＧＰＲ４１を更新する
。

メモリー時レジスタ４２は、実行装置１３によって読取
可能な１６個のレジスタを含む。メモリアクセス装置１
１が、実行装置１３によって必要なデータをメモリー時
レジスタ２４に書き込む。

またマイクロコード実行装置２６も、マイクロコードの
実行中の必要に応じて、メモリー時レジスタ４２に書込
を行える。

実行−時レジスタ４３は、実行装置１３によってのみア
クセス可能な１６個のレジスタを含む。

すなわち、マイクロコード実行装置１３が中間記憶のた
めに実行−時レジスタ４３を用いる。

実行装置１３は３６ビツトのデータバスを介して、ＧＰ
Ｒ４１、メモリー時レジスタ４２及び実行−時レジスタ
４３に接続されている。伝送ゲート４７．４８及び４９
が、実行装置のデータバスからＧＰＲ４１メモリ一時レ
ジスタ４２及び実行−時レジスタ４３に送られるデータ
を、伝送ゲ−ト４７．４８及び４９の選択入力に接続さ
れた６ビツトの選択バスを介してそれぞれ制御する。

同様に、命令装置１２は伝送ゲート５０．５１を介して
、ＧＰＲ４１とソースリスト２４のＢ入力に接続されて
いる。但しここでの場合、伝送ゲート５０．５１の選択
ラインは相互に別々で、独立制御される。

メモリアクセス装置１１は７２ビツトのデータバスを有
し、従って一対の３６ビツトレジスタへ書き込むのに好
ましい。このため、バスは低位の３６ビツト部分と高位
の３６ビツト部分に分割され、連続したレジスタアドレ
スにデータを記憶可能としている。低位の３６ビツトは
伝送ゲート５２を介してソースリスト２４に送られるか
、あるいは伝送ゲート５３を介してメモリー時レジスタ
４２に送られる。物理的に見ると、同一種類の２つの集
積回路を用いた前述の好ましい実施例では、各３６ビツ
ト部分のうち高位１８ビツトが集積回路の一方に記憶さ
れ、対応する３６ビツト部分のうち低位１８ビツトが集
積回路の他方に記憶される。

メモリアクセス装置１１も、６ビツトの選択バスを伝送
ゲート５２．５３に導いている。メモリアクセス装置１
１が伝送ゲート５２を介してソースリスト２４か、ある
いは伝送ゲート５３を介してメモリー時レジスタ４２い
ずれかの次のレジスタに送出される高位３６ビツトを書
き込むのを可能とするように、追加のビットが使われる
。つまり、高位３６ビツトは、同じレジスタに記憶され
た低位３６ビツトより１大きいロケーションで、ソース
リスト２４かメモリー時レジスタ４２のどちらかに記憶
される。このため、実行装置１３力？ソースリストとメ
モリー時レジスタ２４．４２に記憶されたデータを検索
する場合、実行装置はまず低位３６ビツトに記憶された
データを検索し、それから内部ポインタをインクレメン
トして、高位３６ビツトを検索する。

次に第５図を参照すると、命令装置を通じたデータバス
が詳しく示しである。命令デコーダ２０は、２つのソー
ス指定子と１つの宛先指定子を同時にデコードする能力
を有する。クロックサイクル中、ソース指定子の一方は
短リテラル指定子とし得る。この場合、デコードされた
短リテラル指定子はＥＸバスを介して拡張（ＥＸＰ）装
置６１に伝送され、拡張装置がその短リテラル指定子を
拡張し、現在デコードされている命令に関する指定子に
ついて指定された種類のデコーダへと短リテラル指定子
を表示し直すつまり変換するのに充分な１つ以上の３２
ビツトの長語とする。

また命令デコーダ２０は、各クロックサイクル中、１つ
の“複合”ソースまたは宛先指定子をデコードする能力
を有する。ここで複合という用語は、指定子がレジスタ
指定子でも短リテラル指定子でもないことを意味する。

複合指定子は例えば、ペースレジスタ番号、指標レジス
タ番号及び変位を含むことができ、即値、絶対、据置、
自動インクレメント及び自動デクレメントモードなど各
種のモードを取り得る。これらのあるモードに関する複
合指定子の評価は、アドレス計算とメモリ読取動作を必
要とし、かかる動作はＣＰつまりアドレス計算装置６２
によって行われる。

分岐変位または即値データ（すなわち命令の流れ内で見
いだされた長いリテラル指定子）の評価では、ＣＰ装置
がメモリ読取動作を開始する必要がない。分岐変位の場
合、ＣＰ装置は変位を分岐予測装置（第１図の２８）に
直接伝送する。即値データの場合、ＣＰ装置はデータを
ソースリスト２４に伝送する。ソースリストはオペラン
ド処理装置（ＯＰＵ）２１によって利用可能な単一ポー
トを有しているので、マルチプレクサ６ｏがオペランド
処理装置に含められ、ＧＰ装置６２またはＥＸＰ装置６
１からの３２ビツトワードのデータを選択する。優先順
位は、短リテラル指定子の有効拡張に与えられている。

通例、レジスタ指定子は命令装置によって評価されず、
その代わりにレジスタポインタ（すなわちＧＰＲ番号）
が実行装置に導かれる。これによって、前にデコードさ
れたがまだ実行されていない命令がレジスタの値を変更
する場合のストールが避けられる。しかし、“命令間で
のレジスタ読取衝突”という異常時には、ＧＰ装置がレ
ジスタオペランドによって指定されたレジスタの内容を
得て、その内容をソースリスト内に入れる。これは、命
令デコーダ２０が衝突を検出し、ＧＰ装置の通常動作に
優先して衝突を処理するように事前プログラミングされ
たマイクロシーケンサ６３に信号を送ったときに発生す
る。またマイクロシーケンサ６３は、汎用目的レジスタ
内の命令装置のコピーを、実行装置内の汎用目的レジス
タと一致状態に保つようにもプログラムされている。オ
ペランド処理装置のこうした特徴は、前出のり、Ｆｉｔ
ｅ等の米国特許出願、名称「可変長命令アーキテクチャ
における複数指定子のデコード」に記載されている。

レジスタ指定子がデコードされるときレジスタポインタ
を実行装置へと導くため、命令デコーダはオペランド処
理装置内の転送（ＴＲ）装置６４へと延びたＴＲバスを
有する。′ｒＲ装置６４は実質的に１ストールバツフア
”を構成する一対のランチで、キュー２３が満杯なるな
どストール状態の発生時に、３つまでのレジスタポイン
タを保持する。“ストールバッファ”の特定回路は、前
出のＭｕｒｒａｙ等の米国特許出願、名称「デジタルコ
ンピュータ用のデータ依存性の解消による複数命令処理
システム」に示されている。

次に第６図を参照すると、ＧＰババスのフォーマットが
詳しく示しである。ＣＰババス信号ビット“有効データ
フラグ（Ｖ　Ｄ　Ｆ）を伝送し、システムクロックの前
のサイクル中に複合指定子がデコードされたかどうかを
汎用目的装置６２に指示する。単一ビットの“指標レジ
スタフラグ（ＩＲＦ）も伝送され、複合指定子が指標レ
ジスタを参照するかどうかを指示する。参照される指標
レジスタは、ＣＰババス介して伝送される４ビツトの指
標レジスタ番号によって指定される。またＣＰババス、
複合指定子の指定子モードを指示する４ビツト、ペース
レジスタ番号を指示する４ピント、及び複合指定子によ
って指定された変位を含む３２ビツトも転送する。

ＣＰババス、現命令に関する指定子のシーケンス内での
複合指定子の位置を指示する３ピントの指定子番号も伝
送する。指定子番号は、汎用目的装置６２がＯＰコード
バイトのデコードに基づき、指定されたオペランドにつ
いてのアクセス及びデータの種類を選ぶのを可能にする
。従って、汎用目的装置６２は第５図の拡張装置６１及
び転送装置６４から幾分独立に動作可能である。特に汎
用目的装置６２は、オペランドを判定するのに汎用目的
装置６２が１より多いサイクルを必要とするかどうかを
指示する独立のストール信号（０ＰＵ−ＳＴＡＬＬ　）
を与える。

次に第７図を参照すると、拡張バス（Ｅ　Ｘ）用のフォ
ーマットが示しである。拡張バスは、１ビツトの有効デ
ータフラグ（ＶＤＦ）　、６ビツトの類リテラルデータ
、及び３ビツトの指定子番号を転送する。指定子番号は
、現命令に続（指定子のシーケンス内における短リテラ
ル指定子の位置を指示し、ＯＰコードバイトのデコード
に基づき関連のデータ種類を選ぶのに拡張装置６１によ
って使われる。従って、拡張装置ｇ１も幾分独立に動作
可能で、短リテラル指定子を処理するのに拡張装置が１
より多いサイクルを必要とするかどうかを指示する各ス
トール信号（５Ｌ−ＳＴＡＬＬ　＞　　を与える。

次に第８図を参照すると、転送バス（ＴＲ）用のフォー
マントが示しである。ＴＲバスは第１のソースバス６５
、第２のソースバス６６及び宛先バス６７を含み、これ
らの各バスはそれぞれの有効データフラグ（ＶＤＦ）、
レジスタフラグ（ＲＣＦ）及びレジスタ番号を転送する
。レジスタフラグは、対応するレジスタ指定子がデコー
ドされたときセットされる。また、複合あるいは短リテ
ラル指定子がデコードされる度に、第１ソース、第２ソ
ースまたは宛先バス内の有効データフラグの各１つがセ
ットされると共に、関連のレジスタフラグがクリアされ
、ソースポインタキューまたは宛先キューに至るデータ
路内にソースまたは宛先オペランド用のスペースを予約
する。

ソースポインタキュー内のエントリは、（第２ソースバ
ス６６と同じである）第１ソースバス６５と同じフォー
マットを有する。有効な第１ソース指定子はレジスタで
なければ、メモリソースである。有効な第１ソースポイ
ンタがメモリソースであるとき、次のフリーなソースリ
スドロケージジンポインタがレジスタ番号に取って替わ
る。同じ（、有効な第２ソース指定子はレジスタでなけ
れば、メモリソースである。有効な第２ソースポインタ
がメモリソースであるとき、次のフリーなソースリスト
ロケーションボイろりがレジスタ番号に取った替わる。

各有効なポインタはソースポインタキューにロードされ
、その中の１エントリを占める。２までのポインタが同
時にロード可能である。１つのポインタがロードされる
べきとき、それは第１ソースポインタでなければならな
い。

２つのソースポインタが同時にロードされるとき、第１
ソースポインタはキュー内で第２ソースポインタ用のロ
ケーションより前のロケーションを占める。これによっ
て、実行装置が命令内に現れたソース指定子と同じ順序
でソースポインタを使用することが保証される。ソース
リスト内にデータに使える充分なフリースペースが存在
しないと、ソースポインタはロードされない。また、ソ
ースポインタキュー２３ｃがオーバフローするときも、
ソースポインタはロードされない。以上の考慮に基づい
て次のフリーなソースリストポインタを発生するため、
−組のマルチプレクサ６９と共にフリーポインタロジッ
ク６８がオペランド処理装置２１　（第５図参照）内に
設けられ、マルチプレクサ６９が有効な非レジスタ指定
子の存在及びオーバフロー条件の不在によって必要とな
るフリーなポインタをそれぞれの無効レジスタ番号に挿
入する。

非レジスタ宛先指定子（すなわち複合指定子、リテラル
指定子は有効宛先としてデコードされないため）用に使
われる宛先ポインタの一部だけが、有効データフラグで
あるのが好ましい。言い換えれば、メモリ書込指定子の
宛先アドレスを指し示すのに、他のメカニズムも使える
。好ましいメカニズムは、メモリ書込指定子の物理アド
レスをキュー入れするメモリアクセス装置内の“書込キ
二一”７０（第１図参照）である、従って、ＧＰ装置が
宛先ロケーションのアドレスを計算するとき、対応した
結果が実行装置１３の退去装置２７によってメモリに退
去されるまで、ＣＰ装置はそのアドレスをそれを識別す
るコードと共に、書込キューに記憶されるべき宛先アド
レスとしてメモリアクセス装置に伝送している。退去装
置はデコードされたときと同じシーケンスで結果を退去
させるので、結果がメモリアクセス装置に退去されると
き、各結果に関するそれぞれのアドレスも書込キューの
先頭から取り除かれる。書込キュー７０のさらに詳しい
特徴は、前出の１９８９年２月３日に出願されたり、Ｆ
ｉｔｅ等の米国特許出願通しｌ１ｈ３０６．７６７、名
称「パイプライン式コンピュータシステムにおける可変
数の潜在的なメモリアクセス衝突を解消する方法及び装
置」に開示されており、同出願は参照によってここに含
まれるものとする。

次に第９図を参照すると、ソースポインタ２３ｃの概略
図が示しである。ソースポインタキューは一組１５個の
５ビツトレジスタ４００を含み、各レジスタは４ビツト
のポインタと、該ポインタが汎用目的レジスタあるいは
ソースリスト（第１図の２４）内のエントリどちらを指
しているかを指示するフラグとを保持し得る。比較とし
て、プログラムカウンタキュー２３ａとフォークキュー
２３ｂは各々、８つのレジスタを有する。

２つのソースポインタを同時に挿入するため、各レジス
タ４００は２つのデマルチプレクサ４０２．４０３の出
力を組み合わせるそれぞれのＯＲゲート４０１に接続さ
れたデータ及びクロックエネーブル入力を有し、デマル
チプレクサ４０２．４０３がＳｌ？ＣＩ−ＰＴＲと５Ｒ
Ｃ２−ＰＴＩ？及び関連した５ＲＣＩ−ＶＡＬＩＤと５
ＲＣ２−ＶＡＬＩＤの各信号を、挿入ポインタレジスタ
４０４からの挿入ポインタによって選ばれた次の２つの
フリーレジスタに差し向ける。挿入ポインタは、加算器
４０５による計算で、０．１または２いずれ１７）　５
ＲＣＩ−ＶＡＬＩＤとＳＩ？Ｃ２−ＶＡＬ　ｒＤ倍信号
確認されたかに応じてＯｌｌまたは２だけインクレメン
トされる。

また２つまでのポインタを同時に取り除くため、ソース
ポインタキュー２３ｃは第１及び第２のマルチプレクサ
４０６．４０７を含み、これらのマルチプレクサは、Ｒ
ＥＭＯＶＥＪとＲＥＭＯＶＥ−２信号によって要求され
たそれぞれのポインタに応じ、加算器４０９で０．１ま
たは２だけインクレメントされる除去ポインタレジスタ
４０８によって制御される。

ソースポインタキュー２３ｃに現在入っているエントリ
数を求めるため、挿入ポインタレジスタ４０４と除去ポ
インタレジスタ４０８をリセットすることによってソー
スポインタキュー２３ｃがフラッシュされるとき、レジ
スタ４２０がゼロにリセットされる。減算器及び加算器
回路４２１．４２２が、キュー２３ｃに対して挿入また
は除去される正味のポインタ数に応じて、レジスタ４２
０をインクレメントまたはデクレメントする。実質上、
キュー内のエントリ数は挿入ポインタと除去ポインタと
の差であるが、レジスタ４２０はキュー内に現在あるポ
インタの数について、キューが完全に空かまたは完全に
満杯かの指示も与える。

ソースポインタキューからの命令装置へＰＯＩＮＴＩＩ
！Ｒ−ＱＵＥＵＥＪＵＬＬ（を号を伝送する際の遅れの
ため、このようなＰＯＩＮＴＥＲ−ＱＵＥＵＥＪＵＬＬ
信号は、最大数の１６でなく、デコーダ回路４２３によ
って決まる１４にキュー内のエントリ数が達したとき発
生されるのが好ましい、同様に、デコーダ４２４と４２
５は、第１及び第２ソースポインタがキューから得られ
るかどうかの指示を与える。

次に第１Ｏ図を参照すると、６４で全体を示した転送装
置、６８で全体を示したフリーポインタロジック、及び
６９で全体を示した一組のマルチプレクサの概略図が示
しである。転送装置６４は、パリティエラーを命令デコ
ーダ（第５図の２０）に戻すためのパリティチエッカ８
１と、転送パスレジスタの番号及びフラグをそれぞれバ
ッファするためのストールバッファ８２．８３を含ム。

フリーポインタロジック６８も、第１及び第２の有効な
非レジスタ指定子の場合、複合指定子の前に短しテラル
指定子がくるかどうかを示す信号５Ｌ−ＦＩＲＳＴ　ヲ
同様にバッファするためのストールバッファ８４を含む
。この信号は、複合指定子の指定子番号と短しテラル指
定子の指定子番号を比較する比較器８５によって与えら
れる。バッファド信号５ＬＪＩＲＳＴは、複合及び短し
テラル指定子のサイズから第１及び第２指定子のサイズ
を求めるために、第１マルチプレクサ８６への、及びＡ
ＮＤゲート８８でバッファド５Ｌ−ＶＡＬＩＤ信号によ
って修飾された後第２マルチプレクサ８７への選択信号
として使われる。複合及び短しテラル指定子のサイズは
、ＯＰコードと複合及び短しテラル指定子の各指定子番
号に応じてデコーダ（図示せず）から得られる。加算器
８９が、複合ソースオペランドと拡張された短しテラル
オペランドの両方を記憶するソースリスト内のエントリ
の総サイズつまり合計数を計算する。

有効な非複合指定子をソースリスト内に記憶するのに必
要なエントリの数が、マルチプレクサ９０によって選ば
れる。マルチプレクサ９０の選択ラインが、第２ソース
及び第１ソース用の有効データフラグとレジスタフラグ
に基づいてＡＮＤゲート９１．９２での検出に応じ、第
２及び第１指定子がそれぞれ有効な非レジスタ指定子で
あるかどうかを指示する。

有効な非レジスタ指定子がソースリストに記憶される場
合、オーバフローの条件が生じるかどうかを求めルタめ
、減算器９３が、値ＥＢＯＸ−ＬＡＳＴ−ＰＯＩＮＴＨ
Ｒによって指示されたキューの先頭位置と次のフリーポ
インタ（ＦＲＩＩ！Ｅ　ＰＯＩＮＴＥＲ）の値とを比較
する。割当サイズが利用可能なスロットの数を越えたと
き、比較器９４が潜在的なオーバフロー条件を検出する
。比較器９４からの信号がＯＲゲート９５でキュー満杯
（ＱＵＥｔｌＥ　ＦＵＬＬ　）信号と組み合わされ、ソ
ースリストが満杯かまたはソースポインタキューが満杯
かを示す信号を得る。

フリーポインタは、重複しないＡ及びＢクロックによっ
てそれぞれ作動される一対のラッチ９６．９７と、加算
器９８とを含むアキュミュレータで現在状態に保たれる
。但し、ソースリストが満杯になったときあるいは初期
設定のサイクル中、フリーポインタは５ＩＺＥ−ＴＯＪ
ＬＬＯＣＡＴＥニよッテインクレメントされない。ＯＲ
ゲート９７とマルチブレクサ９８が、上記の条件下でフ
リーポインタがその値を変化させないことを保証する。

例えばフラッシュ時には、ＩＮＩＴＪＰＬ信号が確認さ
れ、ＥＢＯＸＪＡＳＴ−ＰＯＩＮＴＥＲ信号がＦＲＥＥ
−ＰＯＩＮＴＥＲ信号の値に等しくセットされる。　Ｅ
ＢＯＸ−ＬＡＳＴ−ＰＯＩＮＴＥＲ信号は、実行装置内
のカウンタ（図示せず）によって与えられる。

キューが満杯で、現在の有効な非レジスタ指定子に充分
なサイズをソースリスト内に割り当てられない場合、転
送装置はストールしなければならない。この場合、有効
フラグはゲート９９によって確認されない値に設定され
る。またゲート９９は、ＩＮＩＴＪＰＬ信号が確認され
たときも、初期設定サイクル中にフラグをそれらの非確
認状態に設定する。有効フラグは、出力ラッチ１００を
介してソースポインタキューに伝送される。同様に、−
組のマルチプレクサ６９からの２つのソースポインタと
宛先ポインタも出力ラッチ１０１を介して伝送される。

次に第１１図を参照すると、全体を６１で示した拡張装
置の概略図が示しである。拡張装置はデコードされた短
リテラルデータを命令デコーダから受は取り、ソースリ
ストの３６ビツトエントリへの挿入のためにそれらを拡
張する０行われる実際の拡張は、指定子のデータの種類
に依存する。

すなわち、マルチプレクサ１２０が指定子のデータの種
類に応じて、整数、Ｆ及びＤ浮動小数点、Ｃ浮動小数点
、またはＨ浮動小数点のいずれかのフォーマットを選ぶ
。少なくとも第１のデータワードでは、短リテラルフォ
ーマツタとして知られる組合せロジック１２１によって
フォーマットが与えられる。追加の３２ビツトのデータ
ワードを必要とするデータの種類では、追加のワードが
ゼロで満たされる。

ストール中、マルチプレクサ１２０は前の拡張も選択し
てその状態を保持する。マルチプレクサ１２０の選択ラ
インは、短リテラルデータの種類に応じて拡張選択デコ
ーダ１２２によって与えられ、その種類はストール中ス
トールバッファ１２３内に保持されている。拡張選択デ
コーダは、拡張用の第１またはその他の長ワードが現在
発生されているかどうかにも応答する。この条件は、未
決の長ワードの数がゼロと異なるかどう・かを検出する
ゲート１２４によって与えられる。拡張に必要な長ワー
ドの数は、短リテラルデータの種類に応答するデコーダ
１２５によって与えられる。長ワードの必要数は、一対
のラッチ１２６．１２７とデクレメントロジック１２８
を含むアキュムレータによってカウントダウンされる。

アキュムレータは、アキュムレータを初期設定するか、
アキュムレータをクリアするか、あるいはストール時に
その値を保持するマルチプレクサ１２９も含む。

アキュムレータの次状態は、組合せロジック１３０によ
って選択される。アキュムレータの次状態の指示で、次
のサイクルでも拡張がｍ続しなければならないときは、
ゲート１３１が短リテラルストール信号を発生する。す
なわち、長ワードの未決数がゼロでないと、ストール信
号が確認される。

次に第１２図を参照すると、汎用目的（ＣＰ）装置の概
略図が示しである。汎用目的装置は、指標（Ｘ）、ベー
ス（Ｙ）及び変位（Ｄ）指定子によって指定されたメモ
リアドレスの計算に２サイクルを必要とする。第１のサ
イクルでは、ペースレジスタの内容が変位に加算される
。第２のサイクルでは、指標付は動作がバイト、ワード
、長ワードあるいは４倍長ワードいずれの文脈用である
のかに応じて、指標レジスタの内容がＯｌｌ、２または
３ビット位置だけそれぞれシフトされ、前の結果に加算
される。このシフトは、・シフトマルチプレクサ（ＭＵ
Ｘ）１４１によって行われる。

ペースレジスタの値はマルチプレクサ１４２によって選
択され、指標レジスタの値はマルチプレクサ１４３によ
って選択される。第１のサイクルでは、選択されたペー
スレジスタの内容が別のマルチプレクサ１４４を介して
中間パイプラインつまりストールレジスタ１４５に送ら
れ、同じ（変位がさらに別のマルチプレクサ１４６によ
って選択され、０位置のシフト後で且つシフトマルチプ
レクサ１４１を通じて転送さイた後、第２の中間パイプ
ラインつまりストールレジスタ１４７で受け取られる。

次いで、ベースと変位が加算器１４８で加算され、その
和がマルチプレクサ１４４を介してパイプラインレジス
タ１４５にフィードバックされる。このとき、マルチプ
レクサ１４６は変位の代わりに指標レジスタの値を選択
し、シフトマルチプレクサ１４１が指標付は動作の文脈
に従って指標レジスタの値をシフトし、シフトされた値
が第２の中間パイプラインレジスタ１４７に記憶される
。この計算サイクル中、加算器１４８が２つのパイプラ
インレジスタ１４５と１４７の内容を加算する。

ＣＰ装置は、組合せロジック１５０と４つの異なる状態
を定義する２ビツトの状態レジスタ１５１とを含む逐次
状態マシンによって制御される。ＧＰ装置は命令のオペ
ランド処理完了後、状態ゼロにサイクルバックする。命
令デコーダからの許可信号が存在し、且つストール条件
が存在しない限り、ＧＰ装置は命令のオペランド処理完
了まで、メモリアクセス要求を発生し、その各状態を循
環可能である。状態レジスタ１５１のカウント及びＧＰ
装置によるデコーダの要求または伝送を禁止するものと
考えられる許可及びストール信号を除き、組合せロジッ
ク１５０は、指定子モードの組合せを定義する４ビツト
、指定子のアクセスの種類を指定する３ビツト、及び状
態レジスタ１５１がらの２ビツトからなる９個の入力ビ
ットを有する状態テーブルによって定義可能である。指
定子モードの組合せを定義する４ビツト（Ｄ４　、Ｄ３
　、ｏ、、ＤＩ）は、下記に従って指定子モードを定義
する５つのビット（ＰＣＳＭ４、Ｍｌ、Ｍ！、ＭＩ）か
ら得られる：　Ｄａ　＝ＰＣ，Ｄｓ　−ＮＯＴ　（Ｍ４
　）、Ｄｚ　−（Ｍ４　ＡＮＤ　　Ｍ３　）　ＯＲＭｚ
　、及びり。

−Ｍ、。このため、４ビン）　（Ｄ４　、Ｄ３　、Ｄｚ
、ＤＩ）は次の第１表に示すように指定子モードと関連
付けられる： 上記の実施により、好ましい組合せロジック１５０は次
の第■表の状態シーケンスによって定義される。

向上記の第■表から、組合せロジック１５０によって選
択される動作のシーケンスは、指定子のモードと指定子
のアクセスの種類に依存することに留意すべきである。

表中における指定子のモードと指定子のアクセスの種類
との交差から、２までの保証ストールサイクルも存在す
るが、３以下までの動作のシーケンスが存在することが
分かる。

このため、状態レジスタ１５１の状態ゼロでマシンのア
イドル状態を定義し、状態１．２及び３で実際にマシン
が動作を実施する３状態のシーケンスを定義することが
できる。

次に第１３図を参照すると、実行装置内の各構成要素間
における制御信号の流れを示す実行装置のブロック図が
示しである。例えば、アイドル状態となるように、実行
装置が初期設定されているものとする。このアイドル状
態中でも、実行装置は、ソースポインタキューの先頭の
有効データフラグによって指示されている有効なソース
オペランドを探索する。マイクロコードがソースポイン
タ除去ロジック１６１をエネーブルして、キュー先頭の
ソースポインタをソース有効性ロジック１６３に通す。

ソースポインタが有効な非レジスタソース指定子の存在
を指示している場合、ソース有効性ロジック１６３は、
そのソースポインタによって指し示されているソースリ
スト内のエントリと関連した各有効ビットの状態をチエ
ツクする。有効ビットが確認されたら、ソース有効性ロ
ジック１６３はＳＲ（、ＯＫ信号を、マイクロコード実
行ソース２６の制御下にある命令発生装置２５にＩＬＬ
！出力する。

命令発生装置２５と、フォークキュー２３ｂの先頭に次
のフォークが存在することを判定すると、新たなフォー
ク信号をマイクロコード実行装置２６に発生する。マイ
クロコード実行装置は、そのフォークアドレスにマイク
ロコードワードを返送することによってそれに応答する
。例えば、第１ワードは命令発生装置に対して、有効非
レジスタ指定子の場合にはソースリストから、あるいは
１つ以上の指定された汎用目的レジスタから確認検査さ
れたソースデータを伝送することを命令する。

マイクロコードワードは例えば、複数の機能装置のうち
ソースデータを受は取る特定の１つを指定する。複数の
機能装置の中には、例えば整数装置１６４、浮動小数点
装置１６５、乗算装置１６６、及び除算装置１６７が含
まれる。整数装置は例えば、３２ビツトの算術論理演算
装置（ＡＬＵ）、６４ビツトのバレルシフタ、及びサイ
クル毎にメモリアドレスを生じるアドレス発生装置を有
しており、それによって倍長移動や倍長加算など簡単な
命令を、サイクル毎に１の速度で、わずかなマイクロコ
ード制御によって実行する。ＣＡＬＬＳ及びＭＯＶＣな
どの複合命令は、整数装置のデータ路を反復通過するこ
とでなされる。このような命令の場合、マイクロコード
は、実行装置内のデータ路リソニスへのアクセスを制御
する。複数の機能装置を用いているため、整数命令のピ
ークフローラ賄うのに、１つの整数装置で充分である。

例えば複合命令は、メモリ間の相互対話がストリング操
作とスタックフレームに固有であるため、同時に発生さ
れない。マイクロコードがこれらの命令を実行する間、
他の機能装置はアイドル状態にある。

浮動小数点装置１６５は、Ｆ、Ｇ及びＤの浮動小数点フ
ォーマットで、ＡＤＤ、ＳＵＢ、ＣＭＰ。

ＣＶＴ及びＭＯＶなどの浮動小数点演算を実行する。命
令発生装置が命令を発生し退去させるのと同じ程度に速
く命令を受は入れられるように、これはパイプライン化
されている。また浮動小数点装置１６５は３２ビツトで
ソースオペランドを受は取るが、内部には６４ビツトの
データ路を有する。かかる浮動小数点装置は、前出のＦ
ｏｓｓｕｍ等の米国特許出願、名称「デジタルコンピュ
ータ用パイプライン式浮動小数点加算器」に詳しく記載
されている。

乗算装置１６６は、整数と浮動小数点両方の乗算を行う
パイプライン式乗算器であるのが好ましい。

除算装置１６７は整数と浮動小数点両方の除算を行い、
充分に速いためパイプライン式でなく、ロジックをセー
ブする。除算装置は例えば、Ｄ及びＧの浮動小数点フォ
ーマットでも、１２サイクルで除算を行う。

命令が発生された場合、この動作は結果を退去させる宛
先を必要とすることが仮定されている。

また、結実用の宛先ポインタは、ソース指定子が有効に
なった後しばらくして、宛先ポインタキュー２３ｅに挿
入することも可能である。宛先が予測されるとき、マイ
クロコードは宛先ポインタ除去ロジック１７１をエネー
ブルして、宛先ポインタキューの先頭から宛先ポインタ
を取り除くと共に、その宛先ポインタを、複数の機能装
置２２のうち結果を与えるべき特定の１つを識別する情
報と一緒に結果キエー１７２へ挿入可能とする。また、
命令装置は、命令中に指定された明示の宛先を持たない
命令を発生することもできる。命令は例えば、実行−時
レジスタ（第４図の４３）の使用を必要とすることもあ
る。この場合、一部またはときには全ての命令の宛先が
、マイクロコード実行装置２６に分かり得る。従ってこ
の場合、命令発生装置２５は命令の実行のごく初めに結
果キューにロード可能となる。

前述したように、実行装置は、命令の流れ中に命令が現
れたのと同じシーケンスで命令の結果を退去させるよう
に設計されている。同じことが、命令の流れ内でマクロ
命令を構成しているマイクロコードによる即座動作にも
当てはまる。このため、メモリへの書込結果を書込キュ
ーに指定されたメモリアドレスへ退去可能であるという
利点に加え、複数の機能装置が実際にそれぞれの処理を
完成させるとき、それを追跡し続ける命令発生装置の負
担を軽減するのに、結果キュー１７２を用いることも可
能である。代わりに、結果を退去させるタスクを別の退
去装置１７３に任せることもできる。

退去装置１７３は、結果キューの先頭の宛先情報をモニ
ターし、特に結果キューの先頭エントリ内の機能装置指
定によって指示されている特定の機能装置から選択され
た結果レディ信号をモニターする。結果レディ信号を受
は取ると、退去装置は結果キューの先頭エントリ内の情
報によって指示された方法で、結果を退去させることが
できる。

結果について通常意図されている実際のロケーションの
他、退去装置はアンダフローやオーバフローなど、結果
に伴う条件コードをチエツクし、その条件コードに応じ
トラップエネーブルフラグをエネーブルして、マイクロ
コード実行装置によってトラップを処理させることもで
きる。メモリの宛先の場合、退去装置は結果がメモリ装
置に送られることを保証する。例えば、複数の３２ビツ
トの長ワードを含む結果の場合、退去装置はレジスタ１
７４内にカウントを維持し、結果キューの先頭の次の結
果を退去しようとする前に、結果全体が退去されること
を保証する。また、退去装置が結果を退去させる際何ら
かの困難に遭遇した場合、退去装置は例えば、命令装置
に付属のストールロジック１７５をエネーブルし、問題
を正すためにストール、トラップまたは例外を実施可能
である。

次に第１４図を参照すると、実行装置１３内における好
ましいデータ路のブロック図が示しである。各機能装置
は、結果を退去させるための、退去装置に終端するデー
タ路を有する。キュー先頭の結果キューエントリによっ
て指示された機能装置からの結果は“ＲＩＥＴＩＲＢ−
ＲＥ！５ＵＬＴ”と呼ばれ、退去マルチプレクサ１８５
によって選択される。

ＲＩＩＴＩＲＥＪＩ！５ＵＬＴは、１８０で概略的に示
した中央データ配分ネットワークに送られる。また退去
装置２７は、フラッシュのため命令装置１２内のプログ
ラムカウンタ（第１図の１７）と命令装置１２内のレジ
スタファイルのコピーに結果を送る一対のデータ路を有
する。退去装置は、メモリアクセス装置！１１へ直接型
るデータ路も有する。但し、実行装置がメモリアクセス
装置１１からデータを受は取るとき、データは必ずメモ
リアクセス装置からレジスタファイル４０内の１６個の
メモリー時ロケーションの１つあるいは１６個のソース
リストロケーションの１つに転送される。この点は、メ
モリアクセス装置１１と実行装置１３間のバス１８２か
ら得られるや否や直ちにデータが実行装置によって使わ
れる場合にも当てはまる。言い換えれば、バス１８２か
らデータを得るバイパスゲートがエネーブルされている
場合でも、データはレジスタファイル４０に書き込まれ
る。実行装置はメモリを読み取るとき、まず“有効デー
タビット”をクリアすることによってレジスタファイル
４０内の指定されたメモリー時ロケーションを無効にし
、次いでメモリアクセス装置に指定のアドレスからデー
タをフェッチし、それを指定のメモリー時ロケーション
へ伝送することを要求した後、各有効データビットが設
定されるのを待つ。メモリアクセス装置は、フェッチさ
れたデータを指定のメモリー時ロケーシッンに伝送した
とき、各１有効データビツト”に書き込んでそれを設定
する。１システムリセツト”は、メモリー時レジスタ内
の全ての“有効データビット”をクリアつまり無効にす
る。

次に第１５図を参照すると、幾つか共通の命令を実行す
るための各機能装置の状態のタイミング図が示しである
。これらの命令が完了するのにさまざまな数のサイクル
を必要とする事実、及びそれらは異なる数の退去サイク
ルを必要とするという事実は全て、結果キューと退去装
置の使用により、結果が退去するのを待ち、それに応じ
て結果を退去させるという大きな負担からマイクロコー
ド及び発生ロジックを解放することを意味している。メ
モリ装置へのアクセスの競合のため、機能装置による通
常の処理が中断されることを考えれば、その利点はいっ
そう顕著となる。また第１５図は、各機能装置の動作速
度がそれぞれの動作の発生の頻度とかなりよ（一致して
いることも示している。これは、重要な設計上の因子で
ある。なぜなら１つの装置が退去しないと、他の装置が
ストールし、他の装置の結果がそれらの出カバソファで
待ち状態となり、パイプライン式機能装置の場合には、
中間結果が中間のパイプラインレジスタで待ち状態とな
る。どんな１つの機能装置も他の１つより別の機能装置
をストールさせ易くないならば、このようなシステムは
かなりよく最適化される。次に第１６図を参照すると、
実行装置がソースオペランドと要求を機能装置へ発生す
るときに辿られる制御手順を要約したフローチャートが
示しである。ステップ２０１では、新たな動作が必要か
どうかを、マイクロコード実行装置が検出する。新たな
動作が必要なければ、現サイクルで機能装置または結果
キューを用いる必要がない。

新たな動作が必要なら、マイクロコード実行装置がステ
ップ２０２で、新たな動作を実施する機能装置が占有さ
れており、そのため新たなソースオペランドを受は入れ
られないかどうかをチエツクする。

機能装置が占有されていると、要求の処理はそのサイク
ルで終了する。占有されてなければ、マイクロコード実
行装置はステップ２０３で、ソースオペランドが必要な
機能装置に転送可能かどうかをテストする。可能でなけ
れば、要求の処理はそのサイクルで終了する。可能なら
、実行装置がステップ２０４で、宛先が既知かどうかを
判定する。既知でなければ、処理はそのサイクルで終了
する。既知なら、マイクロコード実行装置がステップ２
０５で、必要な機能装置を識別し且つその機能装置から
の結果を退去させるのに必要な全ての情報を含む新たな
エントリを結果キューに挿入する。ステップ２０５が完
了すると、マイクロコード実行装置は要求動作の処理ま
たは結果の退去と関連なくなる。但しこれらは全て退去
装置によってモニター可能で、マイクロコード実行装置
の助けを必要とする問題を退去装置が検出すると、問題
の制御をマイクロコード実行装置に渡すため、退去装置
は適切なス、トール、トラップまたは例外を開始可能で
ある。

次に第１７図を参照すると、退去装置が結果を退去させ
、結果キューを処理する際に辿られる制御手順のフロー
チャートが示しである。第１ステツプ２１１では、結果
キューが空かどうかを退去装置がチエツクする。空なら
、結果キューの処理はそのサイクルで完了する。空でな
いと、退去装置はステップ２１２で、要求の結果が結果
キューの先頭で得られるかどうかをテストする。すなわ
ち、退去装置は要求に割り当てられた機能装置を識別す
るエントリ内の情報を得て、その機能装置からの結果レ
ディ信号をテストする。結果レディ信号がＷｉ認されな
いと、退去装置による結果キュ−の処理はそのサイクル
で終了する。結果レディ信号が確認されると、退去装置
はステップ２１３で、結果キューの先頭にあるエントリ
内の宛先情報を捜し、指示された宛先が得られるかどう
かをチヱ７りする。得られなければ、退去装置による結
果キューの処理はそのサイクルで終了する。得られれば
、退去装置がステップ２１４で、結果キューの先頭にあ
るエントリ内の情報に基づいて、結果の退去を開始可能
となる。結果が退去されると、退去装置はステップ２１
５で、結果キューの先頭にあるエントリを取り除くこと
によって、実行装置の状態を変更可能となる。エントリ
が結果キューの先頭から取り除かれたところで、その結
果の退去が完了する。

次に第１８図を参照すると、退去キューにおけるエント
リ用の好ましいフォーマットの図が示しである。エント
リは例えば、２７ビツトの情報を含む。最初の３ビン）
＜２６：２４＞は、機能装置のうち退去すべき次の結果
をそこから受は取る特定の１つを選ぶＲＥＴＩＲＥ−Ｔ
ＡＧ　　（退去タグ）を指定する。

ビット２３には、例えば、選択された条件コードを設定
して、使用結果信号（第１３図参照）によって肯定応答
される代わりに、機能装置が新たな一組のオペランドか
ら自由に結果を生成できるように、結果がどこかに書き
込まれるかどうかを指示するフラグが存在する。

ビット２２は、結果がメモリに書き込まれるかどうかを
示すメモリ宛先フラグである。結果キュー内のエントリ
が、メモリアドレスを指示する必要はない。通常の状況
下では、メモリアドレスがすでに物理メモリアドレスに
変換されており、結果を待っているからである。

ビット＜２１：２０＞は、結果の文脈がバイト、ワード
、長ワードまたは４倍長ワードのいずれであるかを示す
文脈フィールドＣＴＸを示す。例えば４倍長ワードの場
合には、３２ビツトのデータラインを介して４倍長ワー
ドを退去させるのに２サイクルが必要なので、退去のた
めには２サイクルが必要となる。バイト及びワード文脈
は、３２ビツトのレジスタまたはメモリロケーションへ
のバイトまたはワードの書込を行うのに使える。

４ビツトフイールドＵＣＣＫ＜１９：１６＞は、実行装
置の条件コードビットがどのような更新されるべきかを
示す一組のフラグである。これらのフラグは例えば、プ
ロセッサ状態ワードの負ビット、ゼロビット、オーバフ
ロービット、及びキャリ　（拾上げ）ピントをエネーブ
ルまたはディセーブルする。

次の４ビットフィールドＵＴＲＡＰＪＮ　＜　１５　：
　１２　＞は、それぞれのトラップ条件をエネーブルま
たはディセーブルする一組の４トラツプエネーブルビツ
トである。

ビット１１は、マクロ命令の終わりをマーク表示するフ
ラグＵＬＡＳＴである。

ビット１０は、マクロ分岐の終わりをマーク表示するフ
ラグＵＭＡＣＲＯＢである。

ビット９は、エネーブルされると、それ以後の退去動作
を完了する前に、成功したメモリ書込の肯定応答を退去
装置が待つことを要求するフラグＵ？ＩＥＭ−ＷＡＩＴ
である。

最後にビット＜９　：　Ｑ＞には、実行装置内で結果を
受は取る選択されたロケーションＤＥＳＴ−３ＥＬを指
示する９ピントが存在する。これらのロケーションは例
えば、結果を受は取ることができる実行装置内の汎用目
的レジスタまたはその他任意のレジスタである。

【図面の簡単な説明】

第１図は本発明を用いたパイプライン式中央処理装置を
有するデジタルコンピュータシステムのブロック図；第
２図は命令を処理するために実行され、第１図に基づく
パイプライン式命令プロセッサによって異なる命令に対
しパラレルに実行し得る各種ステップを示す図；第３図
は第１図の命令のブロック図で、命令装置と実行装置の
間に挿入されるキューをさらに詳細に示す；第４図は第
１図の命令デコーダのブロック図で、命令装置、メモリ
アクセス装置及び実行装置間でデータを交換するのに使
われるソースリストに関連したデータバス及びその他の
レジスタをさらに詳細に示す；第５図は命令装置からキ
ューまでのデータバスを示すブロック図；第６図は命令
装置内のオペランド処理装置において命令デコーダから
汎用目的（ＧＰ）装置へＣＰババス経て転送されるオペ
ランド指定子データのフォーマットを示す図；第７図は
オペランド処理装置において命令デコーダから拡張装置
へＳＬババス経て転送されるオペランド指定子データの
フォーマットを示す図；第８図はオペランド処理装置に
おいて命令デコーダから転送装置へＴＲバスを経て送ら
れるソース及び宛先指定子データのフォーマットを示す
図；第９図はソースポインタキューの概略図：第１０図
は転送装置の概略図；第１１図は拡張装置の概略図；第
１２図はオペランド処理装置内の汎用目的装置の概略図
；第１３図は実行装置のブロック図で、実行命令及び退
去結果の制御フローを示す；第１４図は実行装置のブロ
ック図で、命令の実行及び結果の退去時に使われるデー
タバスを示す；第１５図は各種種類のデータのソースオ
ペランドについてそれぞれの算術または論理演算を行う
際の、各機能装置の状態を示すタイミング図；第１６図
は実行装置内の命令発生装置がソースオペランドを指定
の機能装置に発生し、その発生と各結果の宛先を実行装
置内の結果キューへ記録する際に辿る制御手順のフロー
チャート；第１７図は退去装置が退去キューの先頭エン
トリによって指定された機能装置の結果を得、それらの
結果を同エントリによって指定された宛先に退去させ、
同エントリを結果キューの先頭から取り除く際に辿られ
る制御手順のフローチャート；及び第１８図は結果キュ
ーのエントリに記憶されるのが好ましい情報を示す図で
ある。 １０・・・主メモリ、 １１−・・メモリインタフェース（アクセス）装置、１
２・−・命令装置、 １３・・−・実行装置、 １７．１８−フェッチ手段（プログラムカウンタ、命令
キャッシュ）、 ２０・−命令デコーダ、 ２２（１６４，１６５，１６６，１６７）・・・機能袋
Ｗ（整数、浮動小数点、乗算、除算装置）、 ２５−・発生装置、 ２７−退去装置、 １７２−結果キュー １ζ Ｅ×ババ スＲノ勺ス ＦＩＧ、６

Claims (1)

1. 【特許請求の範囲】 １、パイプライン式プロセッサで複数の命令を事前処理
   し実行する方法で、前記命令がオペレーションコードと
   オペランド指定子を含み、前記パイプライン式プロセッ
   サが各種種類の前記命令を実行する複数の別個な機能装
   置を含むものにおいて； 前記命令をデコードして、前記オペレーションコードと
   オペランド指定子を得るステップ；前記オペランド指定
   子によって指定されたソースオペランドをフェッチする
   ステップ； デコードされたオペレーションコードによって指示され
   た各機能装置にソースオペランドを発生し、機能装置を
   パラレルに動作して、各種種類の前記命令を実行するス
   テップ；及び 各機能装置からの結果を退去させるステップ；を含む方
   法。 ２、前記各機能装置によってパラレルに実行される各種
   種類の命令が整数命令、浮動小数点命令、乗算命令、及
   び除算命令を含む請求項１記載の方法。 ３、前記ソースオペランドが、マイクロコード制御式の
   命令発生装置によって各機能装置に発生される請求項１
   記載の方法。 ４、命令が機能装置に発生されたときエントリを結果キ
   ュー内に挿入するステップをさらに含み、該エントリが
   特定の機能装置と機能装置の結果の宛先とを指示する請
   求項１記載の方法。 ５、新たな動作が必要なことをマイクロコード実行装置
   が判定し、各機能装置が占有されていず、ソースオペラ
   ンドが利用可能で、さらに結果の宛先が既知であるとき
   、エントリがマイクロコード実行装置によって結果キュ
   ー内に挿入される請求項４記載の方法。 ６、結果がメモリ内に書き込まれるべきかどうかを示す
   フラグを前記エントリが含む請求項４記載の方法。 ７、結果の文脈を示す文脈フィールドを前記エントリが
   含む請求項４記載の方法。 １　条件コードをエネーブルするフラグを前記エントリ
   が含む請求項４記載の方法。 ９、マイクロ命令の終わりをマーク表示するフラグを前
   記エントリが含む請求項４記載の方法。 １０、結果が利用可能であり、且つエントリによって指
   示された宛先が利用可能であるとき、前記結果キューの
   先頭にあるエントリによって指示された機能装置からの
   結果を退去させるステップをさらに含む請求項４記載の
   方法。 １１、結果が退去されたとき、前記結果キューの先頭か
   らエントリを取り除くステップをさらに含む請求項１０
   記載の方法。 １２、命令の流れ中に命令が現れたのと同じシーケンス
   で、命令の結果が退去される請求項１記載の方法。 １３、複数の命令を事前処理し実行するパイプライン式
   プロセッサで、前記命令がオペレーションコードとオペ
   ランド指定子を含むものにおいて、前記命令をデコード
   して前記オペレーションコードとオペランド指定子を得
   る手段、前記オペランド指定子によって指定されたソー
   スオペランドをフェッチする手段、各種種類の前記命令
   を実行する複数の別個な機能装置、デコードされたオペ
   レーションコードに応じてコマンドとソースオペランド
   を各機能装置に発生し、各種種類の命令のパラレルな実
   行を開始する手段、及び各機能装置からの結果を退去さ
   せる手段を含むパイプライン式プロセッサ。 １４、コマンドとソースオペランドを発生する前記手段
   が、マイクロコード制御式の発生装置を含む請求項１３
   記載のパイプライン式プロセッサ。 １５、前記機能装置が前記マイクロコードによって制御
   される整数装置を含み、その他の機能装置が前記マイク
   ロコードと独立に制御される請求項１４記載のパイプラ
   イン式プロセッサ。 １６、前記機能装置が整数及びシフタ装置、浮動小数点
   装置、乗算装置、及び除算装置を含む請求項１３記載の
   パイプライン式プロセッサ。 １７、各機能装置からの結果を退去させる前記手段が結
   果キュー、各機能装置とそれぞれの結果の各宛先を識別
   するエントリを前記結果キューにロードする手段、及び
   各機能装置からの結果を、前記結果キュー内のエントリ
   によって指示された各宛先に退去させる手段を含む請求
   項１３記載のパイプライン式プロセッサ。 １８、複数の命令を事前処理し実行するパイプライン式
   プロセッサで、前記命令がオペレーションコードとオペ
   ランド指定子を含むものにおいて、前記命令をデコード
   して前記オペレーションコードとオペランド指定子を得
   る手段、前記オペランド指定子によって指定されたソー
   スオペランドをフェッチする手段、各種種類の前記命令
   を実行する複数の別個な機能装置、機能装置の各々とそ
   れぞれの結果の各宛先を識別するエントリをキュー入れ
   する結果キュー、デコードされたオペレーションコード
   に応じてコマンドとソースオペランドを各機能装置に発
   生し、各宛先が既知のときに対応したエントリを前記結
   果キューに挿入するマイクロコード制御式の発生装置、
   及び各機能装置からのそれぞれの結果を結果キューに挿
   入されたエントリによって指示された宛先に退去させる
   、前記発生装置と別個の退去装置を含むパイプライン式
   プロセッサ。 １９、前記複数の機能装置が前記マイクロコードによっ
   て制御される整数及びシフタ装置、浮動小数点装置、乗
   算装置、及び除算装置を含む請求項１８記載のパイプラ
   イン式プロセッサ。 ２０、前記浮動小数点装置、乗算装置及び除算装置が前
   記マイクロコードによって制御されない請求項１９記載
   のパイプライン式プロセッサ。