JPH07182271A

JPH07182271A - データ処理システムおよびロングワード・アドレスをサイクルする方法

Info

Publication number: JPH07182271A
Application number: JP6271877A
Authority: JP
Inventors: James G Gay; ジェームス・ジー・ガイ; Ronald W Stence; ロナルド・ダブリュー・ステンス; Jefferson L Gokingco; ジェファーソン・エル・ゴキンゴ; John P Hansen; ジョン・ピー・ハンセン
Original assignee: Motorola Inc
Current assignee: Motorola Solutions Inc
Priority date: 1993-11-01
Filing date: 1994-10-12
Publication date: 1995-07-21
Also published as: US5638528A

Abstract

(57)【要約】【目的】データ処理システム内のバスを制御する方法
および装置を提供する。【構成】この方法および装置は、第１制御ビット（Ｓ
ＡＳ＊）および第２制御ビット（ＣＬＡ＊）と、少なく
とも１つの終了信号（ＴＡ＊，ＴＲＡ＊，ＴＥＡ＊）を
有する。ＣＬＡ＊信号は、主マスタ１０に対する入力で
ある。主マスタ１０は、スレーブ・デバイスが基底アド
レスをアクセスできるように、主マスタ１０に対して外
部の基底アドレスを与える。ＣＬＡ＊信号はスレーブ・
デバイスによってアサートされ、主マスタ１０から複数
のアドレスを与えるため基底アドレスがビット単位で循
環的にサイクルされることを示し、この複数のアドレス
の各アドレスは、主マスタ１０に対して内部の基底アド
レスから導出される。一般に、ＣＬＡ＊信号の３つの逐
次的なアサートに応答して、主マスタ１０の内部制御を
介して各基底アドレスごとに４つのアドレスが与えられ
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、一般に、データ処理シ
ステムに関し、さらに詳しくは、バス・プロトコルに関
する。

【０００２】

【従来の技術】集積回路およびシステム設計業界では、
バスの動作またはデバイスおよび／または集積回路間の
複数の相互接続を制御するためにバス・プロトコルが用
いられる。バス・プロトコルは一般に、システム性能に
直接影響する。たとえば、バス・プロトコルは、バース
ト・バス・サイクルを実行するために設計される。バー
スト・バス・サイクルでは、データ・プロセッサに対し
て外部の基底アドレス(base address)が与えられる。デ
ータ・プロセッサに対して外部のメモリ・デバイスまた
はラッチでは、このアドレスのビット群がラッチまたは
格納される。データ・プロセッサに対して外部の論理マ
シーンまたはステート・マシーン(state machine) は、
基底アドレスを順次処理して、１つの基底アドレスから
２つ以上の固有アドレスを形成するように、ラッチまた
はメモリ・デバイスをサイクルさせるために用いられ
る。各固有アドレスに相当するデータは、プロセッサか
ら固有アドレスを個別に与えるよりも高速に、データ・
プロセッサに対して外部のメモリから読み出される。

【０００３】

【発明が解決しようとする課題】残念ながら、外部カウ
ンタおよびグルー論理／ステート・マシーン(glue logi
c/state machine)は、設計が困難であり、高速動作のマ
イクロプロセッサ・システムと動作するのが困難であ
る。極めて高い周波数では、オンからオフへのチップ遅
延のため、外部カウンタおよびグルー論理／ステート・
マシーンを制御する外部論理信号の生成は遅く、アドレ
ス・サイクリングは実行不可能なことがある。

【０００４】さらに、システム内の２つのデバイスは一
般に互いに交信する。よって、一般にバス・プロトコル
は、一方のデバイスによって開始されたバス転送を肯定
応答(acknowledge) または終了(terminate) して、他方
のデバイスにデータを伝送するためのあるメカニズムを
必要とする。従来のバス・プロトコルでは、肯定応答信
号は、システム・クロックのすべてのクロック・エッジ
について有効（有効論理１または有効論理０）である必
要があった。このことは、高周波数では、マスタ・デバ
イスがクロック・エッジを受ける前に、スレーブ・デバ
イスがマスタ・デバイスに結合される肯定応答信号を能
動的にアサート(assert)またはデアサート(deassert)で
きないことがあるので、面倒である。伝送ライン効果(t
ransmission line effect)を有するバスは、この問題を
さらに悪化させる。

【０００５】

【課題を解決するための手段】上記の欠点は、本発明に
より克服され、他の利点が実現される。１つの形態で
は、本発明は、バースト・バス・サイクル中にデータ・
プロセッサの外部アドレスを制御する方法によって構成
される。バースト・バス・サイクルとは、データ・プロ
セッサに対して外部の回路からデータ・プロセッサに複
数のデータ値が順次転送されるバス・サイクルのことで
ある。データ・プロセッサは、データ・プロセッサに対
して外部の回路によって生成された制御信号を受ける外
部入力を有する。この方法は、まず、データ・プロセッ
サに結合された外部バスを介して基底アドレスがデータ
・プロセッサによって与えられる段階（ａ）を実行する
ことによって開始する。段階（ｂ）が実行され、ここで
データ・プロセッサに対して外部の回路を介して第１制
御信号がアサートされ、外部入力に入力される。段階
（ｃ）が実行され、ここで第１制御信号のアサートに応
答して、データ・プロセッサに対して内部の回路を介し
て、基底アドレスがこの基底アドレスとは異なる別のア
ドレスに変更される。段階（ｂ）および段階（ｃ）は、
所定の回数繰り返される。

【０００６】別の形態では、本発明はデータ処理システ
ムによって構成される。データ処理システムは、データ
処理システム内のバスを制御するためのバス・プロトコ
ルを有し、データ処理システムは主マスタ(primary mas
ter)を有する。主マスタは、制御信号を受ける入力を有
する。主マスタは、制御信号のアサートに応答して、バ
ス上で与えられた第１アドレスを第２アドレスに循環的
にインクリメント(increment) する。データ処理システ
ムは、バスを介して主マスタに結合されたスレーブ・デ
バイスを有する。スレーブ・デバイスは、制御信号を主
マスタに与えるための出力を有する。制御信号は、第１
アドレスを受けることに応答して、スレーブ・デバイス
によってアサートされる。バス・アービタ(bus arbite
r) は、主マスタに結合され、データ処理システム内の
バスの所有権(ownership) を決定する。

【０００７】本発明は、添付の図面とともに以下の詳細
な説明から明らかになろう。

【０００８】

【実施例】図示を簡単かつ明確にするため、図面に示さ
れる要素は必ずしも原寸どおりではない。例えば、わか
りやすいように、ある要素の寸法は別の要素に対して誇
張されている。さらに、適切と思われる場合には、対応
するまたは類似した要素を示すため参照番号は図面を通
して繰り返し用いられている。

【０００９】図１にデータ処理システムを示す。データ
処理システムは、主マスタ１０，バス・コントローラ／
アービタ１４，代替マスタ１２およびクロック発生器１
６を有する。いくつかの制御信号は、図１の要素を相互
接続する。これらの制御信号については後で説明する。
図１において、制御バスは、制御信号を転送するために
用いられる。図１の実線は、データ処理システム内の好
適な接続を示す。図１の点線は、制御信号間で行われる
代替または追加接続を示す。他の信号を制御バス内で相
互接続してもよい。図１は、アドレス・バスおよびデー
タ・バスの両方を示す。

【００１０】図１内の信号名の「＊」シンボルは、信号
がアクティブ・ロー(active low)信号であることを示
す。主マスタ１０は、マイクロプロセッサ，パイプライ
ン実行デバイス(pipelined execution device)，特定用
途向け集積回路（ＡＳＩＣ：application specific int
egrated circuit ）デバイス，プログラマブル論理アレ
イ（ＰＬＡ），ハードワイヤ論理，マイクロコードおよ
び／またはナノコードによって少なくとも部分的にソフ
トウェアで駆動される実行ユニット，複数の実行デバイ
ス，デジタル信号プロセッサ（ＤＳＰ），コンピュー
タ，データ・プロセッサ，中央処理装置（ＣＰＵ）など
でもよい。また、図１における信号には、「ＰＭ」また
は「ＡＭ」の接頭辞が付されている。接頭辞「ＰＭ」
は、特定の信号が主マスタ１０によって生成または受信
されることを意味し、「ＡＭ」は、特定の信号が代替マ
スタ１２によって生成または受信されることを意味す
る。図１に示す制御信号については、以下で詳細に説明
する。

【００１１】図１において、転送開始(Transfer Start)
（ＴＳ＊）信号は、アドレス・ラインがバス・サイクル
において安定するクロック・サイクル中に主マスタ１０
によってアサート(assert)され、直後（すなわち次の）
クロック・サイクルでニゲート(negate)される。ＴＳ＊
信号は、システム・マスタがバス・マスタでない（すな
わち、バスの所有権を有していない）ときに調べられ、
スヌープ・アクセス要求(snoop access request)の開始
を決定する。また、主マスタ１０がバス・マスタでない
ときにも調べられ、バス所有権について内部ステートを
維持する。バス上でバス・サイクルを実行できるすべて
のマスタは、互いにバス化されたＴＳ＊信号を有する。
主マスタ１０がバス・マスタでないとき、主マスタ１０
からのＴＳ＊信号はトライステート(tristate)される。

【００１２】図１は、伝送肯定応答(Transmission Ackn
owledge)（ＴＡ＊）信号を示し、ここで前述のように、
「＊」記号は制御信号がアクティブ・ロー制御信号であ
ることを意味する。主マスタ１０がバスの所有権を有す
る（すなわち、主マスタがアサートされたバス許可(Bus
Grant) （ＢＧ＊）信号を受信して、転送開始(Transfe
r Start)（ＴＳ＊）信号を介してバス転送を開始してい
る）とき、ＴＡ＊信号は、１つまたはそれ以上のバスを
介して主マスタ１０が交信しているカレント・スレーブ
・デバイス（例えば、メモリ・デバイスまたは番地）に
よってアサートされる。ＴＡ＊信号は、新たなデータが
有効かつバス・リード動作中にサンプリングできるクロ
ックで、あるいはバス・ライト動作中ににデータがスレ
ーブによって受け付けられるクロックでアサートされ
る。主マスタ１０が転送肯定応答によって転送を成功と
して受け付けるためには、図１の転送リトライ肯定応答
(Transfer Retry Acknowledge)（ＴＲＡ＊）信号および
転送エラー肯定応答(Transfer Error Acknowledge)（Ｔ
ＥＡ＊）信号の両方を、ＴＡ＊がアサートされたときに
ニゲートしなければならない。すなわち、ＴＡ＊信号
は、ＴＥＡ＊信号またはＴＲＡ＊信号よりも優先度が低
い。

【００１３】図１に示す転送エラー肯定応答（ＴＥＡ
＊）信号は、カレント・スレーブによってアサートさ
れ、カレント転送についてバス・エラー状態が発生した
ことを示す。ＴＥＡ＊信号は、エラー状態のため、バス
・サイクルを即刻終了すべきであることを示す。好適な
動作モードでは、ＴＥＡ＊のアサートはＴＲＡ＊信号お
よびＴＡ＊信号よりも優先する。

【００１４】好適な動作モードでは、転送リトライ肯定
応答（ＴＲＡ＊）信号は、バス・サイクルの最初の転送
でカレント・スレーブ・デバイスによってアサートさ
れ、カレント・バス・サイクルを再実行する必要を示
す。しかし、最初の転送以外の他の転送におけるＴＲＡ
＊のアサートは無視される。ＴＲＡ＊のアサートは、バ
ス・サイクルの最初の転送ではＴＡ＊よりも優先する
が、ＴＲＡ＊はＴＥＡ＊よりも優先しない。

【００１５】図１は、バス要求(Bus Request) （ＢＲ
＊）信号を示す。ＢＲ＊信号は、主マスタ１０によって
外部バス・アービタ１４に送られ、任意のときにアサー
トまたはニゲートできる。ＢＲ＊信号は、主マスタ１０
によってアサートされ、システム１０内のバスを利用す
る必要を示す。ＢＲ＊信号は、マスタがバスを必要とし
なくなるまでアサートされ続ける。このアサートされた
時間期間は、主マスタ１０がバスの所有権を有する時間
だけでなく、主マスタ１０がバスの所有権を有さない時
間も含む。

【００１６】主マスタ１０がバスを使用する必要性は、
バス・アービタ１４がバスを主マスタ１０に許可する前
に、主マスタ１０の内部ステートの変化によって消滅す
ることがあることに留意されたい。このことは、ＢＲ＊
がある時間期間でアサートされ、その後、バス許可(Bus
Grant) （ＢＧ＊）が外部バス・アービタ１４によって
アサートされる前にニゲートされる場合に当てはまる。
よって、外部バス・アービタ１４は、主マスタ１０がバ
スの利用を要求したが、バス・アービタがプロセッサに
対してＢＧ＊をアサートしたときに主マスタがバス所有
権を実際に取得しないケースに対処しなければならな
い。このケースは、主マスタ１０がＢＲ＊をニゲート
し、ＢＧ＊が外部バス・アービタ１４によってアサート
された後に次のクロック・エッジで転送開始（ＴＳ＊）
をアサートしないことに注目することによって検出でき
る。このことは、ＢＧ＊が主マスタ１０プロセッサに対
してアサートされ、プロセッサがＢＲ＊をアサートさせ
ているが、ＴＳ＊をまだアサートしていない場合には当
てはまらない。ＢＲ＊がアサートされたままで、ＢＧ＊
を受信した後の主マスタ１０よるＴＳ＊のアサートの遅
延は、命令バス要求動作を優先使用(preempt) するオペ
ランド・バス動作によって生じる特殊内部状態によるも
のである。この場合、主マスタ１０は、ＢＲ＊がアサー
トされ続けている限り、バスを利用しようとする。

【００１７】図１において、バス許可(Bus Grant) （Ｂ
Ｇ＊）信号を示す。バス許可（ＢＧ＊）信号は、外部ア
ービタ１４によって主マスタ１０に与えられ、カレント
・マスタがカレント・バス・サイクルを終了して、バス
保有終了(Bus Tenure Terminature)（ＢＴＴ＊）信号を
介してまたはバス・ビジー(Bus Busy)（ＢＢ＊）信号の
ニゲートを介してバスを放棄するとすぐに、主マスタ１
０がバスを制御できることを示す。ＢＧ＊がアービタ１
４によってニゲートされると、分離不可能なバス・サイ
クルのロックされたシーケンスが進行中でない限り、カ
レント・バス・サイクルが完了するとすぐに、主マスタ
１０はバスを放棄するが、ロックされたシーケンスが進
行中の場合には、主マスタは、アトミック(atomic)／分
離不可能なロックされたバス・サイクルのシーケンスを
完了し、それからＢＴＴ＊をアサートしかつＢＢ＊をニ
ゲートすることによりバスを放棄したことを示す。ロッ
クされたバス・サイクルは、図１においてＬＯＣＫ＊信
号によって示される。

【００１８】ＢＴＴ＊は１クロック期間でアサートさ
れ、外部アービタ１４がマスタ１０に対してＢＧ＊をニ
ゲートした後に、主マスタ１０がそのバス保有を放棄し
たことをシステム内の他のマスタ（すなわち代替マスタ
１２）に示す。ＢＴＴ＊は、そのアサートの直後の１ク
ロック期間でニゲートに駆動される。他のすべてのとき
には、ＢＴＴ＊は主マスタ１０によってトライステート
される。主マスタ１０は、内部ステートを維持し、かつ
いつバス・マスタシップ／所有権を取得できるかを記録
するため、バス・マスタでないときにのみ、ＢＴＴ＊を
入力としてサンプリングする。この内部ステート情報を
適切に維持するため、バス上のすべてのマスタはＴＳ＊
信号を互いにバス化して、主マスタ１０は結合されたＴ
Ｓ＊−ＢＴＴ＊対を記録できる。終了するＢＴＴ＊信号
がないＴＳ＊信号は、バスが現在使用中であることを意
味する。ＴＳ＊信号の次にＢＴＴ＊信号があることは、
バスはバス・サイクルの最中でないことを意味する。

【００１９】主マスタ１０プロセッサによるバス保有の
終了を示すＢＴＴ＊とは異なり、ＢＢ＊はマスタのバス
保有の連続的な指示を与える。ＢＢ＊は、ＢＴＴ＊を排
除して用いることができ、その逆もできるが、ＢＴＴ＊
信号はＢＢ＊信号のようにバス競合(bus contention)問
題を生じる可能性がないため、ＢＴＴ＊が好ましい。前
回のバス・マスタがバスの制御をいつ解放したかを決定
するため、ＢＢ＊はプロセッサ入力として監視される。
主マスタ１０は、クロック・エッジ単位でバス・アベイ
ラビリティ(bus availability)を決定し、ＢＧ＊がアサ
ートされ、かつＴＳ＊およびＢＢ＊の両方がプロセッサ
に対してニゲートされると、バスは利用可能であると判
断される。これらの条件が満たされ、かつ主マスタ１０
がバスを今使用する必要がある場合、ＢＢ＊はＴＳ＊の
最初のアサートでアサートされる。アービタ１４からの
バス許可（ＢＧ＊）のニゲートの後に主マスタ１０がバ
ス所有権を放棄するまで、ＢＢ＊はアサートされたまま
である。主マスタ１０がデアサートされたバス許可（Ｂ
Ｇ＊）信号を受け、その保有の最後のバス・サイクルの
最後の転送を終了すると、主マスタ１０は１クロック期
間でＢＢ＊をニゲートし、次にＢＢ＊をトライステート
し、これを入力としてサンプリングし続ける。ＢＢ＊が
ニゲートに駆動される１クロック期間とは、１主マスタ
・クロック期間であって、フル・クロック期間ではない
ことに留意されたい。このことは、バス化されたＢＢ＊
信号およびプロトコルを用いることは、外部バス・アー
ビタがフル・バス・スピード・システムにおいてどれだ
け速くバス・マスタシップ切換が可能かを制限すること
を意味する。

【００２０】ＢＢ＊は１フル・クロック期間でニゲート
に駆動されるので、主マスタ１０がＢＢ＊をニゲートに
駆動することからＢＢ＊をトライステートする切換過程
にあることと同時に、新規のバス・マスタがＢＢ＊信号
のアサートを開始したときに、バス・マスタシップ切換
時にＢＢ＊信号についてバス・ファイト(bus fight)生
じる。従来のプロセッサは、クロック期間の一部でのみ
ＢＢ＊をニゲートに駆動するので、この競合状態の可能
性はないが、主マスタ１０は立ち上がりクロック・エッ
ジついてそのすべての信号をサンプリングし制御する。
高周波数およびフル・バス・スピードで最大性能を発揮
するため、ＢＴＴ＊信号およびプロトコルは上記のよう
に提供され、推奨される。ＢＴＴ＊のアサート，ニゲー
トおよびトライステートは、好適な形式では、クロック
立ち上がりで常にかつ唯一生じる。

【００２１】ＢＴＴ＊の代わりにＢＢ＊信号およびプロ
トコルが用いられると、ＢＴＴ＊は抵抗を介してニゲー
ト状態に絶えずプルアップしなければならない。

【００２２】図１において、ＬＯＣＫ＊信号は主マスタ
１０によってアサートされ、カレント・バス・サイクル
およびその後のすべてのバス・サイクルは、ＬＯＣＫ＊
がニゲートされるまでアトミック（すなわち分離不可
能）となることを示す。ＬＯＣＫ＊はＴＳ＊でアサート
され、バス・サイクルのロックされたシーケンスにおけ
る最後の転送の終了でニゲートされる。ロックされたシ
ーケンスの最後のバス・サイクルはリトライできるが、
ＢＧ＊がアサートされたＢＧＲ＊でニゲートされないな
らば、ロック・アトミック性(lock atomicity)を依然保
証する。また、主マスタ１０のバス制御レジスタ(Bus C
ontrol Register)（ＢＣＲ）においてＬＯＣＫビットが
設定されると、ＬＯＣＫ＊はアサートされ、ＭＯＶＥＣ
(move control)主マスタ・コンピュータ命令を介してＢ
ＣＲＬＯＣＫビットがリセットされると、ニゲートさ
れる。さらに、ＬＯＣＫ＊は、メモリ管理ユニット（Ｍ
ＭＵ）テーブルウォーク(tablewalk) におけるヒストリ
情報の更新中に、主マスタ１０によってアサートされ
る。

【００２３】ＬＯＣＫ＊バス信号は、主マスタ１０がバ
ス・サイクルのセットをアトミックにロックするまたは
割り込み無し(uninterrupted) にすることを示す。しか
し、主マスタ１０は、ＢＧ＊信号がニゲートされるかＢ
ＧＲ＊がアサートされると、ロック・シーケンスの最中
に、カレント・バス・サイクルの最後にバスを強制的に
放棄できる。

【００２４】主マスタ１０がバス・マスタシップ／所有
権を失うと、ＬＯＣＫ＊は、もしそれが前にアサートさ
れていれば、１フル・クロック期間でニゲートに駆動さ
れ、次にアドレス・バスがアイドル状態になった後に１
クロック・サイクルでトライステートされる。主マスタ
１０がバス・マスタシップを失っているバス・サイクル
において、ＬＯＣＫ＊がすでにニゲートに駆動されてい
る場合、アドレス・バスがアイドルである同じクロック
期間においてトライステートされる。

【００２５】バス・ロック・エンド(Bus Lock End)（Ｌ
ＯＣＫＥ＊）信号はＴＳ＊でアサートされ、カレント・
バスサイクルは、バス・サイクルのロック・シーケンス
における最後のバス・サイクルであることを示す。外部
アービタ１４はＬＯＣＫＥ＊を利用して、各ロック動作
の分離不可能な性質を維持しながら、関連のない折り返
し(back-to-back)ロック転送シーケンス間のアービトレ
ーションを可能にする。ＬＯＣＫＥ＊は、主マスタ１０
のバスを従来のバス・プロトコルと整合させる（すなわ
ち、ファミリ整合性(family compatibility)）ために提
供されるが、新たな設計では、外部バス・アービトレー
ション論理は、ＬＯＣＫＥ＊の代わりにＢＧＲ＊を用い
て簡単にできる。ＬＯＣＫＥ＊のタイミングおよびアク
ションは、主マスタ１０がバス・マスタシップ／所有権
を失うと、ＬＯＣＫ＊と同じである。

【００２６】図１は、バス許可放棄(Bus Grant Relinqu
ish)（ＢＧＲ＊）信号を示す。ＢＧＲ＊は、ＢＧ＊がニ
ゲートされたときにバス所有権を放棄する必要性の度合
いを主マスタ１０に示す、ＢＧ＊の修飾子(qualifier)
である。ＢＧＲ＊は、ＢＧ＊がニゲートされたときにア
トミック・ロック・シーケンス中に主マスタ１０がどの
ように挙動するかに影響する。ＢＧＲ＊のアサートは、
主マスタ１０が一連のバス・サイクルを互いにロックす
るつもりであっても、ＢＧ＊がニゲートされたときに、
カレント・バス・サイクルの最後の転送時にバス所有権
を放棄すべきであることを主マスタ１０に示す。ＢＧ＊
がニゲートされたときにニゲートされたＢＧＲ＊は、ア
トミック・シーケンスの分裂が生じないことを保証する
ため、ロックされたバス・サイクルの全体が終了した後
にのみ、バス・ロック状態（ＬＯＣＫ＊アサート）でバ
ス所有権を放棄すべきであることを主マスタ１０に示
す。図１は、転送キャッシュ禁止イン(Transfer Cache
Inhibit In) （ＴＣＩ＊）信号を用いるが、図１をわか
りやすくするため、ＴＣＩ＊は図１に図示されていな
い。図示されていない信号は、図１におけるＣＯＮＴＲ
ＯＬの一部であるとみなすことができる。ＴＣＩ＊信号
は、バス・サイクル転送の修飾子であり、カレント・デ
ータ転送情報を主マスタ１０によって内部キャッシュに
キャッシュすべきでないことを示すため、カレント・ス
レーブによってアサートしてもよい。ＴＣＩ＊入力は、
主マスタ１０が終了肯定応答信号をサンプリングしてい
る場合には、ＴＡ＊の最初のアサートで有効でなければ
ならない。ＴＣＩ＊は、バースト・バス・サイクルのＴ
Ａ＊の最初のアサートの後に、主マスタ１０によって無
視され、非バースト・リード・バス・サイクルおよびあ
らゆる種類のライト・バス・サイクル中に完全に無視さ
れる。

【００２７】図１は、転送中(Transfer In Progress)
（ＴＩＰ＊）信号（図１には図示せず）を用いる。ＴＩ
Ｐ＊信号はＴＳ＊によってアサートされ、バス・サイク
ルが現在進行中であることを示す。ＴＩＰ＊は、別のバ
ス・サイクルがすぐに開始しない場合に、バス・サイク
ルの最後の終了肯定応答（すなわち、ＴＡ＊，ＴＥＡ＊
またはＴＲＡ＊の１つまたはそれ以上のアサート）後に
ニゲートされる。折り返し(back-to-back)方式で終了・
開始するバス・サイクルは、ＴＩＰ＊を連続的にアサー
トさせる。

【００２８】主マスタ１０がバス・マスタシップを失
い、その保有の最後のバス・サイクルの最後の転送を終
了すると、主マスタ１０は、ＴＩＰ＊が前にアサートさ
れていれば、ＴＩＰ＊を１クロック期間でニゲートし、
それからＴＩＰ＊をトライステートする。主マスタ１０
がバス・マスタシップを失うバス・サイクルでＴＩＰ＊
がすでにニゲートに駆動されている場合、アドレス・バ
スがアイドル状態となる同じクロック期間でトライステ
ートされる。ＴＩＰ＊がニゲートに駆動される１クロッ
ク期間は、フル・クロック期間ではなく、１主マスタ１
０プロセッサ・クロック期間であることに留意された
い。このことは、バス化されたＴＩＰ＊信号およびプロ
トコルを用いることは、外部バス・アービタがフル・バ
ス・スピード・システムでバス・マスタシップ切換をど
れだけ速く行うことができるかを制限する（これは１／
２または１／４スピード・バスでは問題にならない。な
ぜならば、最も速いバス・マスタシップ切換間では２な
いし４つの主マスタ１０プロセッサ・クロック期間があ
るためである。）ＴＩＰ＊は１フル・クロック期間でニ
ゲートに駆動されるので、新たなバス・マスタがそのＴ
ＩＰ＊信号をアサートし始めるのと同時に、主マスタ１
０がＴＩＰ＊をニゲートに駆動することからＴＩＰ＊を
トライステートとすることに切り換える場合に、ＴＩＰ
＊信号についてバス・ファイト（すなわち、バス競合）
がバス・マスタシップ切換で生じる。従来のプロセッサ
は、クロック期間の一部でのみＴＩＰ＊をニゲートに駆
動するため、このファイト状態の可能性がない。しか
し、主マスタ１０は、立ち上がりクロック・エッジにつ
いてすべての信号をサンプリングし、制御する。高周波
数およびフル・バス・スピードで最大の性能を発揮する
ためには、ＴＩＰ＊信号およびプロトコルは使用しては
ならず、あるいは少なくともＴＩＰ＊信号をＴＩＰ＊を
用いて他のバス・マスタとバス化してはならない。

【００２９】図１は、リード／ライト（Ｒ／Ｗ＊）信号
を示す。Ｒ／Ｗ＊は、主マスタ１０がバス・マスタであ
るときに、主マスタ１０によって駆動される。Ｒ／Ｗ＊
信号は、その後のデータ転送の方向（すなわち、データ
が主マスタ１０に入る［リード］またはデータが主マス
タ１０から出る［ライト］）を示す。リード・バス・サ
イクル中にハイ(high)にアサートされ、ライト・バス・
サイクル中にロー(low) にアサートされる。Ｒ／Ｗ＊信
号のタイミングは、アドレス・ラインと同じである。主
マスタがバス・マスタでないとき、Ｒ／Ｗ＊信号はトラ
イステートされる。

【００３０】アドレス信号は、主マスタ１０がバス・マ
スタである（すなわちバスの所有権を有している）場合
に、主マスタによって主に出力され、バス転送の最初の
項目のアドレスを示す。アドレス信号は、好ましくは図
１において３２ビット・バスを介して表されるが、図１
において他のサイズのアドレス・バスも利用できる。プ
ロセッサがバス・マスタでないが、代替マスタがバスの
所有権を有している際にアクセスをスヌープ(snoop) す
ることが許される場合、アドレス信号は、主マスタの内
部キャッシュの一致するエントリについてチェックし無
効にするために調べられる。

【００３１】図１は、リセット・イン(Reset In)（ＲＳ
ＴＩ＊）信号を使用する（ただし、ＲＳＴＩ＊は図１に
は図示しない）。ＲＳＴＩ＊のアサートにより、主マス
タ１０はリセット例外処理に入る。ＲＳＴＩ＊は、イネ
ーブルされた立ち上がりクロック（ＣＬＫ）エッジをク
ロックするために同期された非同期入力である。ＲＳＴ
Ｉ＊が認識されると、すべてのトライステート可能なピ
ンはトライステートされる。

【００３２】図１は、クロック（ＣＬＫ）信号を示す。
クロック信号（ＣＬＫ）は、クロック発生回路１６によ
って発生され、１つまたはそれ以上のクロックでもよ
い。

【００３３】図１におけるデータ・ラインは、カレント
・トランザクションについてデータを伝送する双方向バ
ス信号である。伝送されるデータは、Ｒ／Ｗ＊信号によ
って示されるように、リード動作またはライト動作のい
ずれかによる。バースト・バス・サイクル中に、データ
・ラインは時分割され、全バースト要求のすべての部分
を伝送する。

【００３４】サイクル・ロングワード・アドレス(Cycle
Longword Address)（ＣＬＡ＊）信号は、バス・サイク
ル中にＡ［３：２］（すなわち、３番目および４番目の
最下位アドレス・ビット）の動作を制御する。ＣＬＡ＊
がアサートされる各クロック・エッジの後で、各４つの
転送（Ａ［３：２］）のロングワード・アドレスは循環
的なラップアラウンド(circular wrap-around)方式でイ
ンクリメントする。ＣＬＡ＊がニゲートされると、Ａ
［３：２］は変化せず、主マスタ１０を含むプロセッサ
・ファミリにおける前回のバス・マスタと同様に、固定
されたままである。

【００３５】図１は、開始肯定応答終了サンプリング(S
tart Acknowledge Termination Sam;ling)（ＳＡＳ＊）
信号を示す。ＳＡＳ＊は、クロック・イネーブド・クロ
ックの次の立ち上がりエッジから開始する終了肯定応答
信号（ＴＡ＊，ＴＥＡ＊，ＴＲＡ＊）のサンプリングを
主マスタ１０が開始することを示すステータス信号であ
る。ＳＡＳ＊は、無駄時間(dead time) を生成するため
に用いられ、ここでＴＡ＊，ＴＲＡ＊およびＴＥＡ終了
信号が必ずしも有効とならなくてすむように、ＴＡ＊，
ＴＲＡ＊およびＴＥＡ＊信号はサンプリングされない。
ＳＡＳ＊信号を介して無駄時間を利用することにより、
より高速なバス・スピードを利用できる。ＳＡＳ＊信号
については、以下でさらに説明する。

【００３６】図１は、図を簡単にするために図１におい
て図示されていないＩＰＬ＊［２：０］と記されたいく
つかのリセット・コンフィギュレーション信号を用い
る。主マスタ１０のこれらの信号は、通常の使用から離
れたリセット時間で特殊な機能を有する。ＩＰＬ＊
［２：０］ラインはリセット時間中に用いられ、主マス
タ１０についてバス動作の異なるモードをプログラムす
る。リセット中、ＩＰＬ＊［２：０］ライン上の論理レ
ベルは登録され、終了肯定応答無視ステート(terminati
on acknowledge ignore state)機能をイネーブル／ディ
セーブルするかどうかを決定する。また、ＩＰＬ＊
［２：０］ビットは、装置(part)が符号化ファミリ整合
ＴＡ＊およびＴＥＡ＊プロトコルを用いるか、未符号化
ＴＡ＊，ＴＲＡ＊，ＴＥＡ＊終了肯定応答プロトコルを
用いるかを決定する。また、ＩＰＬ＊［２：０］は、エ
クストラ・データ・ライト・ホールド・モード(Extra D
ata Write Hold Mode)をイネーブル／ディセーブルする
かどうかを決定する。エクストラ・データ・ライト・ホ
ールド・モードにより、データ・ライン／データ・バス
(DataLines/Data Bus) 上のビットを通常よりも長く有
効に維持でき、プロセッサの性能を改善する。終了肯定
応答無視ステート機能がイネーブルされると、下位デー
タ・バス（Ｄ［１５：０］）もリセット時間中に登録さ
れ、主マスタ１０内で適切な内部無視ステート・カウン
タを設定する。

【００３７】以下に示す表は、ＩＰＬ＊［２：０］信号
によって提供されるリセット・コンフィグレーション機
能の詳細を示す。

【００３８】ビットビットのステート内容 IPL*[2] アサートエクストラ・データ・ライト・ホールド・モードをイネーブル IPL*[2] ニゲートエクストラ・データ・ライト・ホールド・モードをディセーブル IPL*[1] アサート未符号化ＴＡ＊，ＴＲＡ＊，ＴＥＡ＊を使用 IPL*[1] ニゲートファミリ整合の符号化ＴＡ＊／ＴＥＡ＊を使用 IPL*[0] アサート終了肯定応答無視ステートをイネーブル IPL*[0] ニゲート終了肯定応答無視ステートをディセーブル

【００３９】主マスタ１０は、終了肯定応答無視ステー
ト機能を提供し、高周波数システム設計をより簡単にす
る。リセット・イン（ＲＳＴＩ＊）がアサートからニゲ
ートされることに変化する直前の立ち上がりクロック・
エッジ中にＩＰＬ＊［０］がアサートされると、このク
ロック・エッジ時間におけるＤ［１５：０］の値は、主
マスタ１０内の無視ステート・カウンタ・レジスタに登
録される。無視ステート・カウンタはバス・サイクル中
に用いられ、クロックのどの立ち上がりにおいて転送終
了肯定応答信号（ＴＡ＊，ＴＲＡ＊，ＴＥＡ＊）を無視
するかサンプリングするかを決定する。ただし、システ
ム１０において、他の転送終了ビットも利用できること
に留意されたい。主および副リード転送およびライト転
送について独立した無視ステート時間を与えるため、４
つの独自の４ビット・カウンタが用いられる。この点に
ついて、「主(primary) 」とは、非バースト・サイクル
におけるバイト，ワードまたはロングワード・サイズで
もよいバス・サイクルの最初で唯一の転送、またはバー
スト・サイクルの最初のロングワード転送を表す。「副
(secondary) 」とは、バースト・バス・サイクルにおけ
る最初の転送後のそれ以降の転送を示す。無視ステート
・カウンタ動作の詳細について以下の説明を参照された
い。

【００４０】ＲＳＴＩ＊がアサートからニゲートされる
ことに変化する直前の立ち上がりクロック・エッジ中に
ＩＰＬ＊［０］がアサートされなければ、Ｄ［１５：
０］の値は無視され、無視ステート・カウント・レジス
タはゼロに初期化され、そのため終了肯定応答信号が無
視される時間はない。このことは、クロックの各立ち上
がりエッジにおいて終了肯定応答信号で有効レベルを必
要とした従来ののファミリ整合バスと全く同様に動作す
る縮退ケース(degenerate case) と考えることができ
る。以下の表は、主マスタ１０内でさまざまな無視ステ
ート・レジスタをロードするために、データ・ラインＤ
［１５：０］をどのようにして４つのニブル(nibble)に
解析するかを示す。

【００４１】データ・ニブル無視ステート・カウンタ D[15:12] リード・サイクルの主無視ステート・カウンタ D[11:8] リード・サイクルの副無視ステート・カウンタ D[7:4] ライト・サイクルの主無視ステート・カウンタ D[3:0] ライト・サイクルの副無視ステート・カウンタ

【００４２】終了信号（すなわち、ＴＡ＊，ＴＥＡ＊ま
たはＴＲＡ＊）についてサンプリングする際に無視ステ
ートを用いること、およびバス転送を終了するさまざま
な方法は、以下で説明するとおりである。

【００４３】主マスタ１０は、終了無視ステート機能を
提供し、高周波数システム設計をより簡単にする。リセ
ット・イン（ＲＳＴＩ＊）がアサートからニゲートされ
ることに変化する直前の立ち上がりクロック・エッジ中
にＩＰＬ＊［０］がアサートされると、このクロック・
エッジ時間におけるＤ［１５：０］の値は、前述のよう
に、無視ステート・カウンタ・レジスタに登録される。
無視ステート・カウンタはバス・サイクル中に用いら
れ、クロックのどの立ち上がりエッジで、転送終了肯定
応答信号（ＴＡ＊，ＴＲＡ＊，ＴＥＡ＊およびＡＶＥＣ
＊）を無視するかサンプリングするかを決定する。ＡＶ
ＥＣ＊信号とは、割り込みベクトル番号の内部生成の要
求を示すため、割り込み肯定応答バス・サイクル中にＴ
Ａ＊と同時にアサートされるオートベクトル(Autovecto
r)信号である。主および副リード転送およびライト転送
について独立した無視ステート時間を与えるため、４つ
の独自の４ビット・カウンタが用いられる。この点につ
いて、「主(primary) 」とは、非バースト・サイクルに
おけるバイト，ワードまたはロングワード・サイズでも
よいバス・サイクルの最初で唯一の転送、またはバース
ト・サイクルの最初のロングワード転送を表す。「副(s
econdary) 」とは、バースト・バス・サイクルにおける
最初の転送後のそれ以降の転送を示す。各バス・サイク
ルの開始で、主無視ステート・カウンタおよび、もしサ
イクルがバースト・サイクルの場合、副無視ステート・
カウンタは、リードまたはライト・サイクルについて適
切な値で初期化される。初期カウント値は、リセット時
間（前の表を参照）でＤ［１５：０］から無視ステート
・カウンタ・レジスタに登録された値である。バス・サ
イクルの開始で、主カウンタは、カウンタがゼロに達す
るまで、各立ち上がりクロック・エッジ（ＣＬＫ）でデ
クリメントされる。カウンタがゼロに達する前の時間中
に、終了肯定応答信号は無視される（すなわち、サンプ
リングされない）。それぞれのカウンタがゼロに達する
と、終了肯定応答信号は、終了（ＴＡ＊，ＴＥＡ＊また
はＴＲＡ＊の１つまたはそれ以上）が検出されるまで、
各クロック・エッジ（ＣＬＫエッジ）でサンプリングさ
れる。

【００４４】バースト・バス・サイクルの最初の転送に
ついて有効な終了が生じると、バス・サイクルのその後
のすべての転送について終了肯定応答信号を無視および
サンプリングするための時間期間を決定するために、副
カウンタが用いられる。この無視ステート機能は、たと
えアサートされてもあるいはまだ有効論理レベルで整定
していなくても、終了肯定応答信号を無視できる方法を
提供する。しかし、無視期間が経過し（すなわち、４ビ
ット・カウンタがゼロに達し）、主マスタ１０がサンプ
リングを開始すると、スレーブ・デバイスは、適切な終
了肯定応答信号をニゲートに維持することによって、終
了肯定応答で応答しなくても済む。無視ステート期間の
全体と、主マスタがサンプリングを開始してからの終了
肯定応答遅延期間との和は、主マスタがスレーブ応答を
待つことで被る「待ちステート」の数に等しい。

【００４５】この機能では、外部論理は、クロックの各
立ち上がりエッジで有効レベルを有する必要無しに、ク
ロック・エッジで、終了肯定応答信号（ＴＡ＊，ＴＲＡ
＊および／またはＴＥＡ＊）について有効レベルを導出
または与える時間を有する。よって、無視ステート機能
は、終了肯定応答信号をこれらが整定する時間中に無視
できるので、外部論理伝搬変化や伝送ライン反射リンギ
ング(transmission line reflection ringing)が問題と
なることを防ぐことにより、高周波数詞ステム設計をよ
り簡単にする。

【００４６】主マスタ１０の無視ステート機能は、終了
肯定応答信号がサンプリングされる特定の時間を決定す
る。無視ステート時間が経過し、主マスタ１０が終了肯
定応答信号（ＴＡ＊，ＴＲＡ＊，ＴＥＡ＊およびＡＶＥ
Ｃ＊）をサンプリングしていると仮定すると、ＴＣＩ＊
修飾子（ＴＣＩ＊は、バス転送されたデータをキャッシ
ュすべきかどうかを決定するビットである）とともに終
了肯定応答信号は、転送肯定応答の種類を決定する。以
下に示す表は、装置が好適な肯定応答終了モード(Ackno
wledge Termination Mode)（ｘ＝いずれでもかまわない
(don't care)状態）で動作するときにスレーブ・デバイ
スによって与えられる転送終了肯定応答のさまざまな種
類を示す。

【００４７】ＴＡ＊ＴＲＡ＊ＴＥＡ＊ＴＣＩ＊内容 x x 0 x バス・エラー・トラップ付きバス・サイクル終了 x 0 1 x リトライ付きバス・サイクル終了¹ 0 1 1 1 正常な転送肯定応答終了 0 1 1 0 キャッシュ禁止付き転送肯定応答終了² 1 1 1 x カレント・バス転送で挿入待ち状態

【００４８】¹ リトライ肯定応答終了は、バス・サイク
ルの最初の転送でのみ可能である；もしＴＲＡ＊がバー
スト・サイクルの最初の転送以外の任意の転送でアサー
トされると、これは無視される。

【００４９】² キャッシュ禁止(cache inhibit) 付き転
送肯定応答は、バースト・サイクルの最初の転送でのみ
可能である；もしＴＣＩ＊がバースト・サイクルの最初
の転送以外の任意の転送でアサートされると、これは無
視される。

【００５０】以下に示す別の表は、主マスタ１０がファ
ミリ整合性のある肯定応答終了モードで動作するように
構築されたときのさまざまな終了肯定応答の意味を示
す。

【００５１】ＴＡ＊ＴＲＡ＊¹ ＴＥＡ＊ＴＣＩ＊内容 1 1 0 x バス・エラー・トラップ付きバス・サイクル終了 0 1 0 x リトライ付きバス・サイクル終了² 0 1 1 1 正常な転送肯定応答終了 0 1 1 0 キャッシュ禁止付き転送肯定応答終了³ 1 1 1 x カレント・バス転送で挿入待ち状態

【００５２】¹ リトライ肯定応答終了は、バス・サイク
ルの最初の転送でのみ可能である；もしＴＲＡ＊がバー
スト・サイクルの最初の転送以外の任意の転送でアサー
トされると、これは無視される。

【００５３】² キャッシュ禁止(cache inhibit) 付き転
送肯定応答は、バースト・サイクルの最初の転送でのみ
可能である；もしＴＣＩ＊がバースト・サイクルの最初
の転送以外の任意の転送でアサートされると、これは無
視される。

【００５４】以下に示す別の表は、主マスタ１０がファ
ミリ整合性のある肯定応答終了モードで動作するように
構築されたときのさまざまな終了肯定応答の意味を示
す。

【００５５】ＴＡ＊ＴＲＡ＊¹ ＴＥＡ＊ＴＣＩ＊内容 1 1 0 x バス・エラー・トラップ付きバス・サイクル終了 0 1 0 x リトライ付きバス・サイクル終了² 0 1 1 1 正常な転送肯定応答終了 0 1 1 0 キャッシュ禁止付き転送肯定応答終了³ 1 1 1 x カレント・バス転送で挿入待ち状
態

【００５６】¹ ファミリ整合性のある肯定応答終了モー
ドでは、ＴＲＡ＊はバス・サイクル中に絶えずニゲート
しなければならない。

【００５７】² リトライ肯定応答終了は、バス・サイク
ルの最初の転送でのみ可能である；もしＴＡ＊またはＴ
ＥＡ＊がバースト・サイクルの最初の転送以外の任意の
転送でともにアサートされると、あたかもエラー肯定応
答が戻されたようにバス・サイクルは即座に終了され
る。

【００５８】³ キャッシュ禁止付き転送肯定応答は、バ
ースト・サイクルの最初の転送でのみ可能である；もし
ＴＣＩ＊がバースト・サイクルの最初の転送以外の任意
の転送でアサートされると、これは無視される。

【００５９】バイト，ワードまたはロングワード・バス
動作では、バス・サイクルは、ＴＡ＊，ＴＲＡ＊または
ＴＥＡ＊の最初で唯一のアサートで終了される。バース
ト・バス・サイクル転送では、バス・サイクルは、正常
な肯定応答についてはＴＡ＊の最後（４番目）のアサー
トで終了され、バス・サイクルの最初の転送中にリトラ
イのアサート（ＴＲＡ＊は好適なバス・プロトコル・モ
ードで利用可能であるが、ファミリ整合性のある肯定応
答終了モードでは利用できない；ファミリ整合性のある
モードでＴＲＡ＊を実行するためには、ＴＡ＊をニゲー
トし、ＴＥＡ＊をアサートする）で終了され、あるいは
異常肯定応答について転送エラー肯定応答のアサート
（ＴＥＡ＊は好適な肯定応答終了モードにおける任意の
転送でアサートされる；ＴＡ＊およびＴＥＡ＊は、ファ
ミリ整合性のある肯定応答終了モードでは最初の転送以
外の任意の転送中にアサートされる）で終了される。待
ちステート待ちステートは、ＴＡ＊，ＴＲＡ＊またはＴ
ＥＡ＊のいずれかの終了肯定応答が主マスタ１０によっ
て認識されるまで、バス転送で生じる。

【００６０】ＴＣＩ＊入力は、ライン・リード・バス・
サイクル転送のキャッシュ可能なことを示す修飾子であ
り、主マスタ１０が終了肯定応答信号をサンプリングし
ている際にＴＡ＊の最初のアサートで有効でなければな
らない。ＴＣＩ＊は、バースト・バス・サイクルのＴＡ
＊の最初のアサート以降は、主マスタ１０によって無視
され、非バースト・リード・サイクルおよびすべてのラ
イト・バス・サイクルでは完全に無視される。ＴＣＩ＊
は、バースト・バス・サイクル転送の長さに全く影響を
与えない；４つのロングワードは、異常転送肯定応答が
戻されなければ、常に転送される。

【００６１】主無視ステート設定が０と仮定すると、Ｔ
Ａ＊，ＴＲＡ＊およびＴＥＡ＊は、ＴＳ＊以降のクロッ
ク・エッジがバス・サイクルの開始でアサートされるま
で、プロセッサによって無視される。バス・サイクルが
終了した後、ＴＡ＊，ＴＲＡ＊およびＴＥＡ＊も無視さ
れる。

【００６２】ＳＡＳ＊は、システム・デバッグ用の援助
として与えられるステータス信号であるが、無視ステー
ト・カウンタの設定を越えた終了肯定応答信号を容易に
生成するためにも利用できる。スレーブ・デバイスがバ
ス・サイクル全体について特定の終了肯定応答信号を単
純にアサートするシステムでは、ＳＡＳ＊は、主マスタ
１０が終了肯定応答信号およびデータをサンプリング開
始するときのクロック・エッジを決定するために利用で
きる。

【００６３】また、ＳＡＳ＊は、バス・サイクル全体に
ついて終了肯定応答をアサートしないことが好ましいシ
ステムにおいて、終了肯定応答信号を実際に生成するた
めに利用できる。ＳＡＳ＊がアサートされる時間は無視
ステート・カウンタ設定によって決定されるので、ＳＡ
Ｓ＊は適切な主マスタ１０終了肯定応答信号（例えば、
ＴＡ＊）に対して直接戻すことができるか、あるいはｎ
長のシフト・レジスタを介して主マスタ１０にＴＡ＊信
号として戻して、シフト・レジスタの深さが発生する待
ちステートの数を決定することができる。これは、無視
ステート・カウントの制限を越えた適切な終了肯定応答
信号の生成のための簡単な機構を提供し、ゼロから無視
ステート・カウント制限を越えた追加待ちステートの無
限の数まで与えることができる。

【００６４】ＳＡＳ＊は、ロングワード・オフセット
（Ａ［３：２］）を自動的にサイクルするため、ＣＬＡ
＊入力に直接フィードバックすることさえできる。より
高性能なＤＲＡＭ設計のため、無視ステート設定を調整
して、実際のＴＡ＊がアサートされる前にＳＡＳ＊に１
つのクロック・エッジをアサートさせて、ロングワード
・オフセットを自動的にサイクルすることができる。

【００６５】正常に終了する転送では、ＴＡ＊は応答側
スレーブによってアサートされ、ＴＥＡ＊，ＴＲＡ＊お
よびＴＣＩ＊はニゲートされたままである。エラー指示
で終了しなければならない転送では、ＴＥＡ＊は応答側
スレーブによってアサートされ、ＴＲＡ＊，ＴＡ＊およ
びＴＣＩ＊は、もし主マスタ１０が好適な肯定応答終了
モードである場合には、主マスタ１０プロセッサによっ
て無視される。主マスタ１０がファミリ整合性のある肯
定応答終了モードである場合には、任意の転送でアサー
トされたＴＥＡ＊およびニゲートされたＴＡ＊、または
最初の転送後の任意のそれ以降の転送でアサートされた
ＴＥＡ＊およびアサートされたＴＡ＊の結果、エラー肯
定応答指示付きの転送終了が生じる。エラー肯定応答が
バースト・バス・サイクルの最初のデータ転送でアサー
トされると、バースト動作全体が中断され、バス・エラ
ー例外がとられる。しかし、エラー肯定応答がバースト
・バス・サイクルのその後の転送でアサートされると、
エラー指示に関する特定のデータを用いる試みが主マス
タ１０によって実際に行われたかどうかに応じて、バス
・エラー例外はとられたり、とられなかったりする。す
なわち、エラー肯定応答に関するデータを実際に用いる
試みが主マスタ１０によって行われた場合に限り、バス
・エラー例外はとられる。また、エラー肯定応答の応答
はバースト・バス・サイクルの以前に転送されたロング
ワードのエラー・ステータスに影響しない。しかし、エ
ラー肯定応答の応答は、ライン・リードでキャッシュ更
新を阻止する。

【００６６】装置が好適な肯定応答終了モードで動作し
ているならば、スレーブは、ＴＥＡ＊をアサートせずに
ＴＲＡ＊をアサートすることにより、バス・サイクルの
リトライの必要性を指示する。装置がファミリ整合性の
ある肯定応答終了モードで動作している場合、ＴＥＡ＊
およびＴＡ＊を同時にアサートすることは、リトライ肯
定応答を示す。リトライ肯定応答は、バス・サイクルの
最初の転送でのみ可能である。転送がバイト，ワード，
ロングワードまたはバースト・サイクルの最初のロング
ワードであるかに関わりなく、主マスタ１０は、プロセ
ッサの内部ステートに応じてバス・サイクルをリトライ
したりリトライしなかったりする。バースト・バス・サ
イクルのその後の転送でリトライ肯定応答がアサートさ
れると、主マスタ１０は、もし好適な肯定応答終了モー
ドである場合には、リトライ要求を無視する；また、フ
ァミリ整合性のある肯定応答終了モードである場合に
は、エラー肯定応答されたものとしてバス・サイクルを
即座に終了する。リトライ肯定応答のアサートで終了す
るバス・サイクルでは、キャッシュは更新されない。ロ
ックされたシーケンスの任意の部分はリトライできる。

【００６７】図１のバス・プロトコルは、サイクル・ロ
ングワード・アドレス(Cycle Longword Address)（ＣＬ
Ａ＊）機能も有する。主マスタ１０は、ＣＬＡ＊入力信
号によって制御されるサイクル・ロングワード・アドレ
ス機能を提供する。ＣＬＡ＊は、バス・サイクル中にＡ
［３：２］のサイクリング／非サイクリングを制御す
る。転送開始(Transfer Start)（ＴＳ＊）がアサートさ
れたクロック期間後の任意のときにバス・サイクル中の
任意のクロック・エッジでＣＬＡ＊をアサートすること
により、ロングワード・アドレスは、バス・サイクルが
完了するまでアサートされる度に、循環的なラップアラ
ウンド方式でインクリメントする。循環的なラップアラ
ウンド方式とは、ビットＡ［３：２］が、００，０１，
１０，１１，００，０１，．．．の順序でサイクルする
ことを意味する。ただし、ビットＡ［３：２］は００状
態から開始する必要はないことに留意されたい。バス・
サイクル中にＣＬＡ＊がニゲートされると、Ａ［３：
２］はバス・サイクルの期間を通じてその値で固定され
たままである。ＣＬＡ＊は、バースト機能は行うことが
できないが一度に１つのロングワードを転送しなければ
ならないスレーブによって、バースト・バス・サイクル
をサポートすることを助ける。２つ異常のロングワード
をバス・サイクル内で転送する必要があるときに、バー
スト・バス・サイクルは利用される。また、ＣＬＡ＊
は、ＤＲＡＭがデータを転送しこの転送を肯定応答する
前のクロックでロングワード・オフセットをサイクルす
ることを利用できる特定の高速ＤＲＡＭシステムで役立
つ。

【００６８】図１のシステムは、上で十分開示された
が、図１で用いられるバス・プロトコルについて理解を
深めるため、いくつかのタイミング図および更なる説明
を以下で行う。図１で示されるバス・プロトコルのサイ
クル・ロングワード・アドレス（ＣＬＡ＊）機能につい
て以下でさらに説明する。

【００６９】図１におけるＣＬＡ＊制御信号は、バス・
マスタによって与えられるロングワード・アドレスをサ
イクルするため外部循環カウンタを構築せずに、プロセ
ッサまたはバス・マスタを同期ランダム・アクセス・メ
モリ（ＲＡＭ）と利用することを可能にする。また、Ｃ
ＬＡ＊信号は、バス・マスタに対して外部から与えられ
るロングワード・アドレスをあらかじめサイクルするた
めに、ダイナミック・ランダム・アクセス・メモリ（Ｄ
ＲＡＭ）と利用できる。ＣＬＡ＊信号は、プロセッサが
同期ＲＡＭと用いられる場合に、外部ロングワード・ア
ドレス・サイクル回路の必要性を緩和するために用いら
れる。また、ＣＬＡ＊信号は、特定のＤＲＡＭ構成につ
いてデータ転送ごとに１クロックを節約するために用い
られる（ロングワード・アドレスは、ＤＲＡＭシステム
が転送肯定応答（ＴＡ＊）信号を戻す前に、１クロック
だけあらかじめインクリメントでき、それにより１クロ
ック・サイクルを節約できる）。

【００７０】ＣＬＡ＊信号は、ＣＬＡ＊入力がアサート
される度に、ロングワード・アドレス・ビットＡ［３：
２］をサイクル（またはインクリメント）する機能を外
部ハードウェアに与える。主マスタ１０が通常ロングワ
ード・アドレスを固定に保持するバースト・バス・サイ
クル中に、プロセッサに循環的にＡ［３：２］をインク
リメントさせるためにＣＬＡ＊をアサートすることがで
き、この動作を外部ハードウェアで完全に制御させるこ
とが可能である。一般に、ＣＬＡ＊入力は転送肯定応答
（ＴＡ＊）信号に接続され、この信号はカレント転送が
完了したことをプロセッサに指示する。ＣＬＡ＊に接続
されたＴＡ＊のこの外部接続について、ロングワード・
アドレスは容易にインクリメントでき、よって主マスタ
１０を同期ＲＡＭにインタフェースすることができる。

【００７１】ＴＡ＊がアサートされる１クロック前にＣ
ＬＡ＊がアサートされると、ＴＡ＊がアサートされデー
タが転送される前に、ロングワード・アドレスは１クロ
ック進められる。このようにＣＬＡ＊を利用することに
より、ページ・モードＤＲＡＭをプロセッサにインタフ
ェースすることができ、高速データ転送レートを実現す
る。従って、ＤＲＡＭは行アドレス(row address) をす
でに内部ラッチしており、プロセッサは次のロングワー
ド（またはＤＲＡＭ用語では、次の列アドレス(column
address)）をすでに設定し、次のアクセスについてＤＲ
ＡＭにインデックスしており、一方、前のアドレス指定
されたデータはプロセッサとＤＲＡＭとの間で転送され
ているので、この種のメモリで転送ごとに１クロックを
節約することが可能である。これは、この種のＤＲＡＭ
システムの性能を向上させるパイプライン効果(pipelin
e effect) である。

【００７２】また、主マスタ１０は内部カウンタを与
え、このカウンタは、外部ハードウェアを必要とせずに
この動作を自動的に行うためＣＬＡ＊に接続できる出力
ピンをアサートするように構成できる。図２は、ＣＬＡ
＊をアサートせずに、バースト転送を行う同期主マスタ
・バスの動作の一例を示す。図３は、バースト・バス・
サイクル中のさまざまな時間でＣＬＡ＊がアサートされ
ている、バースト転送を行う同期主マスタ・バスの動作
の一例を示す。ＣＬＡ＊がアサートされたときのＡ
［３：２］の動作に留意されたい。ＣＬＡ＊がアサート
されると、アドレス・ビットＡ［３：２］は、図３に示
される４つのバイナリ・ステートを介して循環的にサイ
クルまたはインクリメントする。図３のバースト・バス
・サイクルは、図示のように４つの異なる可能性のある
ロングワード・データを転送することを目的とする。Ａ
［３：２］ビットをインクリメント／変更することは、
単純なバイナリ・インクリメント，グレースケール・イ
ンクリメント(gray scale increment)またはバイナリ値
１１，１０，０１，００を循環する任意のステート・マ
シンでもよいことに注目することが重要である。図２
は、ＣＬＡ＊ビットがアサートされなければ、ビットＡ
［３：２］はバースト・バス・サイクルを通じて同じ値
を維持することを示す。

【００７３】図４は、主マスタ１０をＤＲＡＭメモリに
インタフェースするためにＣＬＡ＊信号をどのように用
いるかを示すタイミング図である。ＣＬＡ＊を利用する
ことは、循環的なラップアラウンド・インクリメント機
能を提供するために外部カウンタまたはグルー論理(glu
e logic)を設計する必要を省き、よって循環的なラップ
アラウンド・インクリメント・タスクを簡単にする。極
めて高い周波数では、オン・オフ・チップ遅延のため、
この循環的なラップアラウンド機能を提供するために外
部論理を構築することは、不可能ではないにしても、困
難である。

【００７４】さらに、ＣＬＡ＊を主マスタ１０に対する
または主マスタ１０からのさまざまな信号に適切に接続
することにより、図３に示すＣＬＡ＊のアサートおよび
ニゲート、ならびにビットＡ［３：２］のインクリメン
トは自動化できる。ＣＬＡ＊信号は、外部論理から内部
にロングワード・アドレスをサイクルする負担を外部論
理から主マスタ１０の内部に移し（外部論理の観点から
自動的である）、外部カウンタまたはグルー論理（これ
らは一般に性能の妨げとなる）を必要としない。要する
に、ＣＬＡ＊は、ロングワード・アドレスのサイクルお
よびプリサイクルを自動化し、より高い性能を発揮し、
従来の外部グルー論理で得られるものよりも高いバス周
波数を利用することを可能にする。

【００７５】ＳＡＳ＊信号を図５に示す。ＳＡＳ＊は、
主マスタ１０がデータをサンプリングまたは変更し、転
送肯定応答（ＴＡ＊，ＴＥＡ＊およびＴＲＡ＊）をサン
プリングするときを指示できる従来の問題点を解決する
ために用いられる。また、ＳＡＳ＊信号は、バースト転
送中にロングワード・アドレスを自動的にサイクルする
ための解決を提供し、主マスタ１０の無視ステート・カ
ウントがなくなった（すなわち、ゼロまでデクリメント
した）後に転送肯定応答を生成する方法を提供する。Ｓ
ＡＳ＊信号は、外部論理にとって未知である転送肯定応
答タイプの入力のサンプリングを主マスタ１０が開始す
る時間を指示する。さらに、この機構は、主マスタ１０
のあらかじめ構成された無視ステート設定を越えて転送
肯定応答を生成するために利用でき、またバースト転送
中にロングワード・アドレスをあらかじめサイクルする
ためにサイクル・ロングワード・アドレス（ＣＬＡ＊）
入力に結合できる。

【００７６】主マスタ１０は、内部無視ステート・カウ
ンタがゼロまでカウント・ダウンして、主マスタ１０に
転送肯定応答タイプの入力のサンプリングを開始させる
ことを示す、無視（転送肯定応答タイプの入力）ステー
ト機能を内蔵する。無視ステート・カウンタがゼロに達
すると、開始転送肯定応答サンプリング(Start Transfe
r Acknowledge Sampling) （ＳＡＳ＊）出力は１クロッ
ク期間でアサートされる。ＴＡ＊が絶えずアサートされ
る自動転送肯定応答モードで主マスタ１０が動作するよ
うに構成されている場合、ＳＡＳ＊信号によることを除
いて、いつ主マスタ１０が肯定応答入力のサンプリング
を開始するか、あるいはリードまたはライト動作のため
にデータのサンプリングまたは変更を開始するかについ
て外部指示はない。ＳＡＳ＊信号の目的は、自動転送肯
定応答を内蔵するシステムについてデータが実際に転送
され肯定応答されたときを外部指示することである。Ｓ
ＡＳ＊信号は、主マスタ１０を利用して新たなシステム
設計のデバッグを助ける。さらに、ＳＡＳ＊出力は、主
マスタ１０上でＣＬＡ＊入力に直接入力でき、ロングワ
ード・アドレス（Ａ［３：２］）をあらかじめサイクル
したりサイクルし、外部グルー論理またはカウンタを必
要とせずに、ＤＲＡＭまたはＳＲＡＭに対して自動ロン
グワード・アドレス・インクリメントを行う。また、Ｓ
ＡＳ＊は１つまたはそれ以上の連結されたＤフリップフ
ロップを介して登録することができ、無視ステート・カ
ウント値の範囲を超えた転送肯定応答を容易に生成でき
る。

【００７７】図５は、ＳＡＳ＊機構を具体的に示す。図
５をわかりやすくするために、無視ステート(Ignore St
ate)時間，サンプル期間(Sample Period) 時間およびい
ずれもかまわない(Don't Care)状態を示すため、いくつ
かの長方形の斜線部が用いられる。図５において、文字
「Ｉ」を含むクロック（ＣＬＫ）エッジ上にある小さな
正方形は、終了肯定応答タイプの入力がサンプリングさ
れずに無視される、無視ステート・クロック・エッジを
表す。図５において、文字「Ｓ」を含むクロック・エッ
ジ上の小さな正方形は、終了肯定応答タイプの入力がサ
ンプリングされる、サンプル・ステート・クロック・エ
ッジを表す。各バス・サイクルには「ＢＣ＃」ラベルが
付されており、ここで「＃」は、特定のバス・サイクル
を本文中で参照できるための数値（すなわち、１，２，
３など）である。ＲＩＳＳ(ReadIgnore State Setting)
またはＷＩＳＳ(Write Ignore State Setting)値を有
する小さな長方形は、無視ステート設定(Ignore State
Setting)を示すために用いられる。例えば、「２Ｐ１
Ｓ」というＲＩＳＳ値は、前述のように、リード・サイ
クルについて、主無視ステート(Primary Ignore State)
が２クロックに設定され、副無視ステート(Secondary I
gnore State)が１クロックに設定されることを表すため
に用いられる。

【００７８】図５における２つのバス・サイクルのそれ
ぞれは、ＡＳＲ(Actual Slave Response) 値を有する小
さな長方形を有し、無視ステート設定とは異なることが
あるスレーブの実際の応答を示す。５−１−１−１とい
うＡＳＲ値は、データが転送される前に、スレーブが４
つの主待ちステートでバースト・アクセスに応答し、そ
の後のすべての転送では、待ちステートが０であること
を示す。

【００７９】図５において、ライン・プッシュ・バース
ト・サイクル（ＢＣ１）と、それに続いてライン・リー
ド・バースト・バス・サイクル（ＢＣ２）を示す。バス
・サイクル１（ＢＣ１）は、ＴＡ＊がすべてのバースト
でアサートされ、ＴＡ＊のサンプリングが内部無視ステ
ート設定で制御された、ライン・プッシュ・バス・サイ
クルの一例である。斜線の縦方向の領域は、小さな正方
形に「Ｉ」と記されたクロック・エッジ上に示された無
視期間である。斜線のない領域は、小さな正方形に
「Ｓ」と記されたクロック・エッジ上に示されたサンプ
ル期間であり、転送肯定応答信号（ＴＡ＊，ＴＲＡ＊，
ＴＥＡ＊）が、これらの信号（ＴＡ＊，ＴＲＡ＊，ＴＥ
Ａ＊）自体が実際にアサートされていなくても（すなわ
ち、待ちステートを挿入するためにニゲートされていて
も）、主マスタ１０によってサンプリングされることを
示す。

【００８０】図５のバス・サイクル２（ＢＣ２）は、Ｔ
Ａ＊が内部無視ステート設定を越えた過剰な待ちステー
トでアサートされた、リード・バースト・バス・サイク
ルの一例である。特に、ＳＡＳ＊の動作に留意された
い。バス・サイクル１では、ＴＡ＊は連続的にアサート
され、ＳＡＳ＊は、転送肯定応答（ＴＡ＊）信号がサン
プリングされるとき、およびデータＤ［３１：０］が有
効でその後変化するときを表す。バス・サイクル２で
は、ここでもＳＡＳ＊は、転送応答信号（ＴＡ＊，ＴＲ
Ａ＊，ＴＥＡ＊）がサンプリングされ始めるときを表す
が、このサイクル（ＢＣ２）では、無視ステート・カウ
ンタがゼロに達した後（すなわち、ＳＡＳ＊がアサート
された後）、外部論理が転送肯定応答をアサートするこ
とに留意されたい。

【００８１】図６は、システム１０がページ・モードＤ
ＲＡＭとともに使用されたときにより高いシステム性能
を発揮するため、ＳＡＳ＊が主マスタのＣＬＡ＊入力に
接続された場合のバス・サイクル挙動を示す。データが
実際に転送される１クロック前にロングワード・アドレ
スをＳＡＳ＊にあらかじめサイクルさせることにより、
高性能が実現される。

【００８２】図７において、従来のプロセッサは、内部
待ちステート発生器のステータスを示すために用いられ
るＷＡＩＴ信号を与えるが、このＷＡＩＴ信号は、内部
待ちステート発生器が待ちステートを発生している時間
全体でアサートされるが、待ちステートがＲＥＡＤＹま
たはＢＴＥＲＭ信号によって発生されているときにはア
サートされない。ＷＡＩＴは転送の前または転送の間の
数クロックでニゲートできるが、ロングワード・アドレ
スをサイクルしたり、あるいは無視ステート・カウント
がなくなった後（すなわちゼロまでデクリメントした
後）に生じる転送肯定応答を生成するためにＳＡＳ＊を
利用するのと同じように、ＷＡＩＴは利用できない。図
７は、従来のプロセッサにおけるＷＡＩＴ信号の動作を
示す。ＷＡＩＴ信号の従来の動作は、図５ないし図６の
ＳＡＳ＊信号とは全く異なることに留意されたい。例え
ば、図５ないし図６におけるＳＡＳ＊信号は、ＷＡＩＴ
信号と違って、データ転送ごとに最大１クロック期間で
のみアサートされる。図１のバス・プロトコルにＳＡＳ
＊信号を取り入れることにより、外部論理の低減が可能
になり、より高いバス周波数の利用が可能になる。

【００８３】図８は、データ処理システムにおいて、前
に説明したＣＬＡ＊機能を実行するために用いられるシ
ステムをより詳細に示す。図８は、主マスタ１０または
代替マスタ１２のいずれでもよいプロセッサ１８を示
す。スレーブ・デバイス／代替マスタ／メモリ２２は、
プロセッサ１８が交信する任意の周辺デバイスである。
クロック発生回路１６は、図１および図８において示さ
れ、プロセッサ１８およびスレーブ・デバイス２２の内
部クロック（ＣＬＫ）を発生するために用いられる。入
力バッファ２８は、内部クロック（ＣＬＫ）信号を与え
るために用いられる。バス制御論理回路２０は、循環カ
ウンタ２４のロードを制御するために用いられる。

【００８４】図８において、循環カウンタ２４は、図示
のように、内部アドレスのアドレス・ビットを循環的に
サイクルするために用いられる。好適な形態では、カウ
ンタ２４は、外部から与えられたＣＬＡ＊信号に応答し
て、ビットＡ［３：２］のみをサイクルする。出力バッ
ファ２６は、プロセッサ１８に対して外部のアドレス・
ビットを与え、入力バッファ３０は、ＣＬＡ＊信号をカ
ウンタ２４に与える。図１のアドレス・バス，データ・
バスおよび制御バスは、図８の下に示される。ＣＬＡ＊
信号は、３つの可能な方法のうち１つでプロセッサ１８
に対して外部接続される。これらの３つの方法は、「可
能な接続(possible connection) 」と記された領域にお
ける点線で示される。３つの可能な接続の１つは、ず８
においてＣＬＡ＊信号を生成するため必要である。

【００８５】図９において、ＣＬＡ＊機能がどのように
動作するかを示すためフロー図が用いられる。図９の右
側のボックスまたはステップは、プロセッサ１８または
主マスタ１０によって実行される。図９の左側のボック
スまたはステップは、好ましくは代替マスタ，周辺デバ
イス，メモリなどの外部デバイスによって実行される
が、プロセッサ１８または主マスタも、図示のように図
９の右側のステップを実行してもよい。

【００８６】図９において、プロセッサ１８は、ステッ
プ４０において、循環カウンタ２４をアドレス・ビット
の初期グループでロードする。次に、プロセッサ１８
は、データ処理システム内のバス・サイクルを開始す
る。バス・サイクルは、例えば、ＴＳ＊信号のアサート
で開始してもよい。ステップ４２において、外部デバイ
スはバス・サイクルの開始を検出する。２つ以上のデー
タ値が順次バースト方式で読み出しまたは書き込みされ
る場合、ステップ４４において、ＣＬＡ＊信号は任意の
回数で順次にアサートおよびデアサートされる。プロセ
ッサ１８は、ＣＬＡ＊信号のアサートを検出し、ステッ
プ４６においてカウンタ２４内のアドレス・ビットを循
環的にインクリメントまたはサイクルする。ＣＬＡ＊が
アサートされていない場合、プロセッサ１８はカウンタ
２４内のアドレス・ビットを変更しない。すべてのデー
タが特定のバス・サイクルで交信されると、バス・サイ
クルはステップ４８で終了する。

【００８７】図１０は、データ処理システムにおいて開
始肯定応答終了サンプリング（ＳＡＳ＊）機能を実行す
るために用いられるシステムを示す。図１０は、リセッ
ト時にデータ処理システムに対して内部のレジスタ５０
にロードするデータ入力ラインＤ［１５：０］を示す。
レジスタ５０のイネーブル信号は、リセット時にレジス
タ５０をデータ・バスＤ［１５：０］からロードするこ
とを可能にする。レジスタ５０は、部分５０ａ〜５０ｄ
と記された４つの４ビット部分に分割される。部分５０
ａはＰＲＩＳＳ(primary read ignore state settings)
と記され、これは主リードについて無視ステート・クロ
ック・サイクルの数を決定するため、部分５０ａに格納
された４ビット値が用いられることを意味する。部分５
０ｂはＳＲＩＳＳ(secondary read ignore state setti
ngs)と記され、これはバースト・バス・サイクルにおけ
る主リードの後に生じるリードである副リードについ
て、無視ステート・クロック・サイクルの数を決定する
ため、部分５０ｂに格納された４ビット値が用いられる
ことを意味する。部分５０ｃはＰＷＩＳＳ(primary wri
te ignore state settings) と記され、これは主ライト
・バス動作について無視ステート・クロック・サイクル
の数を決定するため、部分５０ｃに格納された４ビット
値が用いられることを意味する。最後に、部分５０ｄは
ＳＷＩＳＳ(secondary write ignore state settings)
と記され、これは副ライトについて無視ステート・クロ
ック・サイクルの数を決定するため、部分５０ｄに格納
された４ビット値が用いられることを意味する。図１０
のカウント値について４ビット以上または以下でもよい
ことに留意されたい。

【００８８】図１０において、４対１の４ビット幅マル
チプレクサ（ＭＵＸ）５２は、入力として、レジスタ５
０からの４つの４ビット値を有する。セレクタ入力Ｒ／
Ｗ＊およびＴＳ＊は、４つの部分５０ａ〜５０ｄのどれ
が４対１の４ビット幅ＭＵＸ出力として選択されるかを
決定する。４対１の４ビット幅ＭＵＸ出力は、カウンタ
５４の入力に接続される。カウンタ５４は、４対１の４
ビット幅ＭＵＸ５２によって与えられる値からゼロまで
カウントダウンするために用いられる４ビット・カウン
タである。カウンタ５４は、ＱＴＡ＊（qualified tran
sfer acknowledge［内部信号］）と、ＥＯＢＣ（end of
bus cycle ［内部信号］）と、ＴＳ＊（transfer star
t ［内部信号］）との関数であるロード信号（ＬＯＡ
Ｄ）に基づいてロードされる。クオリファイド転送終了
信号は、信号が無視されないことを意味し、アンクオリ
ファイド信号は無視される信号である。カウンタ５４が
ロードされる時間から、カウンタ５４がゼロに達する時
間まで、ＴＡ＊，ＴＲＡ＊およびＴＥＡ＊信号は無視さ
れる（すなわち、無視ステートがアクティブである）。
これらの信号は、ディセーブルされたクオリファイ・イ
ネーブル信号を介して無視され、この信号はＴＡ＊信
号，ＴＲＡ＊信号，ＴＥＡ信号および任意の他の終了信
号をディセーブルする。カウンタ５４がゼロに達する
と、ＳＡＳ＊信号はワンショット・パルス方式でアサー
トされ、ＳＡＳ＊は出力バッファ５６を介してプロセッ
サに対して外部から与えられる。ＳＡＳ＊がアサートさ
れると、ＴＡ＊，ＴＲＡ＊およびＴＥＡ＊信号のサンプ
リングが開始する。

【００８９】ＳＡＳ＊信号がアサートされると、クオリ
ファイ・イネーブル信号（ＱＥ）はアサートされ、ＱＴ
Ａ＊，ＱＴＥＡ＊および／またはＱＴＲＡ＊信号の少な
くとも１つがアサートされるまで、図１０に示すように
ＴＡ＊，ＴＥＡ＊およびＴＲＡ＊入力をクオリファイド
信号ＱＴＡ＊，ＱＴＲＡ＊およびＱＴＥＡ＊にクオリフ
ァイするためアサートされ続ける。

【００９０】図１１は、前述のＳＡＳ＊機能および無視
ステートのフロー図を示す。図１１の右側のボックスま
たはステップは、図１０のプロセッサ５１または図１の
主マスタ１０によって実行される。図１１の左側のボッ
クスまたはステップは、好ましくは代替マスタ，周辺デ
バイス，メモリなどの外部デバイスによって実行される
が、プロセッサ１８または主マスタ１０も、図示のよう
に、図１１の右側のステップを実行できる。

【００９１】図１１は、データ処理システム内のどこで
もリセットが生成されるステップ５８を示す。ステップ
６０において、リセットが検出され、レジスタ５０はデ
ータ・バスＤ［１５：０］からロードされる。ステップ
６２において、プロセッサ５１はバス・サイクルを開始
し、バス・サイクルの種類および実行されるデータ転送
に基づいて、レジスタ５０からの適切なカウントでカウ
ンタ５４をロードする。ステップ６４において、外部デ
バイスはバス・サイクルが開始することを検出する。ス
テップ６６において、カウンタ５４は各クロック・サイ
クル（すなわち、好ましくはクロック・サイクルの立ち
上がりエッジ）でデクリメントされ、カウントをゼロに
向けてデクリメントする。カウント値０に達すると、Ｓ
ＡＳ＊はプロセッサ５１によってアサートされ、終了肯
定応答信号（ＴＡ＊，ＴＲＡ＊，ＴＥＡ＊）をイネーブ
ルするために、ステップ６８において外部デバイスによ
ってＳＡＳ＊は検出できる。外部デバイスがバス・サイ
クルを終了する準備ができると、ステップ６８におい
て、ＴＡ＊，ＴＲＡ＊およびＴＥＡ＊信号の少なくとも
１つは外部デバイスによってアサートされる。ステップ
７０において、プロセッサ５１はＴＡ＊，ＴＲＡ＊およ
びＴＥＡ＊信号のサンプリングを開始し、転送終了信号
の１つがアサートされるのを待つ。バス・サイクルにバ
ースト・バス転送がある場合、ステップ７２および７４
は多数のアドレスおよび多数のデータ値を転送するため
に用いられ、ステップ６８と同様なステップ７６が外部
デバイスによって実行される。バス・サイクルのすべて
のデータが転送されると、バス・サイクルは終了する。

【００９２】以上、特定の実施例を参照して本発明につ
いて図説してきたが、更なる修正や改善が当業者に想起
される。例えば、ＣＬＡ＊信号は他のアドレスビットま
たは２以上または以下の数のアドレス・ビット（例え
ば、Ａ［０：１］，Ａ［２：４］，Ａ［２］など）を循
環ラップまたはインクリメントするように設計できる。
本明細書では、例えば、ロングワード・アドレスＡＦ２
４（１６進数）とＡＦ２８（１６進数）とが１ロングワ
ード値だけアドレス・ビット（すなわち、アドレス空
間）が異なるため、ＡＦ２４をＡＦ２８と比較すると
き、２つのアドレスはアドレス空間で隣接する。ＡＦ２
４とＡＦ２Ｂは、アドレス空間でこの２つのアドレスを
分ける２つ以上のロングワードがあるので、直接隣接し
ない。また、バス転送終了ビットだけでなく、マイクロ
プロセッサへの任意の入力に対しても無視ステートを利
用できる。よって、本発明は図示の特定の形態に限定さ
れず、特許請求の範囲は本発明の精神および範囲から逸
脱しないあらゆる修正を含むものとする。

【図面の簡単な説明】

【図１】本発明によるバス・プロトコルを構築するため
に用いられるシステムのブロック図である。

【図２】本発明による、ロングワード・アドレスがサイ
クルされないことを指示するために用いられるバス・プ
ロトコルのタイミング図である。

【図３】本発明による、ロングワード・アドレスがサイ
クルされることを指示するために用いられるバス・プロ
トコルのタイミング図である。

【図４】本発明による、バス所有権終了信号（ＴＲＡ
＊，ＴＡ＊，ＴＥＡ＊）のサンプリングが遅延され、こ
の遅延期間後にサンプリングが制御信号（ＳＡＳ＊）を
介して指示されるバス・プロトコルのタイミング図であ
る。

【図５】本発明による、バス所有権終了信号（ＴＲＡ
＊，ＴＡ＊，ＴＥＡ＊）のサンプリングが遅延され、そ
の後制御信号（ＳＡＳ＊）を介してイネーブルされるバ
ス・プロトコルのタイミング図である。

【図６】本発明による、サイクル・ロングワード・アド
レス（ＣＬＡ＊）機能，スタート肯定応答サンプリング
（ＳＡＳ＊）および肯定応答サンプリングにおける遅延
（すなわち、無視ステート）のタイミング図である。

【図７】図１〜図６のバス・プロトコルの利点のない従
来のバス・プロトコルのタイミング図である。

【図８】本発明による、データ処理システム内でサイク
ル・ロングワード・アドレス（ＣＬＡ＊）機能を提供す
るために用いられるシステムのブロック図である。

【図９】図８のデータ処理システムにおいてサイクル・
ロングワード・アドレス（ＣＬＡ＊）機能を実行するた
めの処理を示す状態フローチャートである。

【図１０】本発明による、データ処理システム内で開始
肯定応答終了サンプリング（ＳＡＳ＊）を与えるために
用いられるシステムのブロック図である。

【図１１】図１０のデータ処理システムにおいて開始肯
定応答終了サンプリング（ＳＡＳ＊）機能を実行するた
めの処理を示す状態フローチャートである。

【符号の説明】１０主マスタ１２代替マスタ１４バス・コントローラ／アービタ１６クロック発生器１８プロセッサ２０バス制御論理回路２２スレーブ・デバイス／代替マスタ／メモリ２４循環カウンタ２６出力バッファ２８入力バッファ３０入力バッファ５０内部レジスタ５１プロセッサ５２マルチプレクサ５４カウンタ

フロントページの続き (72)発明者ジェファーソン・エル・ゴキンゴアメリカ合衆国テキサス州オースチン、アルタ・ロマ・ドライブ4704 (72)発明者ジョン・ピー・ハンセンアメリカ合衆国テキサス州オースチン、オリンピック・オーバールック6204

Claims

【特許請求の範囲】

【請求項１】バースト・バス・サイクル中にデータ・
プロセッサ（１０）の外部アドレスを制御する方法にお
いて、データ・プロセッサとこのデータ・プロセッサに
対して外部の回路（（１２）または（１１））との間で
複数のデータ値が順次転送され、前記データ・プロセッ
サは前記データ・プロセッサに対して外部の前記回路に
よって生成された制御信号を受ける外部入力を有する方
法であって：（ａ）前記データ・プロセッサに結合された外部バスを
介して、前記データ・プロセッサに対して外部の基底ア
ドレスを与える段階であって、前記基底アドレスは、Ｎ
を２以上の有限整数として、Ｎビットを有する段階；（ｂ）前記外部入力に入力される第１被アサート制御信
号を、前記データ・プロセッサに対して外部の前記回路
を介して受ける段階；（ｃ）前記基底アドレスのＭビットのみを変更して別の
アドレスを生成する段階であって、この別のアドレスは
前記基底アドレスから導出され、前記基底アドレスとは
等しくなく、前記第１制御信号のアサートに応答して、
前記データ・プロセッサに対して内部の回路を介して生
成され、ＭはＮよりも小さいが０よりも大きい有限整数
である段階；および（ｄ）所定の回数だけ段階（ｂ）および（ｃ）を繰り返
す段階；によって構成されることを特徴とする方法。
【請求項２】バースト・バス・サイクル中にデータ・
プロセッサの外部アドレスを制御する方法において、デ
ータ・プロセッサとこのデータ・プロセッサに対して外
部の回路との間で複数のデータ値が順次転送され、前記
データ・プロセッサは前記データ・プロセッサに対して
外部の前記回路によって生成された制御信号を受ける外
部入力を有する方法であって：（ａ）前記データ・プロセッサに結合された外部バスを
介して、前記データ・プロセッサに対して外部の基底ア
ドレスを与える段階であって、前記基底アドレスは、Ｎ
を５以上の有限整数として、Ｎビットを有し、前記基底
アドレスは、最上位ビット桁Ａ［Ｎ−１］と最下位ビッ
ト桁Ａ［０］とを有する段階；（ｂ）前記基底アドレスに相当するメモリ番地からデー
タ値を読み出す段階であって、前記メモリ番地は前記デ
ータ・プロセッサに対して外部の前記回路内にある段
階；（ｃ）前記データ・プロセッサの外部入力に入力される
第１制御信号を、前記データ・プロセッサに対して外部
の前記回路を介してアサートする段階；（ｄ）前記基底アドレス内の少なくとも１つの既存のビ
ットをインクリメントして、新たな基底アドレスを生成
する段階であって、前記新たな基底アドレスは、前記基
底アドレスとは異なり、かつ前記基底アドレスを置換
し、前記新たな基底アドレスは、前記第１制御信号のア
サートに応答して、前記データ・プロセッサに対して内
部の回路によって生成される段階；および（ｅ）Ｍを２以上の有限整数として、Ｍ回だけ段階
（ｂ）ないし（ｄ）繰り返す段階；によって構成される
ことを特徴とする方法。
【請求項３】データ処理システム内のバスを制御する
バス・プロトコルを有するデータ処理システムであっ
て：制御信号を受ける入力を有する主マスタであって、
前記制御信号に応答して、前記バス上で与えられたＮビ
ット第１アドレスをＮビット第２アドレスまで循環的に
インクリメントし、ＭはＮより小さいものとして、前記
Ｎビット第１アドレスはＭビットだけ前記Ｎビット第２
アドレスと異なり、前記第２アドレスは、前記主マスタ
内で前記第１アドレスから前記主マスタによって直接導
出される主マスタ；前記バスによって前記主マスタに結
合されたスレーブ・デバイスであって、前記制御信号を
前記主マスタに与える出力を有し、前記制御信号は、バ
ースト・バス・サイクルで前記主マスタからアドレスを
受けることに応答して、前記スレーブ・デバイスによっ
てアサートされるスレーブ・デバイス；および前記主マ
スタに結合され、前記バスの所有権を決定するバス・ア
ービタ；によって構成されることを特徴とするデータ処
理システム。