JPH07182876A - 不揮発性メモリ装置 - Google Patents

Abstract

(57)【要約】 【目的】 安定に動作し、消費電力を低減できると共
に、高速動作し、製造プロセスへの依存度の低い不揮発
性メモリ装置を提供することを目的とする。 【構成】 ワード線ＷＬi,ＷＬi+1,…ＷＬi+3 と、複数
のビット線１２と、複数の仮想グランド線１３と、ワー
ド線１１に結合するゲート電極とビット線１２と仮想グ
ランド線１３に結合する電極を有するメモリセル１４が
ワード線ＷＬi,ＷＬi+1,…ＷＬi+3 と複数のビット線１
２との交差位置に配置されたメモリセル群と、仮想グラ
ング線１３の電位をグランドレベル及びバイアスレベル
の何れかに設定する電位可変手段と、読み出すべきメモ
リセルに関連した前記仮想グランド線を前記電位可変手
段によりグランドレベルに設定して、前記ビット線を介
して記憶情報を検知するセンス回路１８とを備え、メモ
リセルＭijを読み出す場合、その電極に接続される仮想
グランド線ＧＬj をグランドレベルとし、その他の仮想
グランド線の大多数を、バイアスレベルに設定した共通
バイアス電位線１９に接続してなる不揮発性メモリ装置
である。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、不揮発性メモリ装置に
関し、詳しくはメモリセルの情報を電位のばらつきなく
読み出しができると共に、消費電力を低減することがで
き、而も読み出し速度の向上等を図った不揮発性メモリ
装置に係るものである。

【０００２】

【従来の技術】以下、従来の不揮発性メモリ装置の一例
について図５を参照して説明する。同図では、メモリセ
ル群の連続性に鑑みて、説明上必要なメモリセル群のみ
を図示した。同図において、２１はＷＬi,ＷＬi+1 _, …
で示すワード線であり、２２はＢＬj,ＢＬj+1 …で示す
ビット線である。２４はＭij，Ｍij+1, Ｍi+1j…で示す
メモリセルであり、ワード線２１とビット線２２との交
差位置には、ソース、ドレイン及びゲート電極を有する
メモリトランジスタを少なくとも１個を内蔵するメモリ
セルが配置されている。

【０００３】メモリセル２４はマトリックス状に配列さ
れ、それぞれメモリセルのゲート電極はその列毎にワー
ド線２１に結合され、残る２つの電極は行毎にビット線
２２とＧＬj ，ＧＬj+1,…で示す仮想グランド線２３に
結合される。各ビット線２２は、バイアス用負荷トラン
ジスタ２５を介して定電圧回路からなるプルアップ回路
２６に接続して高電位レベルに設定し、選択信号Ｙj,Ｙ
j+1,…により制御されるスイッチ素子２７ａを介して最
終的にＳＡj _, ＳＡj+1,…で示すセンス回路２８に結合
される。尚、センス回路の数は、ビット線の数だけあっ
ても良いし、複数本のビット線当たり１個のセンス回路
に接続して、ビット線からの信号をマルチプレクサを介
して検知する方法であってもよい。

【０００４】次に、従来の不揮発性メモリ装置の動作に
ついて説明する。バイアス用負荷トランジスタ２５は、
そのゲート電極が基準電圧源３１に接続されているた
め、常に開（オン）状態にある。仮想グランド線２３
は、それに接続され、選択信号Ｙｊにより開閉するスイ
ッチ素子２７b を介してバイアスレベル又はグランドレ
ベルに設定する。仮想グランド線２３をいずれの電位レ
ベルに設定するかは、制御信号Ｓ及びその反転信号であ
る制御信号Ｓ＊により決定される。例えば、制御信号
Ｓ，Ｓ＊に応じたスイッチ素子Ｓ₁ ，Ｓ₂ ，Ｓ*₁，Ｓ*₂
の開閉動作によって、仮想グランド線ＧＬj が結合する
電位線２９がグランドレベル又はバイアスレベルに設定
されている場合、その隣の仮想グランド線ＧＬj+1 がス
イッチ素子２７ｂを介して結合された電位線３０は、バ
イアスレベル又はグランドレベルにそれぞれ択一的に設
定される。尚、仮想グランド線２３の他端は、通常、動
作速度を早めるために開放されている。

【０００５】プログラムされたメモリセル群からのデー
タの読み出しは、各メモリセルのメモリトランジスタに
ついてビット線と仮想グランド線との間の導通状態をセ
ンス回路で検知することによって行われる。即ち、仮
に、マトリックス状に配列されたメモリセルの選択対象
であるメモリセルＭijのゲートをオンにすべくワード線
ＷＬi を選択し、そのメモリセルのソース、ドレインの
２電極がそれぞれ接続されるビット線２２及び仮想グラ
ンド線２３にそれぞれ接続されるスイッチ素子２７ａ，
２７ｂを、信号Ｙj を印加することにより選択してオン
にする。

【０００６】このとき、もしメモリセルＭijのソース・
ドレイン間が導通状態であり、メモリセルＭijとビット
線ＢＬj との接続端子の電位がグランドレベルに設定さ
れているとすると、センス回路２８はメモリセルＭijの
導通状態を検知し得る。逆に、メモリセルＭijがソース
・ドレイン間で非導通状態であるならば、メモリセルＭ
ijとビット線ＢＬj との接続端子の電位がグランドレベ
ルであったとしても、センス回路２８はメモリセルＭij
の非導通状態を検知する。

【０００７】また、メモリセルＭijの隣のメモリセルＭ
ij+1を読み出す場合は、制御信号Ｓ及びＳ＊を切り替え
ることによって、今度は仮想グランド線ＧＬj+1 をグラ
ンドレベルに設定し、上記と同様な操作すれば良い。か
くしてワード線ＷＬi の選択並びに制御信号Ｓ及びＳ＊
の切り替え操作により、メモリセルＭij，Ｍij+1のデー
タを読み出すことができる。このような操作を繰り返す
ことによって、メモリセル群に蓄積されたプログラム情
報を、任意に、連続的に読み出すことができる。尚、以
上は、メモリセルが２値メモリであるものとして説明し
たが、多値メモリの場合であっても読み出し動作原理は
基本的に変わらない。

【０００８】

【発明が解決しようとする課題】しかしながら、図５に
示した従来の不揮発性メモリ装置では、以下に示すよう
な問題点がある。第１に、共通電位線２９，３０には、
メモリセルＭijからの読み出しを行う場合、１本の仮想
グランド線ＧＬj …における基板とメタル間等の寄生容
量、スイッチ素子Ｓg1，Ｓ1 ，Ｓ2 ，Ｓ*1，Ｓ*2の拡散
容量及び共通電位線２９，３０自身の寄生容量により、
並列的に等価容量Ｃ１，Ｃ２がそれぞれ発生する。その
結果、共通電位線２９，３０の電位をそれぞれバイアス
レベルからグランドレベルへ或いはグランドレベルから
バイアスレベルに切り換えることでメモリ情報の読み出
しを行う際、共通電位線２９，３０自体の充放電が遅く
なると共に、仮想グランド線２３へのチャージも遅くな
り、ひいてはメモリ装置の高速化の妨げとなる。そし
て、読み出す度等価容量Ｃ１，Ｃ２等に充電されるの
で、消費電力も増加する欠点がある。

【０００９】第２に、センス回路２８として電流検出型
を用いるのが普通であるが、このタイプのセンス回路に
は、負帰還回路系を含むのが常である。斯る回路系を含
む場合、等価容量の存在により、仮想グランド線２３を
バイアス電圧源２０′によって、急速にバイアスレベル
にチャージしようとし、オーバーシュート現象が発生
し、電位が直ちにバイアスレベルにならずにばらつきが
生じて不揮発性メモリ装置の安定性を害し、且つバイア
スレベルが安定するまでの時間が掛かり過ぎ、データの
読み出しに悪影響を及ぼす等の問題が発生する欠点があ
る。特に、寄生容量の問題や負帰還回路系の特性による
問題は、不揮発性メモリ装置の製造プロセスによっても
変動するために、製品の歩留りや製造コスト並びに品質
上も重要な問題点である。

【００１０】第３に、従来のバイアス電圧源２０′は、
高速駆動のために急速な充電が必要であったため、その
バイアス発生回路の回路規模が大きく、しかも複雑にな
らざるを得ず、その結果として消費電力が大きくなる要
因となっていた。本発明は、上記のような問題点に鑑み
なされたものであり、安定に動作し、消費電力を低減で
きると共に、高速に動作し、製造プロセスへの依存度の
低い不揮発性メモリ装置を提供することを目的とする。

【００１１】

【課題を解決するための手段】上記の目的を達成するた
めに、本発明の第１の不揮発性メモリ装置は、複数のワ
ード線と、複数のビット線と、複数の仮想グランド線
と、前記ワード線に結合する制御電極と前記ビット線及
び前記仮想グランド線に結合する２つの電極とを有する
メモリセルが、前記ワード線と前記ビット線との交差位
置に配置されてなるメモリセル群と、前記仮想グランド
線の電位を少なくともグランドレベルもしくはバイアス
レベルに設定可能な電位可変手段と、前記電位可変手段
によりバイアスレベルに設定される前記仮想グランド線
が電気的に結合する共通バイアス電位線と、読み出すべ
きメモリセルに関連した前記仮想グランド線が前記電位
可変手段によりグランドレベルに設定さたとき、前記メ
モリセルが有する記録情報を前記ビット線を介して検知
するセンス回路と、を有することを特徴とするものであ
る。

【００１２】又、前記第１の不揮発性メモリ装置に於い
て、前記電位可変手段によりグランドレベルに設定され
る前記仮想グランド線よりも多くの仮想グランド線がバ
イアスレベルに設定されることを特徴とする第２の不揮
発性メモリ装置である。又、前記第１の不揮発性メモリ
装置に於いて、前記電位可変手段によりバイアスレベル
に設定される仮想グランド線の数ｎが、Ｖbias×１／ｎ
≦ΔＶBL（但し、Ｖbiasはバイアスレベル、ΔＶBLはメ
モリセルからデータを読み出す際の電位変動）を満たす
ものであることを特徴とする第３の不揮発性メモリ装置
である。又、前記第１と第２の不揮発性メモリ装置に於
いて、前記仮想グランド線の一端が開放されていること
を特徴とする第４の不揮発性メモリ装置である。又、前
記第１と第２の不揮発性メモリ装置に於いて、前記仮想
グラウンド線の各々に対して、前記電位可変手段を少な
くとも一つ設けたことを特徴とする第５の不揮発性メモ
リ装置である。更に、前記第１乃至第５の不揮発性メモ
リ装置に於いて、前記電位可変手段が前記仮想グランド
線に接続された第１と第２のスイッチ素子と、該第１ス
イッチ素子と該第２のスイッチ素子の何れかを選択する
為のインバータ回路を備えることによって、前記仮想グ
ランド線をグランドレベル又は所定の電位に設定するこ
とを特徴とする第６の不揮発性メモリ装置である。及
び、前記第１乃至第５の不揮発性メモリ装置に於いて、
前記電位可変手段が前記仮想グランド線に接続された第
１と第２のスイッチ素子と、奇数番又は偶数番の前記第
２のスイッチ素子を選択し得る第１と第２の選択信号線
とを備えることにより、前記仮想グランド線を前記第１
のスイッチ素子の動作によってグランドレベル又は前記
仮想グランド線を該第２のスイッチ素子の動作によって
所定の電位に設定することを特徴とする第７の不揮発性
メモリ装置も本発明の意図する態様である。

【００１３】

【作用】本発明の不揮発性メモリ装置では、仮想グラン
ド線を電位可変手段によって、グランドレベル及びバイ
アスレベルのいずれかに設定するようになされており、
仮想グランド線を共通バイアス電位線に多く結合して、
仮想グランド線の寄生容量やスイッチ素子内のトランジ
スタの拡散容量により、共通バイアス電位線に総等価容
量を大きく設定したものである。而も、仮想グラウンド
線の電位がバイアスレベルからグランドレベルへと電位
の切り換え動作に伴う共通バイアス電位線の「充放電現
象」がないので、仮想グランド線のチャージの際、共通
バイアス電位線のバイアスレベルのばらつきがないか、
あっても非常に小さく、安定化しており、安定な読み出
し動作ができる。

【００１４】又、仮想グラウンド線は、バイアスレベル
からグランドレベルへと電位の切り換え動作に伴う充放
電現象がなく、高速動作が可能であり、バイアス電圧源
のバイアス発生回路は高速な充電を必要としないので、
回路を比較的簡素化することができ、消費電力を少なく
できる。又、総等価容量は、製造プロセスによる配線の
寄生容量やトランジスタの拡散容量のばらつきが問題に
ならない程大きく、不揮発性メモリ装置の性能の、その
製造プロセスへの依存度が小さくなる。即ち、製造プロ
セス条件が若干偏倚しても製造されるメモリ製品の性能
にばらつきが少なく、性能の劣化の程度も小さい。

【００１５】

【実施例】以下、本発明の不揮発性メモリ装置の一実施
例について図１に基づいて説明する。斯る不揮発性メモ
リ装置は、所謂ＮＯＲ型のマスクＲＯＭであり、これを
一実施例として説明する。同図に於いて、マトリックス
状に配列されたメモリセル群は、図５と同様にその一部
みが図示されている。１１はＷＬi,ＷＬi+1 _, …で示す
ワード線、１２はＢＬj,ＢＬj+1 …で示すビット線であ
る。ワード線１１とビット線１２との交差位置には、ソ
ース、ドレイン及びゲートの電極を有するメモリトラン
ジスタを少なくとも１個内蔵するメモリセル１４が配置
されている。無論、マトリックス状に配列されたメモリ
セルは、図２に示すように、１メモリセルが互いに並列
に結合した２つのトランジスタが構成されていても構わ
ない。図２では、仮想グランド線ＧＬj とＧＬj+1 及び
ワード線ＷＬi とＷＬi+1 に囲まれた位置に４つのメモ
リセルが形成されている。

【００１６】メモリセル１４は、Ｍij，Ｍij+1，Ｍi+1
j，Ｍi+1j+1に図示されるようにマトリックス状に配列
されており、それらのゲートは、その列方向毎にワード
線１１とそれぞれ結合され、残る２つの電極は行方向毎
にＢＬj,ＢＬj+1 …で示すビット線１２とＧＬj ，ＧＬ
j+1 …で示す仮想グランド線１３に結合される。各ビッ
ト線１２は、バイアス用負荷トランジスタ１５を介して
定電圧回路からなるプルアップ回路１６に接続されてい
る。

【００１７】又、仮想グランド線１３の一端は開放され
ており、メモリセル１４のトランジスタのソース電位が
短時間にグランドレベルまで電位が低下するようになさ
れている。各ビット線１２は、高電位レベルに設定さ
れ、選択信号Ｙj,Ｙj+1 …により開閉するスイッチ素子
Ｓbj, Ｓbj+1…を介して最終的にＳＡj,ＳＡj+1 …で示
す電流検出型のセンス回路１８に結合される。スイッチ
素子Ｓggj とＳbgj のゲートには、それぞれインバータ
回路１７の入出力端子が接続され、スイッチ素子Ｓggj
とＳbjのゲートは共通接続されている。スイッチ素子Ｓ
ggj ，Ｓggj+1 …のソースはグランドに接続されてい
る。バイアス用負荷トランジスタ１５は、そのゲート電
極が基準電圧源４１に接続されているため、常に開（オ
ン）状態にある。仮想グランド線１３は、選択信号Ｙj,
Ｙj+1,Ｙj+2 …により開閉するスイッチ素子Ｓggj,Ｓbg
j,Ｓggj+1,Ｓbgj+1 …を介してバイアスレベル又はグラ
ンドレベルに択一的に設定される。尚、バイアスレベル
はセンスレベル（センス回路につながるビット線の電
位）と同一になるように設定する。

【００１８】以下、図１の実施例の動作について説明す
る。仮想グランド線１３は、選択信号Ｙj ，Ｙj+1 によ
り開閉するスイッチ素子Ｓggj ，Ｓbgj ，Ｓggj+1 ，Ｓ
bgj+1 を介してバイアスレベル又はグランドレベルに設
定される。スイッチ素子Ｓggj は選択信号Ｙj に応じて
動作する。スイッチ素子Ｓbgj は、インバータ回路１７
を介して選択信号Ｙj の反転した選択信号が入力される
ので、スイッチ素子Ｓggｊとは反転した動作をする。ス
イッチ素子Ｓggj+1 ，Ｓbgj+1 と選択信号Ｙj+1 との動
作も同様である。この結果、仮想グランド線１３は、ス
イッチ素子Ｓggj ，Ｓggj+1 …或いはＳbgj,Ｓbgj+1 …
を介して択一的にグランドレベル又はバイアスレベルに
設定される。

【００１９】プログラムされたメモリセル群からデータ
を読み出すには、選択対象である任意のメモリセルＭij
のゲートをオン状態にすべくワード線ＷＬi を選択し、
そのメモリセルのソース、ドレインの２電極が接続する
ビット線ＢＬj 及び仮想グランド線ＧＬj の各スイッチ
素子Ｓbj，Ｓggj,Ｓbgj を、選択信号Ｙj により選択し
てオン状態とする。このとき、もしメモリセルＭijがソ
ース・ドレイン間で導通するのならば、メモリセルＭij
とビット線１２との接続端子の電位がグランドレベルの
とき、センス回路ＳＡj はメモリセルＭijの導通状態を
検知し得る。逆に、もしメモリセルＭijがソース・ドレ
イン間で非導通状態ならば、メモリセルＭijとビット線
ＢＬj との接続端子の電位がグランドレベルであたとし
ても、センス回路ＳＡj+1 はメモリセルＭijの導通状態
を検知し得ない。

【００２０】又、メモリセルＭijの隣のメモリセルＭij
+1を読み出す場合には、スイッチ素子Ｓb*j+1 ，Ｓggj+
1 を、選択信号Ｙj+1 により選択してオン状態に設定す
る。メモリセルＭij+1がソース・ドレイン間で導通状態
であり、メモリセルＭij+1とビット線ＢＬj との接続端
子の電位がグランドレベルのときは、センス回路１８
（ＳＡj ）はメモリセルＭij+1の導通状態を検知し得
る。もしメモリセルＭij+1がソース・ドレイン間で非導
通状態であれば、メモリセルＭij+1とビット線ＢＬj と
の接続端子の電位がグランドレベルであっても、センス
回路１８（ＳＡj ）はメモリセルＭij+1の導通性を検知
し得ない。更に、メモリセルＭi+1j，Ｍi+1j+1の読み出
しの場合は、ワード線ＷＬi+1 を選択する点が違うだけ
であって、メモリセルＭij，Ｍij+1の場合と同様な操作
で読み出しを行うことができるので、その説明は省略す
る。

【００２１】本発明の不揮発性メモリ装置では、例え
ば、読み出し対象がメモリセルＭijであるならば、その
電極に接続される仮想グランド線ＧＬj がグランドレベ
ルに設定され、その他の仮想グランド線（ＧＬj+1,ＧＬ
j+2 …）は、総て又は非常に多くがバイアスレベルに設
定した共通バイアス電位線１９に接続される。従って、
仮想グランド線の寄生容量、スイッチ素子であるトラン
ジスタの拡散容量及び共通バイアス電位線の寄生容量等
による総等価容量Ｃ３は、図５に示した従来例の不揮発
性メモリ装置の等価容量Ｃ１又はＣ２よりも遥かに大き
なものとなる。

【００２２】図５の従来例と本発明とを比較するなら
ば、メモリ容量（キロバイト乃至はメガバイト以上のオ
ーダー）やメモリマトリックス構成が同じであるとする
と、一つのメモリセルの情報の読み出し時における共通
バイアス電位線に結合される仮想グランド線の数は、従
来例では１本だけであったのに対し、本発明ではグラン
ドレベルに設定されない残りの総ての仮想グランド線１
３が共通バイアス電位線１９に接続されることになり、
圧倒的に本発明の方が多いことが分かる。即ち、総等価
容量Ｃ３の値は、従来例で示した等価容量Ｃ１又はＣ２
の値よりも遥かに大きいものとなる。

【００２３】従って、本発明の不揮発性メモリ装置で
は、共通バイアス線１９に並列に大きな総等価容量Ｃ３
を有する為に、仮想グランド線１３のチャージの際、共
通バイアス線１９のバイアスレベルのばらつきが発生し
ないか、発生したとしても非常に小さいことを意味し、
その為に、メモリセルからのデータの安定な読み出し動
作が達成される得る。又、総等価容量Ｃ３は、製造プロ
セスによる配線の寄生容量やトランジスタの拡散容量の
ばらつきが問題にならない程大きな値であり、メモリ装
置の性能の製造プロセスへの依存度が少なく、従って、
拡散容量等のばらつきによる品質のばらつきの少ない歩
留りのよい不揮発性メモリ装置とすることができる。

【００２４】しかも、共通バイアス電位線１９は、総等
価容量Ｃ３によって安定したバイアス電位に設定されて
おり、従来のようにバイアスレベルからグランドレベル
に電位が切り換わり際に発生する充放電現象がないの
で、その総等価容量の充放電によってメモリセルの読み
出し動作が遅れるという問題が発生しないと共に、充放
電による消費電力を少なくすることができる。又、セン
ス回路として電流検出型を用いると、共通バイアス電位
線は電源投入時にのみチャージされるのみなので、若干
のオーバーシュートは認められる。しかし、そのオーバ
シュートはセットアップ時間内で安定するので、高速動
作に支障をきたすことがない。又、バイアス電圧源にお
けるバイアス発生回路は当然高速な充電を必要とせず、
回路を比較的簡素化、及び小規模なものでよい。従っ
て、消費電力を少なくすることができる。

【００２５】次に、本発明の不揮発性メモリ装置の他の
実施例について図３に基づき説明する。同図の不揮発性
メモリ装置もＮＯＲ型のマスクＲＯＭである。同図に於
いて、メモリセル５４は、トランジスタ５４ａ，５４ｂ
からなり、マトリックス状に配列されたアレイ構造とな
っている。図では一行のメモリセルの一部が（Ｍaij,Ｍ
bij),(Ｍaij+1,Ｍbij+1)…、（ＭBij,ＭAij),(ＭBij+1,
ＭAij+1)…として図示されている。メモリセル５４が一
対となった（Ｍaij,Ｍbij)（ＭBij,ＭAij)，（Ｍaij+1,
Ｍbij+1)（ＭBij+1,ＭAij+1)，…は、ワード線（ＷＬi
…ＷＬi+n)５１とビット線（ＢＬj,ＢＬj+1 …）５２と
の交差位置に対称に配置されている。メモリセル５４の
アレイ構造は、複数のサブアレイに分けられており、各
サブアレイは、ブロック選択信号ＢＳによってブロック
選択用トランジスタ５５を介して動作・非動作の選択が
なされる。

【００２６】メモリセル５４の各トランジスタ５４ａ，
５４ｂのゲート電極は、ワード線（ＷＬi …ＷＬi+n)５
１にそれぞれ接続され、これらのトランジスタの互いに
共通接続された電極は、中間線（ＭＬj,ＭＬj+1 …、Ｍ
Ｒj,ＭＲj+1 …）６４にそれぞれ接続される。トランジ
スタ５４ａの他の一つの電極は、二次仮想グランド線
（ＧＬ*j, ＧＬ*j+1…）５３ａにそれぞれ接続され、ト
ランジスタ５４ｂの他の一つ電極は、二次ビット線（Ｂ
Ｌ*j, ＢＬ*j+1…）５２ａにそれぞれ接続される。二次
仮想グランド線（ＧＬ*j, ＧＬ*j+1…）５３ａは、ブロ
ック選択用トランジスタ５５及び接続部５３ｂを介して
仮想グランド線（ＧＬj,ＧＬj+1 …）５３に接続され、
二次ビット線（ＢＬ*j, ＢＬ*j+1…）５２ａは、ブロッ
ク選択用トランジスタ５５及び接続部５２ｂを介してビ
ット線（ＢＬj,ＢＬj+1 …）５２に接続され、定電圧源
からなるプルアップ回路５６にそれぞれ接続され、例え
ば５Ｖの電位に維持される。尚、仮想グランド線５３と
二次仮想グランド線５３ａの一端は、電圧源に接続され
る場合もあり得るが、メモリセルのトランジスタのソー
ス電位が短時間にグランドレベルにまで落ちるようにす
る為に開放端とするとよい。

【００２７】中間線（ＭＬj,ＭＬj+1 …）６４は、トラ
ンジスタ５９ａと５９ｂからなるセル選択素子５９を介
して二次仮想グランド線５３ａと二次ビット線５２ａに
それぞれ接続される。トランジスタ５９ａと５９ｂのス
イッチ電極（ゲート電極）は、それぞれセル選択線６３
ａ，６３ｂに接続される。各ビット線（ＢＬj,ＢＬj+1
…）５２は、それぞれプルアップ回路５６によって接続
されて高電位に設定され、選択信号（Ｙj,Ｙj+1 …）に
よって開閉するスイッチ素子（Ｓbj，Ｓbj+1…，Ｓb*j
，Ｓb*j+1 …）を介して最終的に電流検出型のセンサ
回路（ＳＡj,ＳＡj+1 …）５８にそれぞれ接続される。
仮想グランド線（ＧＬj,ＧＬj+1 …）５３は、選択信号
（Ｙj,Ｙj+1 …）,(ＹＬ，ＹＲ）によって開閉するスイ
ッチ素子（Ｓggj,Ｓggj+1 …、Ｓbgj,Ｓbgj+1 …）,(Ｓ
bj, Ｓbj+1…、Ｓb*j,Ｓb*j+1 …）を介してバイアスレ
ベル、グランドレベル、又は何れかの電位レベルにも設
定されないオープン状態に設定される。尚、あるワード
線が選択されている時の仮想グランド線５３、例えばワ
ード線ＷＬi が選択されている時のＧＬj をオープン状
態にすると、ＧＬj を中心にした左右４つ（合計８個）
のメモリ（Ｍaij,Ｍbij,ＭAij,ＭBij,Ｍaij-1,Ｍbij-1,
ＭAij-1,ＭBij-1 ）の情報を読み出さない状態になる。
仮想グランド線５３が、スイッチ素子Ｓggn,Ｓbgn によ
りバイアスレベルに設定されている場合、仮想グランド
線５３は共通バイアス電位線６２に接続されている。こ
の共通バイアス電位線６２はバイアス電圧源６０によっ
て設定される電位に維持される。

【００２８】以下、本発明の不揮発性メモリ装置の動作
について図３に基づいて説明する。仮想グランド線５３
は、選択信号（Ｙj,ＹＬ，ＹＲ）により、開閉するスイ
ッチ素子（Ｓggj,Ｓbgj 、Ｓggj+1,Ｓbgj+1 、Ｓggj+2,
Ｓbgj+2 ) を介してバイアスレベル又はグランドレベル
に設定される。スイッチ素子Ｓbjは、スイッチ素子Ｓgg
j と共に選択信号Ｙj に応じて動作する。因に、これら
のスイッチ素子は、図１の実施例とは異なり、反転素子
を用いた動作ではない。以上のような動作結果として、
二次グランド線５３ａは、バイアスレベル又はグランド
レベルに準じた電位に選択的に設定される。又、二次ビ
ット線５２ａは、プルアップ回路５６で規定される電位
に維持されながら選択的にセンス回路５８に電気的に結
合する。選択信号ＹＲは、選択信号線５７ａを介してス
イッチ素子Ｓbgj+1 …のゲート電極に印加され、選択信
号ＹＬは、選択信号線５７ｂを介してスイッチ素子Ｓbg
j,Ｓbgj+2 …のゲート電極に印加される。

【００２９】次に、プログラムされたメモリセル群から
データを読み出す場合について説明する。先ず、メモリ
セルＭaij からの情報を読み出すものと仮定する。セル
選択線６３ａを介してセル選択信号ＳＲをセル選択素子
５９ａに印加してオフにし、且つセル選択線６３ｂを介
してセル選択信号ＳＬをセル選択素子５９ｂに印加して
オンにする。ワード線ＷＬi を選択してメモリセルＭai
j のゲート電極に信号を印加してオンにする。選択信号
Ｙj をスイッチ素子Ｓggj のゲート電極に印加してオン
にし、仮想グランド線ＧＬj をグランドレベルにして二
次仮想グランド線ＧＬ*jもグランドレベルに設定され
る。すると、中間線ＭＬj の電位は、二次ビット線ＢＬ
*jとビット線ＢＬj の電位と略等しい電位に設定される
ので、メモリセルＭaij のソース・ドレイン電極間には
電位差が生じる。選択信号Ｙj をスイッチ素子Ｓggj の
ゲート電極に印加してスイッチ素子Ｓggj がオンの時
は、スイッチ素子Ｓbjのゲート電極にも選択信号Ｙj が
印加されてオンになる。従って、メモリセルＭaij のソ
ース・ドレイン電極間電位差は、このメモリセルＭaij
の導通状態に応じて、センス回路（ＳＡj ）５８により
検知される。しかし、他方のメモリセルＭbij は、その
ソース・ドレイン電極間には電位差が生じていないか、
又は極めて小さいので、メモリセルＭbij の情報が読み
出されることはない。逆に、メモリセルＭbij の情報を
読み出す為には、セル選択線６３ｂを介してセル選択信
号ＳＬをセル選択素子５９b に印加してオフにし、且つ
セル選択線６３ａを介してセル選択信号ＳＲをセル選択
素子５９ａに印加してオンにし、他の条件は、メモリセ
ルＭaij の読み出しと同様な操作を行えばよい。

【００３０】選択信号Ｙj によりスイッチ素子Ｓggj を
オフにして仮想グランド線（ＧＬj）５３をバイアスレ
ベルにすると、二次仮想グランド線５３ａもバイアスレ
ベルになり、セル選択をどのように行っても、メモリセ
ル（Ｍaij)５４のソース・ドレイン間には、センス回路
５８が検出できる程の電流を生じるだけの電位差は生じ
ない。従って、この場合には、メモリセル（Ｍaij)５４
の読み出しは行われないことになる。無論、選択信号Ｙ
j をスイッチ素子Ｓbjのゲート電極に印加してオンにし
ている場合は、少なくとも選択信号Ｙj+1 でスイッチ素
子Ｓbj+1をオンすることはしない。即ち、メモリセルＭ
Bij,ＭAij の情報も同一のセンス回路ＳＡj で同時に読
み出すことにより、誤動作を起こすからである。従っ
て、仮に、選択信号（Ｙj+1 ）がハイレベル又はローレ
ベルに設定する場合は、それに対応して選択信号（Ｙj,
Ｙj+2 ）がローレベル又はハイレベルになるように設定
する。又、選択信号Ｙj をハイレベルに設定し、仮想グ
ランド線ＧＬj をグランドレベルにする場合には、選択
信号ＹＬを同時にハイレベルにすると、共通バイアス電
位線６２が接地されることになり、読み出し不能にな
る。

【００３１】従って、選択信号Ｙj をハイレベルにする
場合には、常に、選択信号ＹＬはローレベルになるよう
に設定する。更に、選択信号Ｙj をハイレベルにしてセ
ンス回路ＳＡj でメモリセルＭaij,Ｍbij の情報を検知
する場合には、メモリセルＭBij,ＭAij の情報を検知し
ないように、仮想グランド線ＧＬj+1 を確実にバイアス
レベルにする必要がある。この場合、選択信号ＹＲをハ
イレベルにしてスイッチ素子Ｓbgj+1 をオンにする。こ
のようにして、或る選択信号（Ｙj,Ｙj+1 …）により、
メモリセル情報を検知する場合には、選択信号ＹＲ，Ｙ
Ｌとは互いに反対の電位レベルにすることになる。一
方、２行第１例のメモリセルＭai+1j 或いはＭbi+1j
（図示なし）を読み出す場合は、ワード線ＷＬi+1 を選
択する点が異なるが、上記の方法で読み出せることは言
うまでもない。無論、メモリセルＭBij,ＭAij の読み出
しには、選択信号Ｙj+1 を選択する点が異なるだけで、
後は先に説明したメモリセルＭaij,Ｍbij と同じであ
る。

【００３２】上記の動作においては、読み出し対象であ
るメモリセルに関する仮想グランド線をグランドレベル
に設定する。しかし、その他の仮想グランド線は、総て
共通バイアス電位線６２に接続されてバイアス電圧源６
０で規定されるバイアスレベルになるとは限らない。即
ち、スイッチ素子（Ｓggj,Ｓggj+1,…）と（Ｓbgj,Ｓbg
j+1,…）が共にオフとなり、上記他の仮想グランド線が
オープン状態に設定される場合もあり得るからである。
この為、共通バイアス電位線６２に発生する等価容量Ｃ
３は、図５で示した従来例の等価容量Ｃ１又はＣ２より
大きくなるが、図１の実施例よりは小さな値となる。し
かし、図３の実施例においても共通バイアス電位線６２
と結合する仮想グランド線の数は従来例より遙かに多く
なり、総等価容量Ｃ３は従来よりも遙に大きい。

【００３３】即ち、図１の実施例と同様に、仮想グラン
ド線が接続される共通バイアス電位線に大きな総等価容
量Ｃ３が発生する。即ち、共通バイアス電位線のバイア
スレベルのばらつきがないか、あっても非常に小さいの
で、メモリセルからの安定な読み出し動作が実現でき
る。又、その性能が製造プロセスへの依存度が少なく、
品質上もばらつきの少ない製品となる。而も、共通バイ
アス電位線の等価容量による充放電が遅れることもな
く、高速動作が達成され、その都度充電する必要がなく
なるので、消費電力を少なくすることができる。又、セ
ンス回路として電流検出型を用いることにより、共通バ
イアス電位線は、電源投入時にのみ充電されるだけであ
るので、高速動作に支障を与えない。

【００３４】上述のように、本発明の不揮発性メモリ装
置に於けるマトリック状に配列されたメモリセル群が、
メモリセルが一個のメモリセルで形成された実施例に限
定することなく、図２に示すように複数個で形成しても
よく、又、メモリが２値メモリである必要もなく、多値
メモリの場合であっても同様に実施し得ることは明らか
である。又、仮想グランド線が結合される共通バイアス
電位線に発生する等価容量の値が、本発明が意図する作
用効果を奏する程の大きな値となるものであるならば、
複数本の共通バイアス電位線に複数ブロックに属する仮
想グランド線がそれぞれ結合する場合であっも、本発明
の技術的思想を逸脱するものではない。又、本発明の不
揮発性メモリ装置は、上記実施例に掲げたマスクＲＯＭ
に限定されず、ＥＰＲＯＭを始めとするプログラマブル
な不揮発性メモリ装置であっても構わない。

【００３５】ここで、仮想グラウンド線の総数が、一度
にグラウンドレベルになる仮想グラウンド線の数のｎ倍
であるとすると、グラウンドレベルの仮想グランド線を
バイアス電位Ｖbiasにチャージする結果、バイアス電位
Ｖbissは、Ｖbiss×（１／ｎ）だけ低下する。但し、共
通バイアス線の寄生容量は無視する。そして、データを
読み出す際のビット線の電位変動ΔＶBL（＝ＶBLｈ−Ｖ
BL１、ここでＶBLｈはこのビット線の電位変動の最高
値、ＶBL１はその最小値を意味する。）を１００ｍＶと
するとき、バイアス電位Ｖbiasの変動幅ΔＶbiasが１０
０ｍＶ以内であればセンシングが良好に行われることが
経験的に知られている。従って、Ｖbias＝１．５Ｖとす
ると、１．５×（１／ｎ）≦０．１、即ち、ｎ≧１５で
ある場合にセンシングが良好であると結論される。ここ
で、本発明に係る不揮発性メモリ装置の一態様において
は、データの読み出し時に十分多くの仮想グラウンド線
が電位可変手段によりバイアス電位に設定される。上記
の説明に基づけば、この態様における「十分多くの」と
は、Ｖbiss×（１／ｎ）≦ΔＶBLを満たすｎの数を意味
するものである。

【００３６】又、本発明の実施例では、高速動作を可能
にするには、電流検出型のセンス回路を用いるのが好適
であるが、電圧検出型等のセンス回路を用いてもよいこ
とは言うまでもない。更に、上記図１及び図３の実施例
では、各ビット線ＢＬj に一つのセンス回路が直接結合
しているが、周知のように、センス回路の数をビット線
の数に対して相対的に減らすことを可能である。例え
ば、図３の破線で囲まれた領域Ｚを図４の示す領域Ｚ１
で置換して、センス回路の数を僅か二つ（ＳＡ１，ＳＡ
２）にすることができる。図４に基づいて、本発明に係
る不揮発性メモリ装置の他の実施例の要部を説明する。
図４に於いて、節Ｎ_K （K=1,2,…j,j+1 …）は図３にお
けるそれに対応している。節Ｎ_K はメモリ装置の読み出
し動作時においてスイッチ素子Ｓbk又はＳb*k+1 を介し
てビット線ＢＬ_K と接続する。そして、節Ｎp （p=1,3,
5 …、Ｎj,Ｎj+2,Ｎj+4 …）は共通のデータ線ＤＬ1 に
接続し、節Ｎp+1 は共通のデータ線ＤＬ2 に接続してい
る。各データ線はそれぞれに共通なセンス回路５８（Ｓ
Ａ1 _, ＳＡ2 ）に接続されている。この為、今、選択信
号Ｙj+1 が選択された場合には、節Ｎj からの信号がセ
ンス回路ＳＡ1 により検出され、節Ｎj+1 からの信号が
センス回路ＳＡ2 により検知される。又、選択信号Ｙj+
2 が選択された場合には、節Ｎj+1 からの信号がセンス
回路ＳＡ2 により検知され、節Ｎj+2 からの信号がセン
ス回路ＳＡ１により検知される。かくして、図３に示す
メモリブロック内の情報は、ＳＡ1 とＳＡ2 の二つのセ
ンス回路５８で読み出すことが可能である。

【００３７】

【発明の効果】以上のように、本発明の不揮発性メモリ
装置によれば、メモリ情報の読み出しの際に、グランド
レベルに設定されない多くの仮想グランド線が、共通の
バイアス電位線に電気的に結合され、この共通バイアス
電位線に製造プロセスに依存する配線の寄生容量やトラ
ンジスタの拡散容量のばらつきが問題にならない程大き
な等価容量を生ずる。従って、仮想グランド線へのチャ
ージの際、共通バイアス電位線のバイアスレベルのばら
つきがないか、あっても非常に小さく、非常に安定した
メモリ動作となり、高速な読み出し動作が実現できる利
点がある。

【００３８】又、仮想グランド線と電気的に結合する共
通バイアス電位線がバイアスレベルからグランドレベル
に電位が切り換わる際の充放電現象がないので、共通バ
イアス電位線に並列に発生する総等価容量の充放電現象
による動作の遅れが発生する等の問題もなく、高速動作
が可能である。又、セットアップ時に総等価容量に充電
がなされるので、バイアス電圧源のバイアス発生回路は
高速な充電を必要とせず、回路が簡素化できる利点があ
る。而も、消費電力を少なくできる利点がある。更に、
製造プロセスによる配線の寄生容量やトランジスタの拡
散容量のばらつきを無視できる程度に大きな容量が発生
するので、品質上もばらつきの少なく、歩留りの良好な
不揮発性メモリ装置を提供することができる。

【図面の簡単な説明】

【図１】本発明に係る不揮発性メモリ装置の一実施例を
示す等価回路図である。

【図２】メモリセルの他の例を示す等価回路図である。

【図３】本発明に係る不揮発性メモリ装置の他の実施例
を示す等価回路図である。

【図４】本発明に係る不揮発性メモリ装置の他の実施例
の要部を示す回路図である。

【図５】従来の不揮発性メモリ装置の一例を示す等価回
路図である。

【符号の説明】

１１，５１ ワード線 １２，５２ ビット線 １３，５３ 仮想グランド線 １４，５４ メモリセル １５ バイアス用負荷トランジスタ １６，５６ プルアップ回路 １７ インバータ回路 １８，５８ センス回路 １９，６２ 共通バイアス電位線 ２０，６０ バイアス電圧源 ４１ 基準電圧源 ５２ａ 二次ビット線 ５３ａ 二次仮想グランド線 ５４ａ，５４ｂ，５９ａ，５９ｂ トランジスタ ５５ ブロック選択素子 ５９ セル選択素子 ５７，５７ａ，５７ｂ 選択信号線 ６１ ブロック電位線 ６２ 共通バイアス電位線 ６３ａ，６３ｂ セル選択線 Ｓggj,Ｓggj+1,Ｓbgj,Ｓbgj+1,Ｓbgj+2,Ｓbj, Ｓbj+1，
Ｓbj+2，Ｓb*j,Ｓb*j+1 スイッチ素子 Ｃ３ 総等価容量

───────────────────────────────────────────────────── フロントページの続き (72)発明者 渡▲辺▼ 一裕 大阪府吹田市江坂町一丁目12番38号 江坂 ソリトンビル５階 株式会社メガチップス 内

Claims (5)

【特許請求の範囲】
1. 【請求項１】 複数のワード線と、 複数のビット線と、 複数の仮想グランド線と、 前記ワード線に結合する制御電極と前記ビット線及び前
   記仮想グランド線に結合する２つの電極とを有するメモ
   リセルが、前記ワード線と前記ビット線との交差位置に
   配置されてなるメモリセル群と、 前記仮想グランド線の電位を少なくともグランドレベル
   もしくはバイアスレベルに設定可能な電位可変手段と、 前記電位可変手段によりバイアスレベルに設定される前
   記仮想グランド線が電気的に結合する共通バイアス電位
   線と、 読み出すべきメモリセルに関連した前記仮想グランド線
   が前記電位可変手段によりグランドレベルに設定された
   とき、前記メモリセルが有する記録情報を前記ビット線
   を介して検知するセンス回路と、 を有することを特徴とする不揮発性メモリ装置。
2. 【請求項２】 前記電位可変手段によりグランドレベル
   に設定される前記仮想グランド線よりも多くの仮想グラ
   ンド線がバイアスレベルに設定されることを特徴とする
   請求項１に記載の不揮発性メモリ装置。
3. 【請求項３】 前記電位可変手段によりバイアスレベル
   に設定される仮想グランド線の数ｎは、Ｖbias×１／ｎ
   ≦ΔＶBL（但し、Ｖbiasはバイアスレベル、ΔＶBLはメ
   モリセルからデータを読み出す際のビット線の電位変
   動）を満たすものであることを特徴とする請求項１に記
   載の不揮発性メモリ装置。
4. 【請求項４】 前記仮想グランド線の一端が開放されて
   いることを特徴とする請求項１又は２に記載の不揮発性
   メモリ装置。
5. 【請求項５】 前記仮想グラウンド線の各々に対して、
   前記電位可変手段を少なくとも一つ設けたことを特徴と
   する請求項１又は２に記載の不揮発性メモリ装置。