JPH08124395A

JPH08124395A - メモリ装置

Info

Publication number: JPH08124395A
Application number: JP28430394A
Authority: JP
Inventors: Tetsuya Hayashi; 林　　哲也; 明 ▲高▼田; Akira Takada; Kazuhiro Watanabe; 一裕渡▲辺▼
Original assignee: NKK Corp; Nippon Kokan Ltd
Current assignee: JFE Engineering Corp
Priority date: 1994-10-25
Filing date: 1994-10-25
Publication date: 1996-05-17
Also published as: US5650959A

Abstract

(57)【要約】【目的】動作が安定で高速動作が可能な不揮発性メモ
リ装置を提供する。【構成】複数のワード線１１と、複数のビット線１２
と、複数の仮想グランド線１３と、メモリセル１４がワ
ード線１１とビット線１２との交差位置に配置されたメ
モリセル群と、仮想グラング線１３の電位をグランドレ
ベルまたはバイアスレベルに設定する電位設定手段（１
７、Ｓｇｇ・Ｓｂｇ）と、読出対象メモリセルに繋がっ
た仮想グランド線１３が電位設定手段によりグランドレ
ベルに設定されるとビット線１２を介してメモリセルの
記憶情報を検知するセンス回路１８とを備える。メモリ
セルＭｉｊから情報を読み出す場合、このメモリセルの
電極に接続される仮想グランド線ＧＬｉをグランドレベ
ルとし、その他の多数の仮想グランド線をバイアスレベ
ルに設定された共通バイアス電位線１９に接続する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体メモリ装置の
改良に関する。とくに、メモリセルから記憶情報を読み
出す際に生じる装置内部の信号線の電位変動を押さえた
不揮発性メモリ装置に関する。

【０００２】

【従来の技術】この発明がなされる以前の不揮発性メモ
リ装置は、たとえば図５に示すような内部回路構成を持
っている。ここでは、多数のメモリセル群の連続性に鑑
みて、説明上必要なメモリセル群のみを図示している。

【０００３】図５において、２１はＷＬｉ、ＷＬｉ＋
１、…で示すワード線であり、２２はＢＬｊ、ＢＬｊ＋
１…で示すビット線である。２４はＭｉｊ、Ｍｉｊ＋
１、Ｍｉ＋１ｊ…で示すメモリセルである。ワード線２
１とビット線２２との交差位置には、ソース、ドレイン
およびゲート電極を有するＭＯＳトランジスタを少なく
とも１個内蔵するメモリセルが配置されている。

【０００４】メモリセル２４はマトリクス状に配列さ
れ、それぞれのメモリセルのゲート電極はその列毎にワ
ード線２１に接続される。これらメモリセルのドレイン
電極およびソース電極は、行毎にビット線２２およびＧ
Ｌｊ、ＧＬｊ＋１、…で示す仮想グランド線２３に接続
される。各ビット線２２は、バイアス用負荷ＭＯＳトラ
ンジスタ２５を介してプルアップ回路（定電圧回路）２
６に接続され、高電位レベルに設定される。これらビッ
ト線２２はさらに、選択信号Ｙｊ、Ｙｊ＋１、…により
制御されるスイッチ用ＭＯＳトランジスタ２７ａを介し
てＳＡｊ、ＳＡｊ＋１、…で示すセンス回路２８に接続
される。

【０００５】バイアス用負荷ＭＯＳトランジスタ２５
は、そのゲート電極が基準電圧源３１に接続されている
ため、常オン状態にある。仮想グランド線２３は、選択
信号Ｙｊによりオン・オフするスイッチ素子（ＭＯＳト
ランジスタ）２７ｂを介して、バイアスレベルまたはグ
ランドレベルに設定される。仮想グランド線２３をいず
れの電位レベルに設定するかは、制御信号Ｓおよびその
反転信号である制御信号Ｓ＊により決定される。

【０００６】たとえば、制御信号Ｓ・Ｓ＊に応じたスイ
ッチ素子Ｓ1・Ｓ2、Ｓ＊１・Ｓ＊２のオン・オフ動作に
よって、仮想グランド線ＧＬｊが接続される電位線２９
がグランドレベル（またはバイアスレベル）に設定され
ている場合、その隣の仮想グランド線ＧＬｊ＋１がスイ
ッチ素子２７ｂを介して接続された電位線３０は、バイ
アスレベル（またはグランドレベル）に設定される。

【０００７】プログラムされたメモリセル群からのデー
タの読み出しは、各メモリセルのＭＯＳトランジスタに
ついて、ビット線と仮想グランド線との間の導通状態を
センス回路で検知することによって行われる。

【０００８】たとえば、マトリクス状に配列されたメモ
リセル群中の選択対象メモリセルＭｉｊのゲートをオン
にすべく、ワード線ＷＬｉが選択される。そして、メモ
リセルＭｉｊのソース・ドレインへ接続されるビット線
（ＢＬｊ）２２および仮想グランド線（ＧＬｊ）２３そ
れぞれに結合されたスイッチ素子ＭＯＳトランジスタ２
７ａおよび２７ｂが、信号Ｙｊの印加によりオンされ
る。ＭＯＳトランジスタ２７ａのオンによりビット線Ｂ
Ｌｊがセンス回路２８に接続され、ＭＯＳトランジスタ
２７ｂのオンにより仮想グランド線ＧＬｊが電位線２９
に接続される。

【０００９】ここで、メモリセルＭｉｊと仮想グランド
線ＧＬｊとの接続端電位がグランドレベルに設定された
ときにメモリセルＭｉｊのソース・ドレイン間が導通状
態にあると、ビット線ＢＬｊの電位が変化するのでこの
ビット線に電流が流れ、ビット線ＢＬｊに接続されたセ
ンス回路２８はメモリセルＭｉｊの導通状態を検知でき
る。そのときにメモリセルＭｉｊのソース・ドレイン間
が非導通状態であるならば、ビット線ＢＬｊの電位は変
化しないのでビット線電流は流れず、このことからセン
ス回路２８はメモリセルＭｉｊの非導通状態を検知でき
る。この導通状態・非道通状態の検知により、メモリセ
ルＭｉｊに格納された情報の読み出しが行われる。

【００１０】このとき、メモリセルＭｉｊの隣のメモリ
セルＭｉｊ＋１はセルＭｉｊと同一ワード線上にあるた
め、同時に選択される。しかし、仮想グランド線ＧＬｊ
＋１はスイッチ素子Ｓｇ２を介して共通バイアス電位線
３０に接続されてバイアスレベルに設定されるので、メ
モリセルＭｉｊ＋１のソース・ドレイン間には電位差が
生ぜず、したがってセルＭｉｊ＋１のプログラム状態に
関係なくそこには電流が流れない。このためメモリセル
Ｍｉｊのデータ読み出しが妨げられることはない。

【００１１】また、メモリセルＭｉｊの隣のメモリセル
Ｍｉｊ＋１から情報を読み出す場合は、制御信号Ｓ・Ｓ
＊を切り替えることによって今度は仮想グランド線ＧＬ
ｊ＋１がグランドレベルに設定され、上記と同様な操作
が行われる。

【００１２】かくして、ワード線ＷＬｉの選択ならびに
制御信号Ｓ・Ｓ＊の切り替え操作により、メモリセルＭ
ｉｊおよびＭｉｊ＋１のデータを読み出すことができ
る。このような操作を繰り返すことによって、メモリセ
ル群に記憶されたプログラム情報を、任意に、かつ連続
して読み出すことができる。

【００１３】なお、以上はメモリセルに記憶される情報
が２値データである２値メモリの場合について説明した
が、多値メモリの場合であっても読み出し動作の原理は
基本的に変わらない。

【００１４】

【発明が解決しようとする課題】しかしながら、図５に
示した不揮発性メモリ装置には、以下の問題点がある。

【００１５】（１）メモリセルＭｉｊから記憶情報の読
み出しを行う場合、１本の仮想グランド線ＧＬｊ…にお
ける基板・配線間寄生容量、スイッチ素子Ｓｇ１、Ｓｇ
２、Ｓ１、Ｓ２、Ｓ＊１、Ｓ＊２の拡散容量、および共
通電位線２９、３０自身の寄生容量により、共通電位線
２９および３０には、並列的に、等価容量Ｃ１およびＣ
２がそれぞれ発生する。その結果、共通電位線２９およ
び３０の電位をそれぞれバイアスレベルからグランドレ
ベルへあるいはグランドレベルからバイアスレベルに切
り替えることでメモリ情報の読み出しを行う際に、共通
電位線２９および３０自体（等価容量Ｃ１およびＣ２）
の充放電に時間が掛かるようになる。このことから仮想
グランド線２３（ＧＬｊ…）へのバイアス充電が遅くな
り、ひいてはメモリ装置からのデータ読出の高速化が妨
げられる。さらに、情報読み出しの度に等価容量Ｃ１お
よびＣ２が充放電されるので、この充放電に伴う電流の
分、メモリ装置の消費電力も増加する。

【００１６】（２）センス回路２８としては通常電流検
出型が用いられるが、このタイプのセンス回路は帰還回
路系を含むのが常である。その場合、バイアス電圧源２
０＊もセンス回路２８と同様の帰還回路系で構成され
る。かかる帰還回路系を含む場合、等価容量Ｃ１、Ｃ２
および信号線の配線インダクタンス等の存在により、仮
想グランド線２３をバイアス電圧源２０＊によって急速
にバイアスレベルに充電しようとする際に共通電位線の
電位変化にオーバーシュートあるいはリンギングが発生
することがある。このオーバーシュート・リンギングが
発生すると、共通電位線の電位が直ちに所望のバイアス
レベルに収束せずその電位にばらつきが生じて、不揮発
性メモリ装置の動作の安定性が害される。またバイアス
レベルが安定するまで（オーバーシュートあるいはリン
ギングが収まるまで）の時間も掛かり過ぎ、このことか
らもデータ読出の高速化が妨げられる。

【００１７】特に、寄生容量（Ｃ１、Ｃ２）の問題や帰
還回路系の電気的特性に絡む問題は、不揮発性メモリ装
置の製造プロセスによっても変動するために、製品の歩
留りや製造コストならびに品質上からも重要な問題点で
ある。

【００１８】（３）図５のバイアス電圧源２０＊では、
読出高速化のために共通電位線２９または３０の急速充
電が必要であったため、その内部回路規模（ＩＣチップ
内部では回路面積）が大きくかつ複雑になりがちで、そ
の結果として消費電力が大きくなる要因となってる。

【００１９】この発明は上記事情に鑑みなされたもの
で、その目的は、動作が安定で高速動作が可能なメモリ
装置を提供することである。

【００２０】この発明の他の目的は、安定動作・高速動
作に加え、消費電力の低減も可能なメモリ装置を提供す
ることである。

【００２１】この発明のさらに他の目的は、安定動作・
高速動作・低消費電力に加え、製造プロセスへの依存度
を低くできるメモリ装置を提供することである。

【００２２】

【課題を解決するための手段】上記の目的を達成するた
めに、この発明のメモリ装置は、複数のワード線（ＷＬ
ｉ）と、複数のビット線（ＢＬｊ）と、各々が寄生容量
を持つ複数の仮想グランド線（ＧＬｊ）と、前記ワード
線（ＷＬｉ）に接続される第１電極（ゲート）と前記ビ
ット線（ＢＬｊ）および前記仮想グランド線（ＧＬｊ）
にそれぞれ接続される第２・第３電極（ドレイン・ソー
ス）とを有するメモリセル（Ｍｉｊ）が前記ワード線と
前記ビット線との交差位置に配置されてなるメモリセル
（１４）と、前記仮想グランド線（ＧＬｊ）に選択的に
接続される共通バイアス電位線（１９）と、前記共通バ
イアス電位線（１９）を所定のバイアスレベルに充電す
るバイアス手段（２０）と、前記仮想グランド線（ＧＬ
ｊ）の電位を前記バイアス手段（２０）により充電され
たバイアスレベルまたは所定のグランドレベルに設定可
能な電位設定手段（１７、Ｓｇｇ・Ｓｂｇ）と、読出ア
クセス対象のメモリセル（Ｍｉｊ）に接続された前記仮
想グランド線（ＧＬｊ）が前記電位設定手段（１７、Ｓ
ｇｇ・Ｓｂｇ）によりグランドレベルに設定されたとき
前記メモリセル（Ｍｉｊ）が有する記録情報を前記ビッ
ト線（ＢＬｊ）を介して検知するセンス回路（１８）と
を備えており、前記電位設定手段（１７、Ｓｇｇ・Ｓｂ
ｇ）により、グランドレベルに設定された前記仮想グラ
ンド線（ＧＬｊ）よりも多くの他の仮想グランド線（Ｇ
Ｌｊ＋１〜ＧＬｊ＋ｎ）が、前記共通バイアス電位線
（１９）に接続されるように構成されている。

【００２３】

【作用】この発明のメモリ装置では、電位設定手段（１
７、Ｓｇｇ・Ｓｂｇ）によって、所定の仮想グランド線
（ＧＬｊ）がグランドレベルおよびバイアスレベルのい
ずれかに設定される。その際、多数の他の仮想グランド
線（ＧＬｊ＋１〜ＧＬｊ＋ｎ）を共通バイアス電位線
（１９）に接続して、多数の仮想グランド線（ＧＬｊ＋
１〜ＧＬｊ＋ｎ）の寄生容量の総和により、共通バイア
ス電位線（１９）の総等価容量（Ｃ３）が、個々の仮想
グランド線（ＧＬｊ）の寄生容量よりも十分に大きくな
るように構成している。

【００２４】これにより、所定の仮想グランド線（ＧＬ
ｊ）の電位切換動作に伴う共通バイアス電位線（１９）
の「充放電現象」が、共通バイアス電位線（１９）の大
きな総等価容量（Ｃ３）により押さえられる。すなわ
ち、大きな総等価容量（Ｃ３）により、所定の仮想グラ
ンド線（ＧＬｊ）を充電する際の共通バイアス電位線
（１９）のバイアスレベルの変動が、非常に小さく押さ
えられる。その結果、共通バイアス電位線（１９）のバ
イアスレベルが安定化され、メモリセル（Ｍｉｊ）から
の安定で確実な情報読み出しが可能となる。

【００２５】また、共通バイアス電位線（１９）には所
定の仮想グランド線（ＧＬｊ）のバイアスレベルからグ
ランドレベルへの電位切換動作に伴う充放電がないの
で、バイアス電圧源（２０）による共通バイアス電位線
（１９）の高速充電を必要としない。このため、バイア
ス電圧源（２０）の回路構成を比較的簡素化することが
でき、メモリ装置全体としての消費電力を押さえること
ができる。

【００２６】さらに、共通バイアス電位線（１９）に接
続される多数の仮想グランド線（ＧＬｊ＋１〜ＧＬｊ＋
ｎ）の寄生容量の総和を含む総等価容量（Ｃ３）は、メ
モリ装置の製造プロセスに依存した配線寄生容量や内部
トランジスタの拡散容量のばらつきが問題にならない程
大きくできるので、メモリ装置の読出性能・消費電力の
製造プロセス依存度が小さくなる。すなわち、製造プロ
セス条件が若干偏倚しても、製造されるメモリ製品の読
出性能・消費電力にはばらつきが少ない。

【００２７】

【実施例】以下、この発明の一実施例に係る不揮発性メ
モリ装置について、図面を参照して説明する。ここで
は、いわゆるＮＯＲ型のマスクＲＯＭを例にとって説明
を行う。

【００２８】図１は、この発明の一実施例に係る不揮発
性メモリ装置の要部を示す。図１において、マトリクス
状に配列されたメモリセル群は、図５と同様にその一部
のみが図示されている。１１はＷＬｉ、ＷＬｉ＋１、…
で示すワード線であり、１２はＢＬｊ、ＢＬｊ＋１…で
示すビット線である。ワード線１１とビット線１２との
交差位置には、ソース、ドレインおよびゲート電極を有
するＭＯＳトランジスタを少なくとも１個内蔵するメモ
リセル１４が配置されている。

【００２９】図１のメモリセル１４は、多数のＭＯＳト
ランジスタＭｉｊ、Ｍｉｊ＋１、Ｍｉ＋１ｊ、Ｍｉ＋１
ｊ＋１…のマトリクス状配列により構成されている。こ
れらＭＯＳトランジスタのゲートはその列方向毎にワー
ド線１１へ接続され、残る２つの電極（ソース・ドレイ
ン）は行方向毎にＢＬｊ、ＢＬｊ＋１…で示すビット線
１２およびＧＬｊ、ＧＬｊ＋１、…で示す仮想グランド
線１３に接続される。

【００３０】各ビット線１２は、バイアス用負荷ＭＯＳ
トランジスタ１５を介して定電圧回路を含むプルアップ
回路１６に接続されている。バイアス用負荷ＭＯＳトラ
ンジスタ１５は、そのゲート電極が基準電圧源４１に接
続されているため、常にオン状態にある。

【００３１】各ビット線１２は、プルアップ回路１６に
より高電位レベルに設定され、選択信号Ｙｊ、Ｙｊ＋１
…によりオン・オフするスイッチ素子（ＭＯＳトランジ
スタ）Ｓｂｊ、Ｓｂｊ＋１…を介して最終的にＳＡｊ、
ＳＡｊ＋１…で示す電流検出型のセンス回路１８に接続
される。スイッチ素子ＳｇｇｊとＳｂｇｊのゲートに
は、それぞれインバータ回路１７の入出力端子が接続さ
れ、スイッチ素子ＳｇｇｊとＳｂｊのゲートは共通接続
されている。スイッチ素子Ｓｇｇｊ、Ｓｇｇｊ＋１…の
ソースはグランド回路（図中では三角マークで表されて
いる）に接続されている。

【００３２】仮想グランド線１３それぞれの一端は、選
択信号Ｙｊ、Ｙｊ＋１、Ｙｊ＋２…によりオン・オフす
るスイッチ素子（ＭＯＳトランジスタ）Ｓｇｇｊ、Ｓｂ
ｇｊ、Ｓｇｇｊ＋１、Ｓｂｇｊ＋１…のドレイン電極
（あるいはソース電極）に接続されている。

【００３３】スイッチ素子Ｓｇｇｊ、Ｓｇｇｊ＋１、…
のソース電極（あるいはドレイン電極）はメモリ装置の
グランド回路に接続され、スイッチ素子Ｓｂｇｊ、Ｓｂ
ｇｊ＋１…のソース電極（あるいはドレイン電極）は共
通バイアス電位線１９に接続されている。共通バイアス
電位線１９は、バイアス電圧源２０により所定のバイア
スレベルに充電される。このバイアスレベルは、通常は
センスレベル（センス回路１８に繋がるビット線１２の
電位）と同一になるように設定される。

【００３４】このような回路構成において、選択信号Ｙ
ｊ、Ｙｊ＋１、Ｙｊ＋２…の信号レベルに応じたスイッ
チ素子（ＭＯＳトランジスタ）Ｓｇｇｊ、Ｓｂｇｊ、Ｓ
ｇｇｊ＋１、Ｓｂｇｊ＋１…のオン・オフ動作により、
仮想グランド線１３は、共通バイアス電位線１９のバイ
アスレベルおよびグランド回路のグランドレベルのいず
れか一方に、択一的に設定される。

【００３５】なお、仮想グランド線１３の他端は開放さ
れており、仮想グランド線１３に接続されたメモリセル
１４内ＭＯＳトランジスタ（Ｍｉｊ他）のソース（ある
いはドレイン）電位が、短時間にグランドレベルまで低
下できるようにしてある。

【００３６】次に、図１の実施例の動作を説明する。仮
想グランド線１３は、選択信号Ｙｊ、Ｙｊ＋１のＨレベ
ル・Ｌレベルによりオン・オフするスイッチ素子Ｓｇｇ
ｊ、Ｓｂｇｊ、Ｓｇｇｊ＋１、Ｓｂｇｊ＋１を介してバ
イアスレベルまたはグランドレベルに設定される。スイ
ッチ素子Ｓｇｇｊは選択信号Ｙｊの信号レベルに応じて
動作する。スイッチ素子Ｓｂｇｊへはインバータ回路１
７を介して選択信号Ｙｊの信号レベルを反転した選択信
号が入力されるので、スイッチ素子Ｓｂｇｊはスイッチ
素子Ｓｇｇｊと反対のオン・オフ動作をする。スイッチ
素子Ｓｇｇｊ＋１、Ｓｂｇｊ＋１のオン・オフ動作と選
択信号Ｙｊ＋１の信号レベルとの関係も同様である。こ
の結果、仮想グランド線１３は、スイッチ素子Ｓｇｇ
ｊ、Ｓｇｇｊ＋１…あるいはＳｂｇｊ、Ｓｂｊ＋１…を
介して択一的にグランドレベルまたはバイアスレベルに
設定される。

【００３７】プログラムされたメモリセル群からデータ
を読み出すには、選択対象である任意のメモリセルＭｉ
ｊのゲートをオン状態にすべくワード線ＷＬｉを選択
し、そのメモリセルのソース、ドレインの２電極が接続
されるビット線ＢＬｊおよび仮想グランド線ＧＬｊの各
スイッチ素子Ｓｂｊ、Ｓｇｇｊを、選択信号Ｙｊにより
選択してオン状態とする。

【００３８】このとき、もしメモリセルＭｉｊがソース
・ドレイン間で導通する情報を記憶している場合は、メ
モリセルＭｉｊと仮想グランド線１３との接続端電位が
グランドレベルに切り替えられたとき、ビット線ＢＬｊ
の電位変化から（あるいはこの電位変化に伴うビット線
電流から）、センス回路ＳＡｊはメモリセルＭｉｊの導
通状態（たとえば情報が書き込まれた状態）を検知す
る。逆に、もしメモリセルＭｉｊがソース・ドレイン間
で非導通状態ならば、メモリセルＭｉｊと仮想グランド
線１３との接続端電位がグランドレベルに切り替えられ
てもビット線ＢＬｊの電位は変化しないから（つまりビ
ット線電流が流れないから）、センス回路ＳＡｊ＋１は
メモリセルＭｉｊの非導通状態（たとえば情報が消去さ
れた状態）を検知する。

【００３９】また、メモリセルＭｉｊの隣のメモリセル
Ｍｉｊ＋１を読み出す場合には、スイッチ素子Ｓｂ＊ｊ
＋１およびＳｇｇｊ＋１を、選択信号Ｙｊ＋１のＨレベ
ルにより選択してオン状態に設定する。メモリセルＭｉ
ｊ＋１がソース・ドレイン間で導通状態のときにメモリ
セルＭｉｊ＋１と仮想グランド線１３との接続端電位が
グランドレベルに切り替わると、センス回路１８（ＳＡ
ｊ）はメモリセルＭｉｊ＋１の導通状態（情報書込状
態）を検知する。もしメモリセルＭｉｊ＋１がソース・
ドレイン間で非導通状態のときにメモリセルＭｉｊ＋１
と仮想グランド線１３との接続端電位がグランドレベル
に切り替わると、センス回路１８（ＳＡｊ）はメモリセ
ルＭｉｊ＋１の非導通状態（情報消去状態）を検知す
る。

【００４０】さらに、メモリセルＭｉ＋１ｊ、Ｍｉ＋１
ｊ＋１の読み出しの場合は、ワード線ＷＬｉ＋１を選択
する点が違うだけあって、メモリセルＭｉｊ、Ｍｉｊ＋
１の場合と同様な操作で読み出しを行うことができる。

【００４１】その他のメモリセルからの読み出しも同様
である。いくつかの読み出し対象メモリセル（リードセ
ル）とそれに対応するワード線（ＷＬｉ他）信号レベル
および選択信号線（Ｙｊ他）レベルとの対応関係を、図
６の真理値表図に示しておく。（この真理値表図中のセ
ンス回路ＳＡｊ＋２およびメモリセルＭｉｊ＋４は図１
には図示されていないが、これらのセンス回路およびメ
モリセルは図１のセンス回路ＳＡｊ＋１およびメモリセ
ルＭｉｊ＋３それぞれの右隣に配置される。）図１の不
揮発性メモリ装置では、読み出し対象リードセルが、た
とえばメモリセルＭｉｊであるならば、そのセル電極に
接続される仮想グランド線ＧＬｊがグランドレベルに設
定され、その他の仮想グランド線（ＧＬｊ＋１、ＢＬｊ
＋２…）は、総て（または非常に多くが）バイアスレベ
ルに充電された共通バイアス電位線１９に接続される。
したがって、共通バイアス電位線１９に接続された多数
の仮想グランド線の寄生容量、多数のスイッチ素子トラ
ンジスタ（Ｓｇｇｊ，Ｓｂｇｊその他）の拡散容量、お
よび共通バイアス電位線１９自身の寄生容量等の総和で
ある総等価容量Ｃ３は、図５に示したこの発明によらな
い不揮発性メモリ装置における等価容量Ｃ１またはＣ２
よりも遥かに大きなものとなる。

【００４２】ここで、（キロバイトないしはメガバイト
以上のオーダーの）メモリ容量およびメモリマトリクス
構成が同じであるとして図５の例と図１の実施例とを比
較してみる。

【００４３】一つのメモリセルの情報の読み出し時に共
通バイアス電位線（図５の２９または３０；図１の１
９）に接続される仮想グランド線の数は、図５では１本
だけであるが、図１ではグランドレベルに設定されない
残りの総ての仮想グランド線１３が共通バイアス電位線
１９に接続されることになる。すなわち、共通バイアス
電位線に接続される仮想グランド線の数は、圧倒的に図
１の方が多い。このため、図１の総等価容量Ｃ３の値
は、図５の等価容量Ｃ１あるいはＣ２の値よりも遥かに
大きいものとなる。

【００４４】図１の不揮発性メモリ装置では、共通バイ
アス電位線１９に並列に大きな総等価容量Ｃ３を有する
から、リードセルに繋がった仮想グランド線１３を充電
する際、共通バイアス電位線１９のバイアスレベルは殆
ど変動せず、また変動したとしてもその量は非常に小さ
なものとなる。このことから、メモリセルからのデータ
読出動作を安定に行うことができる。

【００４５】また、共通バイアス電位線１９はメモリ装
置の電源投入時に一旦充電されるだけであり、その後は
共通バイアス電位線１９は大きな総等価容量Ｃ３によっ
て安定したバイアス電位に維持されている。このため、
仮想グランド線電位をバイアスレベルからグランドレベ
ルに切り替える際に共通バイアス電位線に充放電現象が
生じない。したがって、共通バイアス電位線の総等価容
量の充放電動作によってメモリセルの読み出し動作が遅
れるという図５のメモリ装置での問題は発生しない。さ
らに、共通バイアス電位線の充放電に伴う電流がないの
で、メモリ装置全体としての消費電力を少なくすること
もできる。

【００４６】また、バイアス電圧源２０内部のバイアス
発生回路は共通バイアス電位線１９を高速充電する必要
がなく、その回路構成は比較的簡素で小規模なものでよ
い。このことも、メモリ装置の低消費電力化に貢献す
る。

【００４７】また、総等価容量Ｃ３の値は、製造プロセ
スに依存する内部配線寄生容量や内部トランジスタの拡
散容量のばらつきが問題にならない程大きな値であるた
め、メモリ装置の性能の製造プロセスへの依存度が少な
く、したがって、品質のばらつきの少ない歩留りの良い
不揮発性メモリ装置とすることができる。

【００４８】なお、センス回路１８として帰還回路を含
む電流検出型を用いると、リードセルに接続された仮想
グランド線の電位を切り替える際に、共通バイアス電位
線１９に若干のオーバーシュートが認められることがあ
る。しかし、そのオーバシュートはごく短いセットアッ
プ時間内で安定するので、高速読取動作に支障をきたす
ことはない。

【００４９】ところで、図１のマトリクス状に配列され
たメモリセル１４は、たとえば図２に示すように、１メ
モリセルが互いに並列接続された２つのＭＯＳトランジ
スタにより構成されていても構わない。図２では、仮想
グランド線ＧＬｊとＧＬｊ＋１およびワード線ＷＬｉと
ＷＬｉ＋１に囲まれた位置に４つのメモリセルが形成さ
れている。

【００５０】次に、この発明のメモリ装置の他の実施例
を、図３に基づき説明する。同図の不揮発性メモリ装置
もＮＯＲ型のマスクＲＯＭである。

【００５１】図３において、１つのメモリセル５４はＭ
ＯＳトランジスタ５４ａおよび５４ｂからなり、マトリ
クス状に配列されたアレイ構造となっている。図３では
一行のメモリセルの一部が（Ｍａｉｊ、Ｍｂｉｊ）、
（Ｍａｉｊ＋１、Ｍｂｉｊ＋１）…、（ＭＢｉｊ、ＭＡ
ｉｊ）、（ＭＢｉｊ＋１、ＭＡｉｊ＋１）…として図示
されている。

【００５２】メモリセル５４内で対となった（Ｍａｉ
ｊ、Ｍｂｉｊ）（ＭＢｉｊ、ＭＡｉｊ）、（Ｍａｉｊ＋
１、Ｍｂｉｊ＋１）（ＭＢｉｊ＋１、ＭＡｉｊ＋１）、
…は、ワード線（ＷＬｉ…ＷＬｉ＋ｎ）５１とビット線
（ＢＬｊ、ＢＬｊ＋１…）５２との交差位置に対称に配
置されている。

【００５３】メモリセル５４のアレイ構造は、複数のサ
ブアレイに分けられている。各サブアレイは、ブロック
選択信号ＢＳによりオン・オフ制御されるブロック選択
用ＭＯＳトランジスタ５５を介して、動作・非動作の選
択がなされる。

【００５４】メモリセル５４内のＭＯＳトランジスタ５
４ａおよび５４ｂそれぞれのゲート電極は、ワード線
（ＷＬｉ…ＷＬｉ＋ｎ）５１に接続され、これらのＭＯ
Ｓトランジスタの互いに共通接続された電極（たとえば
ソース電極）は、中間線（ＭＬｊ、ＭＬｊ＋１…ＭＲ
ｊ、ＭＲｊ＋１…）６４にそれぞれ接続される。ＭＯＳ
トランジスタ５４ａの他の一つの電極（たとえばドレイ
ン電極）は、２次仮想グランド線（ＧＬ＊ｊ、ＧＬ＊ｊ
＋１…）５３ａに接続され、ＭＯＳトランジスタ５４ｂ
の他の一つの電極（たとえばドレイン電極）は、２次ビ
ット線（ＢＬ＊ｊ、ＢＬ＊ｊ＋１）５２ａに接続され
る。

【００５５】２次仮想グランド線（ＧＬ＊ｊ、ＧＬ＊ｊ
＋１…）５３ａは、ブロック選択用ＭＯＳトランジスタ
５５および接続部５３ｂを介して仮想グランド線（ＧＬ
ｊ、ＧＬｊ＋１…）５３に接続される。２次ビット線
（ＢＬ＊ｊ、ＢＬ＊ｊ＋１…）５２ａは、ブロック選択
用ＭＯＳトランジスタ５５および接続部５２ｂを介して
ビット線（ＢＬｊ、ＢＬｊ＋１…）５２に接続され、ま
たこのビット線５２を介して定電圧回路を含むプルアッ
プ回路５６に接続される。このビット線５２は、プルア
ップ回路５６によりセンスレベルにプルアップされ、そ
の電位に維持される。

【００５６】なお、仮想グランド線５３の図３中上方端
部および２次仮想グランド線５３ａの図３中下方端部
は、適当な電圧源に接続される場合もあり得るが、メモ
リセルのＭＯＳトランジスタのソース電位を短時間でグ
ランドレベルにまで落とすことができるようにするため
に、この実施例では開放端としている。

【００５７】中間線（ＭＬｊ、ＭＬｊ＋１…）６４は、
ＭＯＳトランジスタ５９ａおよび５９ｂからなるセル選
択素子５９を介して、２次仮想グランド線５３ａおよび
２次ビット線５２ａにそれぞれ接続される。ＭＯＳトラ
ンジスタ５９ａおよび５９ｂのスイッチ電極（ゲート電
極）は、それぞれセル選択線６３ａおよび６３ｂに接続
される。

【００５８】各ビット線（ＢＬｊ、ＢＬｊ＋１…）５２
は、それぞれプルアップ回路５６によってセンスレベル
にプルアップされる。プルアップされた各ビット線（Ｂ
Ｌｊ、ＢＬｊ＋１…）５２は、選択信号（Ｙｊ、Ｙｊ＋
１…）によってオン・オフ制御されるスイッチ素子（Ｓ
ｂｊ、Ｓｂｊ＋１…、Ｓｂ＊ｊ、Ｓｂ＊ｊ＋１…）を介
して、最終的に電流検出型のセンス回路（ＳＡｊ、ＳＡ
ｊ＋１…）５８にそれぞれ接続される。

【００５９】仮想グランド線（ＧＬｊ、ＧＬｊ＋１…）
５３は、選択信号（Ｙｊ、Ｙｊ＋１…）、（ＹＬ、Ｙ
Ｒ）によってオン・オフ制御されるスイッチ素子（Ｓｇ
ｇｊ、Ｓｇｇｊ＋１…、Ｓｂｇｊ、Ｓｂｇｊ＋１…）、
（Ｓｂｊ、Ｓｂｊ＋１…、Ｓｂ＊ｊ、ｓｂ＊ｊ＋１…）
のオン・オフ動作により、共通バイアス電位線６２のバ
イアスレベル、グランド線ＧＮＤのグランドレベル、ま
たはオープン状態に設定される。

【００６０】なお、あるワード線が選択されている時の
仮想グランド線５３、たとえばワード線ＷＬｉが選択さ
れている時の仮想グランド線ＧＬｊをオープン状態にす
ると、仮想グランド線ＧＬｊを中心にした左右４つ（合
計８個）のメモリ（Ｍａｉｊ、Ｍｂｉｊ、ＭＡｉｊ、Ｍ
Ｂｉｊ、Ｍａｉｊ−１、Ｍｂｉｊ−１、ＭＡｉｊ−１、
ＭＢｉｊ−１）の情報を読み出さない状態になる。

【００６１】仮想グランド線５３をバイアスレベルに設
定する場合は、スイッチ素子Ｓｂｇｊ〜Ｓｂｇｎのいず
れかのオン動作により、仮想グランド線５３が共通バイ
アス電位線６２に接続される。この共通バイアス電位線
６２は、バイアス電圧源６０によって設定される電位に
充電され維持されている。

【００６２】次に、図３の実施例の動作を説明する。仮
想グランド線５３は、選択信号（Ｙｊ、ＹＬ、ＹＲ）の
Ｈレベル・Ｌレベルにより、オン・オフするスイッチ素
子（Ｓｇｇｊ、Ｓｂｇｊ、Ｓｇｇｊ＋１、Ｓｂｇｊ＋
１、Ｓｇｇｊ＋２）を介してバイアスレベルまたはグラ
ンドレベルに設定される。スイッチ素子Ｓｂｊは、スイ
ッチ素子Ｓｇｇｊとともに選択信号Ｙｊに応じて動作す
る。因に、図１の実施例とは異なり、これらのスイッチ
素子にはインバータ回路は用いられていない。

【００６３】２次グランド線５３ａは、回路動作の結果
として、バイアスレベルまたはグランドレベルに準じた
電位に選択的に設定される。また、２次ビット線５２ａ
は、プルアップ回路５６で規定される電位に維持されな
がら選択的にセンス回路５８に電気的に接続される。

【００６４】選択信号ＹＲは、選択信号線５７ａを介し
てスイッチ素子Ｓｂｇｊ＋１…のゲート電極に印加さ
れ、選択信号ＹＬは、選択信号線５７ｂを介してスイッ
チ素子Ｓｂｇｊ、Ｓｂｇｊ＋２…のゲート電極に印加さ
れる。

【００６５】次に、プログラムされた図３のメモリセル
群からデータを読み出す場合について説明する。

【００６６】先ず、メモリセルＭａｉｊから情報を読み
出す場合を説明する。セル選択線６３ａを介してセル選
択信号ＳＲのＬレベルがセル選択素子５９ａに印加され
るとこの素子５９ａがオフし、同時にセル選択線６３ｂ
を介してセル選択信号ＳＬのＨレベルがセル選択素子５
９ｂに印加されるとこの素子５９ｂがオンする。また、
ブロック電位線６１を介してブロック選択信号ＢＳのＨ
レベルがブロック選択用ＭＯＳトランジスタ５５に印加
されるとこのトランジスタ５５がオンする。

【００６７】トランジスタ５５のオンにより２次ビット
線５２ａはビット線５２に接続され、素子５９ａのオフ
により中間線ＭＬｊは２次グランド線５３ａから切り放
され、素子５９ｂのオンにより中間線ＭＬｊは２次ビッ
ト線５２ａに接続される。その結果、中間線ＭＬｊの電
位は、ビット線５２（ＢＬｊ）の電位にほぼ等しい２次
ビット線５２ａ（ＢＬ＊ｊ）の電位により充電される。

【００６８】続いてワード線ＷＬｉが選択されメモリセ
ルＭａｉｊのゲート電極にＨレベルの信号が印加される
と、このメモリセルＭａｉｊが読み出し対象のリードセ
ルとなる。

【００６９】選択信号ＹｊのＨレベルがスイッチ素子Ｓ
ｇｇｊのゲート電極に印加されるとこの素子Ｓｇｇｊが
オンし、仮想グランド線ＧＬｊがグランドレベルに切り
替えられる。このとき、中間線ＭＬｊの電位は２次ビッ
ト線ＢＬ＊ｊの電位と略等しい電位に充電されているの
で、メモリセルＭａｉｊのソース・ドレイン電極間には
電位差が生じる。

【００７０】メモリセルＭａｉｊのソース・ドレイン電
極間電位差は、このメモリセルＭａｉｊの記憶情報に応
じて変化する。すなわち、このメモリセルＭａｉｊのＭ
ＯＳトランジスタがワード線ＷＬｉのＨレベルの印加に
より導通状態となるような情報を記憶しているときは、
メモリセルＭａｉｊがオンしてそのソース・ドレイン電
極間電位差が小さくなり、その分２次ビット線ＢＬ＊ｊ
およびそこに接続されているビット線ＢＬｊの電位が低
下する。

【００７１】選択信号ＹｊのＨレベルがスイッチ素子Ｓ
ｇｇｊのゲート電極に印加されてスイッチ素子Ｓｇｇｊ
がオンの時は、スイッチ素子Ｓｂｊのゲート電極にも選
択信号ＹｊのＨレベルが印加されてスイッチ素子Ｓｂｊ
はオンになっている。したがって、メモリセルＭａｉｊ
に記憶された導通状態情報は、ビット線ＢＬｊの電位低
下をセンス回路（ＳＡｊ）５８が検知することにより、
読み出される。

【００７２】このとき、他方のメモリセルＭｂｉｊは、
そのソース・ドレイン電極間に電位差が実質的に生じて
いない（素子５９ｂのオンによりショートされている）
ので、メモリセルＭｂｉｊの情報が読み出されることは
ない。

【００７３】逆に、メモリセルＭｂｉｊの情報を読み出
すときは、セル選択線６３ｂを介してセル選択信号ＳＬ
のＬレベルをセル選択素子５９ｂに印加して素子５９ｂ
をオフにし、かつセル選択線６３ａを介してセル選択信
号ＳＲのＨレベルをセル選択素子５９ａに印加して素子
５９ａをオンにし、他の条件は、メモリセルＭａｉｊの
読み出しと同様な操作を行えばよい。そうすると、この
素子５９ａを介して中間線ＭＬｊがグランドレベルにな
るため、メモリセルＭｂｉｊの読み出しが可能となる。

【００７４】無論、選択信号ＹｊのＨレベルをスイッチ
素子Ｓｂｊのゲート電極に印加して素子Ｓｂｊをオンに
している場合は、少なくとも選択信号Ｙｊ＋１でスイッ
チ素子Ｓｂｊ＋１をオンすることはしない。もしそのよ
うにすると、メモリセルＭＢｉｊまたはＭＡｉｊの情報
も同一のセンス回路ＳＡｊで同時に読み出されることに
なり、誤動作を起こすからである。したがって、仮に選
択信号Ｙｊ＋１がＨレベル（またはＬレベル）に設定さ
れる場合は、それに対応して選択信号ＹｊおよびＹｊ＋
２はＬレベル（またはＨレベル）に設定される。

【００７５】また、選択信号ＹｊをＨレベルに設定し、
仮想グランド線ＧＬｊをグランドレベルにする場合に選
択信号ＹＬを同時にＨレベルにすると、共通バイアス電
位線６２が接地されることになり、読み出し不能とな
る。したがって、選択信号ＹｊをＨレベルにする場合に
は、常に、選択信号ＹＬはＬレベルに設定される。

【００７６】さらに、選択信号ＹｊをＨレベルにしてセ
ンス回路ＳＡｊでメモリセルＭａｉｊまたはＭｂｉｊの
情報を読み出す場合には、メモリセルＭＢｉｊまたはＭ
Ａｉｊの情報を検知しないように、仮想グランド線ＧＬ
ｊ＋１を確実にバイアスレベルに設定しておく必要があ
る。この場合、選択信号ＹＲをＨレベルにしてスイッチ
素子Ｓｂｇｊ＋１をオンにする。

【００７７】このように、ある選択信号（Ｙｊ、Ｙｊ＋
１…）によりメモリセル情報を読み出す場合には、選択
信号ＹＲおよびＹＬは、互いに反対の電位レベルに設定
されることになる。

【００７８】一方、２行第１列のメモリセルＭａｉ＋１
ｊあるいはＭｂｉ＋１ｊ（図示せず）を読み出す場合
は、ワード線ＷＬｉ＋１を選択する点が異なるが、上述
した方法で読み出せることは言うまでもない。無論、メ
モリセルＭＢｉｊまたはＢＡｉｊの読み出しには、選択
信号Ｙｊ＋１を選択する点が異なるだけで、後は先に説
明したメモリセルＭａｉｊまたはＭｂｉｊの読み出し動
作と同じである。

【００７９】その他のメモリセルからの読み出しも同様
である。いくつかの読み出し対象メモリセル（リードセ
ル）とそれに対応するワード線（ＷＬｉ〜ＷＬｉ＋ｎ）
信号レベルおよび選択信号線（Ｙｊ他）レベルとの対応
関係を、図７の真理値表図に示しておく。（この真理値
表図中のメモリセルＭａｉｊ＋２は図３には図示されて
いないが、このメモリセルは図３のメモリセルＭＡｉｊ
＋１の右隣に配置される。）上記の動作においては、読み出し対象メモリセルに関す
る仮想グランド線をグランドレベルに設定している。し
かし、その他の仮想グランド線が総て共通バイアス電位
線６２に接続されてバイアス電圧源６０で規定されるバ
イアスレベルになるとは限らない。スイッチ素子（Ｓｇ
ｇｊ、Ｓｇｇｊ＋１、…）および（Ｓｂｇｊ、Ｓｂｇｊ
＋１、…）がともにオフとなり、上記他の仮想グランド
線がオープン状態に設定される場合もあり得るからであ
る。

【００８０】このため、図３の共通バイアス電位線６２
に発生する等価容量Ｃ３は、図５で示した従来例の等価
容量Ｃ１またはＣ２よりは大きくなるが、図１の実施例
よりは小さな値となる。しかし、図３の実施例において
も共通バイアス電位線６２と接続する仮想グランド線の
数は図５より遥かに多くなり、総等価容量Ｃ３も図５の
例よりも遥かに大きい。

【００８１】すなわち、図１の実施例と同様に、図３の
実施例においても、複数の仮想グランド線が接続される
共通バイアス電位線６２に大きな総等価容量Ｃ３が発生
する。したがって、共通バイアス電位線６２のバイアス
レベルの変動は、あっても非常に小さいなものとなり、
メモリセルからの安定な読み出し動作が実現できる。ま
た、その性能が製造プロセスへの依存度が少なく、品質
上もばらつきの少ない製品となる。

【００８２】しかも、メモリ読み出し動作中での共通バ
イアス電位線６２の充放電が不要なので等価容量Ｃ３の
充放電による動作の遅れがなく、高速読出動作が達成さ
れ、また消費電力も少なくすることができる。また、セ
ンス回路として電流検出型を用いる場合、共通バイアス
電位線６２は図３のメモリ装置の電源投入時にのみ充電
されるだけであるので、この電源投入時充電が高速読出
動作に支障を与えることはない。

【００８３】図３の不揮発性メモリ装置におけるマトリ
クス状に配列されたメモリセル群は、メモリセルが一個
のメモリセルで形成された実施例に限定することなく、
図２に示すように複数個で形成されてもよい。また、メ
モリが２値メモリである必要もなく、多値メモリの場合
であっても同様に実施し得ることは明かである。

【００８４】また、仮想グランド線が接続される共通バ
イアス電位線に発生する等価容量の値が、この発明が意
図する作用効果を奏する程の大きな値となるものである
ならば、複数本の共通バイアス電位線に複数ブロックに
属する仮想グランド線をそれぞれ接続する場合であって
も、この発明の技術的思想を逸脱するものではない。

【００８５】また、この発明のメモリ装置は、上記実施
例に掲げたマスクＲＯＭに限定されず、ＥＰＲＯＭを初
めとするプログラマブルな不揮発性メモリ装置であって
も構わない。

【００８６】ここで、仮想グランド線の総数が、一度に
グランドレベルになる仮想グランド線の数のｎ倍である
とすると、グランドレベルの仮想グランド線をバイアス
電位Ｖｂｉａｓに充電する結果、バイアス電位Ｖｂｉｓ
ｓは、Ｖｂｉｓｓ×（１／ｎ）だけ低下する。（但し、
共通バイアス電位線の寄生容量は無視する。）そして、
データを読み出す際のビット線の電位変動ΔＶＢＬ（＝
ＶＢＬｈ−ＶＢＬ１；ここでＶＢＬｈはこのビット線の
電位変動の最高値、ＶＢＬ１はその最小値を意味する）
を１００ｍＶとするとき、バイアス電位Ｖｂｉａｓの変
動幅ΔＶｂｉａｓが１００ｍＶ以内であればセンス回路
におけるセンシング（情報の読取）が良好に行なわれる
ことが経験的に分かっている。したがって、Ｖｂｉａｓ
＝１．５Ｖとすると、１．５×（１／ｎ）≦０．１、す
なわち、ｍ≧１５である場合にセンシングが良好である
と結論される。

【００８７】この発明に係るメモリ装置の一態様におい
ては、データの読み出し時に十分多くの仮想グランド線
が電位設定手段（図１では１７、Ｓｇｇ・Ｓｂｇ）によ
りバイアス電位に設定される。上記の説明に基づけば、
この態様における「十分多くの」とは、Ｖｂｉｓｓ×
（１／ｎ）≦ΔＶＢＬを満たすｎの数を意味するもので
ある。

【００８８】また、この発明の実施例では、高速動作を
可能にするには、電流検出型のセンス回路を用いるのが
好適であるが、電圧検出型等のセンス回路を用いてもよ
い。

【００８９】図１または図３の実施例において、仮想グ
ランド線の開放端はメモリセルからのデータ読取動作速
度を早めるために開放されているが、ここは必ずしも開
放状態（なにも接続されていない状態）でなければなら
ないわけではない。たとえば適当なキャパシタ（容量成
分）がこの開放端に接続されていてもよい。仮想グラン
ド線の開放端に容量成分が付加されている場合、この付
加容量の分だけ仮想グランド線をバイアス電位に充電す
る時間が長くなるため動作速度の点では若干不利にな
る。が、その反面、この付加容量の分だけ、多数の仮想
グランド線が接続された共通バイアス電位線の電位変化
をより低減できる。

【００９０】さらに、上記図１および図３の実施例で
は、各ビット線ＢＬｊに一つのセンス回路が直接接続さ
れているが、センス回路の数をビット線の数に対して相
対的に減らすことも可能である。すなわち、複数本のビ
ット線に対して１個のセンス回路を用意し、これらビッ
ト線からの信号がマルチプレクサを介して１個のセンス
回路に与えられそこで検知されるようにすればよい。こ
うすることにより、たとえば、図３の破線で囲まれた領
域Ｚの回路構成を図４の領域Ｚ１の回路構成で置換し
て、センス回路の数を２つ（ＳＡ１、ＳＡ２）に低減さ
せることができる。

【００９１】図４は、図３のメモリ装置におけるセンス
回路部分の変形例を示す。図４において、節Ｎｋ（ｋ＝
１、２、…ｊ、Ｊ＋１…）は図３におけるそれに対応し
ている。節Ｎｋは、メモリ装置の読み出し動作時におい
てスイッチ素子ＳｂｋまたはＳｂ＊ｋ＋１を介してビッ
ト線ＢＬｋと接続される。そして、節Ｎｐ（ｐ＝１、
３、５…、Ｎｊ、Ｎｊ＋２、Ｎｊ＋４…）は共通のデー
タ線ＤＬ１に接続され、節Ｎｐ＋１は共通のデータ線Ｄ
Ｌ２に接続される。各データ線は、それぞれに共通なセ
ンス回路５８（ＳＡ１、ＳＡ２）に接続されている。こ
のため、たとえば選択信号Ｙｊ＋１が選択された場合に
は、節Ｎｊからの信号がセンス回路ＳＡ１により検出さ
れ、節Ｎｊ＋１からの信号がセンス回路ＳＡ２により検
知される。また、選択信号Ｙｊ＋２が選択された場合に
は、節Ｎｊ＋１からの信号がセンス回路ＳＡ２により検
知され、節Ｎｊ＋２からの信号がセンス回路ＳＡ１によ
り検知される。かくして、図３に示すメモリブロック内
の情報は、ＳＡ１およびＳＡ２の二つのセンス回路５８
だけで読み出すことが可能となる。

【００９２】

【発明の効果】以上のように、この発明のメモリ装置に
よれば、メモリ情報の読み出しの際にグランドレベルに
設定されない多くの仮想グランド線が共通バイアス電位
線に電気的に接続される。その結果、この共通バイアス
電位線に製造プロセスに依存する内部配線寄生容量やト
ランジスタ拡散容量のばらつきなど問題にならない程大
きな等価容量が生じる。したがって、読出対象メモリセ
ルに繋がった仮想グランド線の電位を切り替える際、共
通バイアス電位線のバイアスレベルの変動が非常に小さ
く押さえられ、安定で高速なメモリ読み出し動作が実現
できる。

【００９３】また、読出対象メモリセル以外の多数のメ
モリセルに繋がった複数仮想グランド線が電気的に接続
される共通バイアス電位線には充放電がないので、共通
バイアス電位線に並列に発生する総等価容量の充放電に
よる動作の遅れが発生することもなく、高速動作が可能
となる。

【００９４】また、電源投入時（セットアップ時）に共
通バイアス電位線の総等価容量が予め充電されるので、
バイアス電圧源内部のバイアス発生回路には高速な充電
能力が要求されず、バイアス発生回路が簡素化できる。
しかも、共通バイアス電位線の高速充電が不要なので装
置全体としての消費電力を少なくできる。

【００９５】さらに、製造プロセスに依存する内部配線
の寄生容量やトランジスタの拡散容量のばらつきが無視
できる程度に大きな容量が共通バイアス電位線に発生す
るので、メモリ装置の品質上のばらつきが少なく、歩留
りの良好なメモリ装置を提供することができる。

【図面の簡単な説明】

【図１】この発明の一実施例に係る不揮発性メモリ装置
の要部を示す回路図。

【図２】図１のメモリ装置に含まれるメモリセルの他例
を示す図。

【図３】この発明の他の実施例に係る不揮発性メモリ装
置の要部を示す回路図。

【図４】図３のメモリ装置におけるセンス回路部分の変
形例を示す回路図。

【図５】この発明によらない不揮発性メモリ装置の要部
を例示する回路図。

【図６】図１のメモリ装置の動作を説明するための図。

【図７】図３のメモリ装置の動作を説明するための図。

【符号の説明】

１１、５１…ワード線１２、５２…ビット線１３、５３…仮想グランド線１４、５４…メモリセル１５…バイアス用負荷トランジスタ１６、５６…プルアップ回路１７…インバータ回路１７、Ｓｇｇ・Ｓｂｇ…電位設定手段１８、５８…センス回路１９、６２…共通バイアス電位線２０、６０…バイアス電圧源（バイアス手段）４１…基準電圧源５２ａ…２次ビット線５３ａ…２次仮想グランド線５４ａ、５４ｂ…メモリセルトランジスタ（ＭＯＳトラ
ンジスタ）５５…ブロック選択素子５７、５７ａ、５７ｂ…選択信号線５９…セル選択素子５９ａ、５９ｂ…セル選択トランジスタ（ＭＯＳトラン
ジスタ）６１…ブロック電位線６２…共通バイアス電位線６３ａ、６３ｂ…セル選択線Ｃ３…総等価容量ＧＮＤ…グランド線Ｍｉｊ、Ｍｉｊ＋１、〜Ｍｉ＋１ｊ＋３…メモリセルト
ランジスタ（ＭＯＳトランジスタ）Ｓｇｇｊ、Ｓｇｇｊ＋１、Ｓｂｇｊ、Ｓｂｇｊ＋１、Ｓ
ｂｇｊ＋２、Ｓｂｊ、Ｓｂｊ＋１、Ｓｂｊ＋２、Ｓｂ＊
ｊ、Ｓｂ＊ｊ＋１…スイッチ素子（ＭＯＳトランジス
タ）

フロントページの続き (72)発明者渡▲辺▼ 一裕大阪府吹田市江坂町一丁目12番38号江坂ソリトンビル５階株式会社メガチップス内

Claims

【特許請求の範囲】

【請求項１】複数のワード線と、複数のビット線と、各々が寄生容量を持つ複数の仮想グランド線と、前記ワード線に接続される第１電極と前記ビット線およ
び前記仮想グランド線にそれぞれ接続される第２・第３
電極とを有するメモリセルが、前記ワード線と前記ビッ
ト線との交差位置に配置されてなるメモリセル群と、前記仮想グランド線に選択的に接続される共通バイアス
電位線と、前記共通バイアス電位線を所定のバイアスレベルに充電
するバイアス手段と、前記仮想グランド線の電位を、前記バイアス手段により
充電されたバイアスレベルまたは所定のグランドレベル
に設定可能な電位設定手段と、読出アクセス対象のメモリセルに接続された前記仮想グ
ランド線が前記電位設定手段によりグランドレベルに設
定されたとき、前記メモリセルが有する記録情報を前記
ビット線を介して検知するセンス回路とを備え、前記電位設定手段によりグランドレベルに設定された前
記仮想グランド線よりも多くの他の仮想グランド線が、
前記共通バイアス電位線に接続されるように構成された
ことを特徴とするメモリ装置。
【請求項２】前記バイアスレベルをＶｂｉａｓとし、
前記メモリセルから記憶データを読み出す際の前記ビッ
ト線の電位変動をΔＶＢＬとしたときに、前記電位設定
手段によりバイアスレベルに設定される前記仮想グラン
ド線の数ｎを、Ｖｂｉａｓ×１／ｎ≦ΔＶＢＬの関係が
満たされるように決定することを特徴とする請求項１に
記載のメモリ装置。
【請求項３】前記電位設定手段が、前記仮想グランド
線の各々に対して、その電位を前記バイアスレベルに設
定してから前記グランドレベルに設定する回路を含むこ
とを特徴とする請求項１または請求項２に記載のメモリ
装置。
【請求項４】前記バイアス手段が、メモリ装置の電源
投入時にのみ前記共通バイアス電位線を前記バイアスレ
ベルに充電し、その後の記憶データ読出動作中はこの共
通バイアス電位線に対する充放電を反復しないように構
成したことを特徴とする請求項１ないし請求項３のいず
れかに記載のメモリ装置。
【請求項５】所定数の前記複数仮想グランド線に関し
て、前記電位設定手段により前記グランドレベルに設定
された前記仮想グランド線以外の残り全ての仮想グラン
ド線が、前記共通バイアス電位線に接続されるように構
成されたことを特徴とする請求項１ないし請求項４のい
ずれかに記載のメモリ装置。