JPH07182893A

JPH07182893A - 半導体記憶装置

Info

Publication number: JPH07182893A
Application number: JP5327706A
Authority: JP
Inventors: Tomohisa Wada; 知久和田
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1993-12-24
Filing date: 1993-12-24
Publication date: 1995-07-21
Also published as: US5568432A

Abstract

(57)【要約】【目的】アクセス時間を短縮することができ、装置の
高速動作を実現することができる半導体記憶装置を提供
する。【構成】センスアンプ部２は、ビット線対ＢＬ、／Ｂ
Ｌから出力される複数のデータのうち所定の数のデータ
をマルチプレクサ５へ出力する。センスアンプ３は冗長
ビット線対ＢＲ、／ＢＲから出力されるデータを増幅し
マルチプレクサ５へ出力する。マルチプレクサ５は、冗
長制御用バーストカウンタ６により制御され、メモリセ
ルアレイ４内に不良が発生した場合はセンスアンプ部２
から出力されるデータの代わりにセンスアンプ３から出
力されるデータを用い、不良がない場合はセンスアンプ
部２から出力されるデータを用い所定のデータを出力す
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体記憶装置に関
し、特に、正規のメモリセルアレイ中に不良が生じた場
合に不良メモリセルを救済する冗長メモリセルを含む半
導体記憶装置に関するものである。

【０００２】

【従来の技術】一般に、半導体記憶装置においては、歩
留り等の観点から不良ビットを救済するためにメモリセ
ルアレイに冗長メモリセルを付加し、不良が発生したメ
モリセルと冗長メモリセルとを置換えることが行なわれ
る。

【０００３】以下、従来の半導体記憶装置について図面
を参照しながら説明する。図１２は、従来の半導体記憶
装置の構成を示すブロック図である。

【０００４】図１２において、半導体記憶装置は、ロウ
デコーダ１０１、メモリセルアレイ１０２、シフトリダ
ンダンシ回路１０３、シフトリダンダンシコントロール
回路１０４、センスアンプ部１０５、マルチプレクサ１
０６、バーストカウンタ１０７を含む。また、メモリセ
ルアレイ１０２は、ビット線ＢＬ、／ＢＬ（以下、
“／”は相補の信号線または反転信号を示す）、ワード
線ＷＬ、メモリセルＭＣ、冗長ビット線ＢＲ、／ＢＲ、
冗長メモリセルＭＲを含む。

【０００５】各メモリセルＭＣは１ビットの情報を保持
し、複数のメモリセルＭＣにより正規のメモリセルアレ
イを構成している。冗長メモリセルＭＲはメモリセルＭ
Ｃと同様の構成を有し、同様に１ビットの情報を保持す
る。複数の冗長メモリセルＭＲは列方向に配置され、冗
長メモリセルアレイを構成し、メモリセルＭＣからなる
正規のメモリセルアレイに欠陥が生じた場合に欠陥部を
置換える。

【０００６】各ビット線ＢＬ、／ＢＬには、列方向にメ
モリセルＭＣが接続され、同様に冗長ビット線ＢＲ、／
ＢＲにも列方向に冗長メモリセルＭＲが接続される。ま
た、各メモリセルＭＣおよび冗長メモリセルＭＲはワー
ド線ＷＬと接続される。

【０００７】ロウデコーダ１０１にはアドレス信号Ｘが
入力され、入力したアドレス信号Ｘをデコードし、所定
の１本のワード線ＷＬを選択状態にする。

【０００８】シフトリダンダンシ回路１０３は、正規の
メモリセルＭＣに不良が生じた場合に、その不良を含む
列とセンスアンプ部１０７とを切離し、代わりに隣接す
る列を接続するスイッチ回路である。また、シフトリダ
ンダンシ回路の動作はシフトリダンダンシコントロール
回路１０４により制御される。

【０００９】シフトリダンダンシ回路１０３から出力さ
れるデータはセンスアンプ部１０５へ入力され、所定の
振幅に増幅された後マルチプレクサ１０６へ出力され
る。

【００１０】マルチプレクサ１０６は、センスアンプ部
１０５から出力される複数のデータをバーストカウンタ
１０７から出力されるマルチプレクサ制御信号により選
択し、そのデータの中の１つを出力する。バーストカウ
ンタ１０７には所定のクロック信号ＣＬＫが入力され、
バーストカウンタ１０７はクロック信号ＣＬＫに同期し
てマルチプレクサ制御信号を出力する。バーストカウン
タとしては、たとえば、バイナリカウンタ等が用いられ
る。

【００１１】以上の動作により、メモリセルＭＣに不良
が生じた場合、冗長メモリセルＭＲのデータを置換えメ
モリセルアレイから同時に読出されたデータをクロック
信号ＣＬＫに同期して順次出力することができる。

【００１２】次に、図１２に示すシフトリダンダンシ回
路およびセンスアンプ部の構成について説明する。図１
３は、図１２に示すシフトリダンダンシ回路およびセン
スアンプ部の構成を示す回路図である。

【００１３】図１３において、シフトリダンダンシ回路
およびセンスアンプ部は、ビット線プリチャージ回路１
１１、シフトリダンダンシ回路１１２、書込回路１１
３、センスアンプ１１４を含む。

【００１４】ビット線プリチャージ回路１１１は、ＮＭ
ＯＳトランジスタＱ２０１、Ｑ２０２、ＰＭＯＳトラン
ジスタＱ２０３を含む。ビット線プリチャージ回路１１
１は、ビット線ＢＬ、／ＢＬを所定の電圧レベルにプリ
チャージする。

【００１５】シフトリダンダンシ回路１１２は、抵抗Ｒ
２０１、Ｒ２０２、ＮＭＯＳトランジスタＱ２１１〜Ｑ
２１４、ＰＭＯＳトランジスタＱ２１６〜Ｑ２１９、ヒ
ューズ素子Ｆ２０１、Ｆ２０２を含む。シフトリダンダ
ンシ回路は、ヒューズ素子Ｆ２０１、Ｆ２０２を切断す
ることにより、ビット線ＢＬｉ、／ＢＬｉとセンスアン
プ１１１と接続される信号線ＢＡ、／ＢＡとの接続を切
換える。つまり、シフトリダンダンシ回路１１２は、ビ
ット線ＢＬ、／ＢＬとセンスアンプ１１４からの信号線
ＢＡ、／ＢＡとの接続を切換えることにより、不良が発
生したメモリセルと冗長セルを置換え不良ビットの救済
を行なう。

【００１６】書込回路１１３は、ＮＭＯＳトランジスタ
Ｑ２２１〜Ｑ２２４、ＮＯＲゲートＧ２０１〜Ｇ２０４
を含む。書込回路１１３は外部から入力されたデータ信
号をシフトリダンダンシ回路１１２およびビット線Ｂ
Ｌ、／ＢＬを介してメモリセルＭＣへ伝達し、所定のデ
ータを所定のメモリセルに書込む。

【００１７】センスアンプ１１４は、トランジスタＱ２
３１〜Ｑ２３８、ＰＭＯＳトランジスタＱ２４１、Ｑ２
４２、ＮＭＯＳトランジスタＱ２４３〜Ｑ２４８、抵抗
Ｒ２０３、Ｒ２０４、インバータＧ２１１を含む。セン
スアンプ１１４は、シフトリダンダンシ回路１１２を介
して入力されたデータ信号を所定の振幅まで増幅して出
力する。

【００１８】

【発明が解決しようとする課題】上記の従来の半導体記
憶装置では、不良が発生したメモリセルと冗長メモリセ
ルとの置換えをシフトリダンダンシ回路１１２により行
なっているため、アドレス信号Ｘが入力され出力データ
Ｄｏｕｔとして出力されるまでの経路に直列にスイッチ
ング回路であるシフトリダンダンシ回路が直列に挿入さ
れているため、アクセス時間が増大するという問題があ
った。

【００１９】本発明は上記課題を解決するためのもので
あって、アクセス時間を短縮することができ、装置の高
速動作を実現することができ半導体記憶装置を提供する
ことを目的とする。

【００２０】

【課題を解決するための手段】請求項１記載の半導体記
憶装置は、マトリクス状に配置された複数のメモリセル
を含むメモリセルアレイと、メモリセルに不良が生じた
場合に使用される冗長メモリセルを含む冗長メモリセル
アレイと、メモリセルアレイからデータを読出す第１読
出手段と、冗長メモリセルアレイからデータを読出す第
２読出手段と、第１および第２読出手段から出力される
データを受け、メモリセルに不良が生じた場合に第１読
出手段から出力されるデータを第２読出手段から出力さ
れるデータに置換えるとともに、前記データから所定の
データを選択して順次出力する選択手段とを含む。

【００２１】請求項２記載の半導体記憶装置は、マトリ
クス状に配置された複数のメモリセルを含むメモリセル
アレイと、メモリセルに不良が生じた場合に使用される
冗長メモリセルを含む冗長メモリセルアレイと、メモリ
セルアレイからデータを読出す第１読出手段と、冗長メ
モリセルアレイからデータを読出す第２読出手段と、第
１読出手段から出力されるデータがメモリセルアレイ中
の不良部に対応するか否かを示す不良情報信号を出力す
る不良情報信号出力手段と、第１および第２読出手段か
ら出力されるデータを受け、不良情報信号に応答してメ
モリセルに不良が生じた場合に第１読出手段から出力さ
れるデータを第２読出手段から出力されるデータに置換
えるとともに、データの中から所定のデータを選択して
順次出力する選択手段とを含む。

【００２２】

【作用】請求項１記載の半導体記憶装置においては、メ
モリセルアレイからのデータおよび冗長メモリセルアレ
イからのデータから直接所定のデータを選択手段により
選択して順次出力することができるので、不良が発生し
たメモリセルのデータを冗長メモリセルのデータと置換
えることができるとともに、データ伝送路に直列にシフ
トリダンダンシ回路等のスイッチ回路が接続されること
がないため、アクセス時間を高速化することができる。

【００２３】請求項２記載の半導体記憶装置において
は、メモリセルアレイからのデータおよび冗長メモリセ
ルアレイからのデータから不良情報信号に応答して直接
所定のデータを選択手段により選択して順次出力するこ
とができるので、不良が発生したメモリセルのデータを
冗長メモリセルのデータと置換えることができるととも
に、データ伝送路に直列にシフトリダンダンシ回路等の
スイッチ回路が接続されることがないため、アクセス時
間を高速化することができる。

【００２４】

【実施例】以下、本発明の第１の実施例の半導体記憶装
置について図面を参照しながら説明する。図１は、本発
明の第１の実施例の半導体記憶装置の構成を示すブロッ
ク図である。

【００２５】図１において、半導体記憶装置は、ロウデ
コーダ１、センスアンプ部２、センスアンプ３、メモリ
セルアレイ４、マルチプレクサ５、冗長制御用バースト
カウンタ６を含む。

【００２６】メモリセルアレイ４は、ビット線ＢＬ、／
ＢＬ、ワード線ＷＬ、メモリセルＭＣ、冗長ビット線Ｂ
Ｒ、／ＢＲ、冗長メモリセルＭＣを含む。

【００２７】メモリセルＭＣは１ビットの情報を保持
し、マトリクス状に配置され、正規のメモリセルアレイ
を構成している。また、冗長メモリセルＭＲも１ビット
の情報を保持し、列方向に配置され、冗長メモリセルア
レイを構成している。冗長メモリセルＭＲはメモリセル
ＭＣに欠陥が生じた場合そのメモリセルＭＣと置換えて
使用される。

【００２８】ビット線ＢＬ、／ＢＬは列方向に複数のメ
モリセルＭＣと接続される。冗長ビット線ＢＲ、／ＢＲ
も同様に列方向に複数の冗長メモリセルＭＲと接続され
る。ワード線ＷＬは行方向に複数のメモリセルＭＣおよ
び冗長メモリセルＭＲと接続されている。

【００２９】ロウデコーダ１にはアドレス信号Ｘが入力
され、ロウデコーダ１はアドレス信号Ｘをデコードし所
定の１本のワード線ＷＬを選択状態とする。

【００３０】センスアンプ部２は、カラムデコーダ（図
示省略）から出力される制御信号に応答して、所定のビ
ット線ＢＬ、／ＢＬを介して入力される複数のデータ信
号を増幅しマルチプレクサ５へ出力する。

【００３１】センスアンプ３は冗長ビットＢＲ、／ＢＲ
を介して入力される冗長メモリセルのデータ信号を増幅
してマルチプレクサ５へ出力する。したがって、マルチ
プレクサ５には、センスアンプ部２を介して正規のメモ
リセルからのデータが入力されるとともに、センスアン
プ３を介して冗長メモリセルからのデータが入力され
る。

【００３２】マルチプレクサ５は、冗長制御用バースト
カウンタ６から出力されるマルチプレクサ制御信号に応
答して入力されたデータの中から所定のデータを出力す
る。つまり、正規メモリセルアレイに不良が発生し、そ
の不良メモリセルのデータが読出されたとき、不良メモ
リセルからのデータがマルチプレクサ５の出力として出
力される代わりに冗長メモリセルからのデータがマルチ
プレクサ５の出力として出力される。

【００３３】冗長制御用バーストカウンタ６は、所定の
クロック信号ＣＬＫに応答して、後述するマルチプレク
サ制御信号を出力する。

【００３４】以上の動作により、正規のメモリセルアレ
イの中の不良メモリセルのデータを冗長メモリセルのデ
ータに置換することが可能となり、結果的に不良メモリ
セルが救済される。

【００３５】次に、上記の不良救済動作についてさらに
詳細に説明する。図２は、図１に示す半導体記憶装置の
詳細な構成を示す図である。

【００３６】図２では、一例として、図１に示すセンス
アンプ部２が４つの第１ないし第４センスアンプ部２ａ
〜２ｄに分けられている。各センスアンプ部２ａ〜２ｄ
は同様の構成を有しており、各センスアンプ部には４対
のビット線ＢＬ、／ＢＬが接続され、１つのデータＤ０
〜Ｄ３を出力する。

【００３７】次に、図２示す第１ないし第４センスアン
プ部についてさらに詳細に説明する。図３は、図２に示
す第１センスアンプ部の構成を示す回路図である。

【００３８】図３において、第１センスアンプ部は、セ
ンスアンプ２１ａ〜２１ｄ、マルチプレクサ２２、デー
タラッチ２３を含む。

【００３９】センスアンプ２１ａ〜２１ｄは各ビット線
対ＢＬ０、／ＢＬ０、…、ＢＬ３、／ＢＬ３ごとに設け
られ、入力したデータ信号を増幅しマルチプレクサ２２
へ出力する。

【００４０】マルチプレクサ２２は、ＮＭＯＳトランジ
スタＱ１１〜Ｑ１４、ＰＭＯＳトランジスタＱ１５〜Ｑ
１８を含む。マルチプレクサ２２には、選択信号Ｗ０〜
Ｗ３およびその反転信号／Ｗ０〜／Ｗ３が入力され、各
選択信号に応じて４つのセンスアンプ２１ａ〜２１ｄの
出力信号から１つの出力信号を選択し、データラッチ２
３へ出力する。たとえば、選択信号Ｗ０が“Ｈ”のレベ
ル、選択信号Ｗ１〜Ｗ３が“Ｌ”のレベル、選択信号／
Ｗ０が“Ｌ”のレベル、選択信号／Ｗ１〜／Ｗ３が
“Ｈ”のレベルのとき、センスアンプ２１ａの出力信号
が選択され、データラッチ２３へ出力される。

【００４１】データラッチ２３は、ＰＭＯＳトランジス
タＱ２１〜Ｑ２３、ＮＭＯＳトランジスタＱ２４〜Ｑ２
６を含む。データラッチ２３はラッチ回路であり、マル
チプレクサ２２の出力データを保持し出力する。また、
データラッチ２３はラッチ制御信号Ｌ、／Ｌにより制御
され、ラッチ制御信号Ｌが“Ｈ”のレベル、ラッチ制御
信号／Ｌが“Ｌ”のレベルのときラッチ状態となり、そ
の逆のレベルではマルチプレクサ２２の出力信号の反転
信号がラッチ出力Ｄ０とし出力される。

【００４２】以上の動作により、第１ないし第４センス
アンプ部は４つのビット線対から入力されるデータ信号
のうち１つのデータ信号を選択し増幅して出力する。

【００４３】再び図２を参照して、マルチプレクサ５
は、ＮＭＯＳトランジスタＱ１〜Ｑ５、ＰＭＯＳトラン
ジスタＱ６〜Ｑ１０、インバータＧ１〜Ｇ６を含む。

【００４４】マルチプレクサ５には冗長制御用バースト
カウンタ６からマルチプレクサ制御信号ＳＭ０〜ＳＭ４
が入力される。マルチプレクサ５はマルチプレクサ制御
信号ＳＭ０〜ＳＭ４に応答して、第１ないし第４センス
アンプ２ａ〜２ｄおよびセンスアンプ３から出力される
データ信号の中から所定のデータを選択して出力する。
たとえば、マルチプレクサ制御信号ＳＭ０が“Ｈ”のレ
ベル、マルチプレクサ制御信号ＳＭ１〜ＳＭ４が“Ｌ”
のレベルのとき、ＰＭＯＳトランジスタＱ１およびＮＭ
ＯＳトランジスタＱ６がオンし、第１センスアンプ部２
ａの出力データＤ０がインバータＧ６を介して出力され
る。

【００４５】次に、図２に示す冗長制御用バーストカウ
ンタ６に含まれる制御信号発生回路について詳細に説明
する。図４は、図２に示す冗長制御用バーストカウンタ
の制御信号発生回路の構成を示す回路図である。

【００４６】図４において、制御信号発生回路は、ヒュ
ーズ素子Ｆ１〜Ｆ４、抵抗Ｒ１〜Ｒ４、ＮＡＮＤゲート
Ｇ１１〜Ｇ１８、インバータＧ２１〜Ｇ２８、ＯＲゲー
トＧ３１〜Ｇ３４、ゲートＧ３９を含む。

【００４７】図４に示す制御信号発生回路は正規のメモ
リセルアレイが１６列、冗長メモリセルアレイ１列から
なる場合に対応している。正規のメモリセルアレイから
４つのデータと冗長メモリセルアレイから１つのデータ
が読出され、正規のメモリセルから読出された４つのデ
ータがすべて不良メモリセルのデータでない場合は、４
つの制御信号ＳＮ０〜ＳＮ３によりマルチプレクサ制御
信号ＳＭ０〜ＳＭ４が発生され、図２に示すマルチプレ
クサ５の動作が制御される。このとき、制御信号ＳＲ０
〜ＳＲ３はすべて“Ｌ”のレベルであり、制御信号ＳＮ
０〜ＳＮ３のうちの１つの制御信号のみが“Ｈ”のレベ
ルである。

【００４８】また、正規のメモリセルから読出される４
つのデータの中に不良のメモリセルから読出されたデー
タがある場合、ヒューズ素子Ｆ１〜Ｆ４の中から１本の
ヒューズ素子を切断することにより不良データの位置が
プログラムされる。このとき、制御信号ＳＮ０〜ＳＮ３
はすべて“Ｌ”のレベルであり、制御信号ＳＲ０〜ＳＲ
３のうちの１つの制御信号のみが“Ｈ”のレベルとな
る。この結果、４つのマルチプレクサ制御信号ＳＭ０〜
ＳＭ４のうち不良データに対応する１つのマルチプレク
サ制御信号が選択状態となる代わりにマルチプレクサ選
択信号ＳＭ４が選択状態となり、マルチプレクサ５はセ
ンスアンプ３から出力される冗長メモリセルのデータを
選択し、冗長メモリセルのデータが不良メモリセルのデ
ータに代わって出力される。

【００４９】上記のように本実施例の半導体記憶装置で
は、アドレス信号Ｘから出力データが出力されるまでの
経路に直列にスイッチ回路、たとえば、図１２に示すシ
フトリダンダンシ回路が接続されことがなく、シフトリ
ダンダンシ回路付加によるアドレスアクセス時間の劣化
を低減することができる。

【００５０】ところで、本実施例では、冗長制御用バー
ストカウンタ６の構成が複雑になり、クロック信号ＣＬ
Ｋからマルチプレクス制御信号ＳＭ０〜ＳＭ４の生成が
遅延し、クロック入力から計った出力データの変化（ク
ロックアクセス時間）が遅れる可能性がある。しかし、
現実には、アドレスアクセス時間とクロックアクセス時
間とは異なるスペックで設定されるので、アドレスアク
セス時間が厳しく、クロックアクセス時間に余裕がある
装置に特に有効に使用することができる。

【００５１】次に、本発明の第２の実施例の半導体記憶
装置について説明する。図５は、本発明の第２の実施例
の半導体記憶装置の構成を示すブロック図である。図５
に示すロウデコーダ１、メモリセルアレイ４、センスア
ンプ３は図１に示すものと同様であるので以下その説明
を省略する。

【００５２】図５を参照してセンスアンプ部７は、各ビ
ット線ＢＬ、／ＢＬを介して入力されるデータを増幅し
そのまま複数のマルチプレクサ５ａ〜５ｎへ出力する。
つまり、センスアンプ部７は、図３に示す第１センスア
ンプ部からマルチプレクサ２２を削除し、各センスアン
プごとにデータラッチを設けた構成となる。

【００５３】マルチプレクサ５ａ〜５ｎは図２に示すマ
ルチプレクサ５と同様の構成を有し、冗長制御用バース
トカウンタ８から出力されるマルチプレクサ制御信号に
応答してセンスアンプ部７およびセンスアンプ３から出
力されるデータの中から所定のデータを選択し出力す
る。

【００５４】冗長制御用バーストカウンタ８は、複数の
マルチプレクサ５ａ〜５ｎを制御するためのマルチプレ
クサ制御信号を出力するため、図４に示す制御信号発生
回路を各マルチプレクサごとに備えている。したがっ
て、冗長制御用バーストカウンタ８は、クロック信号Ｃ
ＬＫに応答して、複数のマルチプレクサ５ａ〜５ｎの動
作を制御するためのマルチプレクサ制御信号を出力す
る。

【００５５】上記の動作により、複数のマルチプレクサ
５ａ〜５ｎから所定のデータを取出すとともに、上記の
第１実施例と同様にアドレスアクセス時間の劣化を低減
することが可能となる。

【００５６】次に、本発明の第３の実施例の半導体記憶
装置について説明する。図６は、本発明の第３の実施例
の半導体記憶装置の構成を示すブロック図である。

【００５７】図６に示すロウデコーダ１、メモリセルア
レイ４、センスアンプ３は、図１に示すものと同様であ
るので以下その説明を省略する。

【００５８】図６において、半導体記憶装置は、ロウデ
コーダ１、センスアンプ３、メモリセルアレイ４、第１
ないし第４センスアンプ部９ａ〜９ｄ、マルチプレクサ
１０を含む。

【００５９】第１ないし第４センスアンプ部９ａ〜９ｄ
は同様の構成を有し、各センスアンプ部９ａ〜９ｄに
は、それぞれ４つのビット線対ＢＬ、／ＢＬから４つの
データが入力され、４つのデータの中から１つのデータ
を選択してデータ信号Ｄ０〜Ｄ３を出力するとともに、
出力されたデータがメモリセルアレイ中の不良部に対応
するか否かを示す不良情報信号であるバリッド信号Ｖ０
〜Ｖ３を出力する。

【００６０】次に、第１ないし第４センスアンプ部につ
いてさらに詳細に説明する。図７は、図６に示す第１セ
ンスアンプ部の構成を示す回路図である。

【００６１】図７において、第１センスアンプ部は、セ
ンスアンプ９１ａ〜９１ｄ、マルチプレクサ９２、デー
タラッチ９３、バリッドラッチ９４、プログラム部９５
を含む。

【００６２】マルチプレクサ９２は、ＮＭＯＳトランジ
スタＱ５１〜Ｑ５４、ＰＭＯＳトランジスタＱ５５〜Ｑ
５８を含む。データラッチ９３はＰＭＯＳトランジスタ
Ｑ６１〜Ｑ６３、ＮＭＯＳトランジスタＱ６４〜Ｑ６６
を含む。バリッドラッチ９４はＰＭＯＳトランジスタＱ
７１〜Ｑ７３、ＮＭＯＳトランジスタＱ７４〜Ｑ７６を
含む。プログラム部９５はヒューズ素子Ｆ１１〜Ｆ１
４、ＮＭＯＳトランジスタＱ８１〜Ｑ８４、ＮＯＲゲー
トＧ６２を含む。

【００６３】センスアンプ９１ａ〜９１ｄ、マルチプレ
クサ９２、データラッチ９３はすべて図３に示すものと
同様の構成を有し、かつ同様の動作を行なうので以下そ
の説明を省略する。

【００６４】次に、プログラム部９５について説明す
る。ヒューズ素子Ｆ１１〜Ｆ１４は不良を含む列の位置
をプログラムするためのヒューズ素子である。ヒューズ
素子Ｆ１１はセンスアンプ９１ａに対応し、その他のヒ
ューズ素子も同様である。不良を含む列のデータが選択
信号Ｗ０〜Ｗ３、／Ｗ０〜Ｗ３により選択され、不良を
含む列のデータがデータラッチ９３に転送されたとき、
ヒューズ素子Ｆ１１〜Ｆ１４の中から対応するヒューズ
素子が切断されているので、バリッドラッチ９４の出力
信号は“Ｌ”となりインバリッド（無効）の状態を示
す。逆に、不良でない場合、対応するヒューズ素子Ｆ１
１〜Ｆ１４は切断されていないので、バリッドラッチ９
４の出力信号は“Ｈ”のレベルつまり有効な状態を示
す。したがって、バリッドラッチ９４から出力されるバ
リッド信号Ｖ０はデータラッチ９３から出力される出力
データＤ０が有効か無効かを示すことができる。

【００６５】再び図６を参照して、マルチプレクサ１０
について説明する。マルチプレクサ１０は、ＮＡＮＤゲ
ートＧ４１〜Ｇ４８、インバータＧ５１〜Ｇ６０、ＰＭ
ＯＳトランジスタＱ３１〜Ｑ３５、ＮＭＯＳトランジス
タＱ３６〜Ｑ４０、ゲートＧ６１を含む。

【００６６】マルチプレクサ１０には４本の制御信号Ｓ
Ｌ０〜ＳＬ３が入力される。バリッド信号Ｖ０〜Ｖ３が
“Ｈ”のレベル、すなわち第１ないし第４センスアンプ
部９ａ〜９ｄから出力されるデータが不良でない場合
は、制御信号ＳＬ０〜ＳＬ３に応答して所定のセンスア
ンプ部から出力されるデータが選択され、インバータＧ
６０を介して出力される。たとえば、制御信号ＳＬ０が
“Ｈ”のレベル、制御信号ＳＬ１〜ＳＬ３が“Ｌ”のレ
ベルの場合、トランジスタＱ３１、Ｑ３６のみがオンし
出力データＤ０が出力される。

【００６７】一方、不良が発生し、バリッド信号Ｖ０〜
Ｖ３のうち１つのバリッド信号が“Ｌ”となった場合、
トランジスタＱ３５、Ｑ４０のみがオンし、センスアン
プ３を介して冗長メモリセルＭＲのデータが出力され
る。

【００６８】以上の動作により、マルチプレクサ１０
は、バリッド信号Ｖ０〜Ｖ３および制御信号ＳＬ０〜Ｓ
Ｌ３に応答して、不良が発生していない場合は、制御信
号ＳＬ０〜ＳＬ３により選択されたデータを出力し、不
良が発生した場合は不良が発生したデータの代わりに冗
長メモリセルＭＲのデータを出力することができ、不良
が発生したメモリセルを救済することができる。

【００６９】上記のように本実施例では、図４に示す制
御信号発生回路に比べて制御信号の数を８本から４本に
減らすことが可能となり、制御信号の発生を簡略するこ
とができ、配線領域および回路領域の面積を低減するこ
とができる。しがたって、装置の高集積化が可能となり
同一の機能を低チップサイズで実現することが可能とな
る。

【００７０】次に、本発明の第４の実施例について説明
する。上記第３の実施例では、１列の不良を救済する場
合について述べたが、第４の実施例の半導体記憶装置で
は、２列の不良を救済することができる。図８は、本発
明の第４の実施例の半導体記憶装置の構成を示すブロッ
ク図である。

【００７１】図８において、半導体記憶装置は、ロウデ
コーダ１、メモリセルアレイ４１、第１ないし第４セン
スアンプ部１１ａ〜１１ｄ、センスアンプ３ａ、３ｂ、
マルチプレクサ１０、１１を含む。

【００７２】メモリセルアレイ４１と図６に示すメモリ
セルアレイ４とで異なる点は、２対の冗長ビット線Ｂ
Ｒ、／ＢＲおよび２列の冗長メモリセルＭＲを付加した
点である。したがって、メモリセルアレイ４ａでは、２
列の不良を救済することが可能となる。

【００７３】第１センスアンプ１１ａには４対のビット
線対ＢＬ、／ＢＬが接続され、４つのデータが入力され
る。第１センスアンプ部１１ａは入力された４つのデー
タから１つのデータを選択するとともに、２つの独立し
たバリッド信号Ｖ０Ａ、Ｖ０Ｂを出力する。第２ないし
第４センスアンプ部１１ｂ〜１１ｄも第１センスアンプ
部１１ａと同様の構成を有している。

【００７４】次に、第１センスアンプ部１１ａについて
詳細に説明する。図９は、図８に示すセンスアンプ部の
構成を示す回路図である。

【００７５】図９は、図８に示す第１センスアンプ部の
構成を示す回路図である。図９において、第１センスア
ンプ部は、センスアンプ９１ａ〜９１ｄ、マルチプレク
サ９２、データラッチ９３、第１バリッドラッチ９４、
第１プログラム部９５、第２バリッドラッチ９６、第２
プログラム部９７を含む。図９に示すセンスアンプ９１
ａ〜９１ｄ、マルチプレクサ９２、データラッチ９３、
第１バリッドラッチ９４、第１プログラム部９５は、図
７に示すものと同様であるので同一番号を付し、以下そ
の説明を省略する。

【００７６】第２バリッドラッチ９６は、ＰＭＯＳトラ
ンジスタＱ１０１〜Ｑ１０３、ＮＭＯＳトランジスタＱ
１０５〜Ｑ１０７、を含む。第２プログラム部９７は、
ヒューズ素子Ｆ１５〜Ｆ１８、ＮＭＯＳトランジスタＱ
１１１〜Ｑ１１４、ＮＯＲゲームＧ６３を含む。第２バ
リッドラッチ９６および第２プログラム部９７は第１バ
リッドラッチ９４および第１プログラム部９５と同様の
構成を有し同様の動作を行なう。したがって、選択信号
Ｗ０〜Ｗ３に応答して、２つのバリッド信号Ｖ０Ａ、Ｖ
０Ｂを出力する。

【００７７】再び図８を参照して、マルチプレクサ１０
は図６に示すマルチプレクサ１０と同様の構成を有し、
第３の実施例と同様にバリッド信号Ｖ０Ａ〜Ｖ３Ａおよ
び制御信号ＳＬ０〜ＳＬ３に応答して、不良がある場合
はセンスアンプ３ａを介して入力されたデータを出力
し、不良がない場合は第１ないし第４センスアンプ部１
１ａ〜１１ｄから入力されたデータＤ０〜Ｄ３を出力信
号Ｄｏｕｔとして出力する。

【００７８】マルチプレクサ１１は、ＮＡＮＤゲートＧ
７１〜Ｇ７８、インバータＧ８１〜Ｇ８９、ＰＭＯＳト
ランジスタＱ９１〜Ｑ９５、ＮＭＯＳトランジスタＱ９
６〜Ｑ１００、ゲートＧ９０を含む。マルチプレクサ１
１は、マルチプレクサ１０とほぼ同様の構成を有し同様
の動作を行なう。つまり、第１ないし第４センスアンプ
部１１ａ〜１１ｄから出力されるバリッド信号Ｖ０Ｂ〜
Ｖ３Ｂおよび制御信号ＳＬ０〜ＳＬ３に応答して、不良
が発生していない場合は第１ないし第４センスアンプ部
１１ａ〜１１ｄから出力されるデータＤ０〜Ｄ３をイン
バータＧ６０へ出力し、不良が発生している場合は、セ
ンスアンプ３ｂを介して入力される冗長メモリセルＭＲ
からのデータをインバータＧ６０へ出力する。

【００７９】以上の動作により、第４の実施例の半導体
記憶装置では、２列の不良を救済することが可能とな
る。したがって、上記と同様に複数の冗長メモリセル列
等を付加することにより、複数列の不良を救済すること
ができる。

【００８０】次に、本発明の第５の実施例の半導体記憶
装置について説明する。上記の第３の実施例では各列ご
とに正規のメモリセルと冗長メモリセルとを置換してい
たので、１つのデータラッチに対して１つのバリッドラ
ッチが必要となっていた。本実施例では、各行に対応し
てバリッド信号を出力することにより、データラッチに
対するバリッドラッチの数を削減することがてきる。図
１０は、本発明の第５の実施例の半導体記憶の構成を示
すブロック図である。

【００８１】図１０において、半導体記憶装置は、ロウ
デコーダ１、メモリセルアレイ４ａ、４ｂ、プリチャー
ジ回路１２ａ、１２ｂ、センスアンプ部１３ａ、１３
ｂ、データラッチ１４ａ、１４ｂ、バリッドラッチ１５
ａ、１５ｂ、ＮＭＯＳトランジスタＱ１２１〜Ｑ１２
ｎ、Ｑ１３１〜Ｑ１３ｎ、ヒューズ素子Ｆ２１〜Ｆ２
ｎ、Ｆ３１〜Ｆ３ｎ、インバータＧ７１〜Ｇ７２を含
む。

【００８２】アドレス信号Ｘに応答して１本のワード線
ＷＬが選択されたとき、対応するＮＭＯＳトランジスタ
Ｑ１２１〜Ｑ１２ｎのうち対応する１つのＮＭＯＳトラ
ンジスタがオン状態になる。行に不良がある場合は対応
するヒューズ素子Ｆ２１〜Ｆ２ｎが切断される。また、
信号線ＶＬａはプリチャージ回路１２ａにより所定の電
位にプリチャージされている。したがって、不良のない
行が選択されると、ヒューズ素子は切断されていないの
で、対応するバリッドラッチ１５ａは“Ｈ”のレベル
（有効）の信号を出力する。逆に、不良を含む行が選択
されたときは、対応するバリッドラッチ１５ａは“Ｌ”
のレベル（無効）の信号を出力する。この結果、バリッ
ドラッチ１５ａから出力されるバリッド信号に応答し
て、別途設けられた冗長メモリセルアレイ（図示省略）
から出力されるデータを使用することにより、第３の実
施例と同様に不良部を置換えることが可能となる。プリ
チャージ回路１２ｂ、バリッドラッチ１５ｂ等も上記と
同様に動作する。

【００８３】上記の動作により、本実施例の半導体記憶
装置では、データラッチに対するバリッドラッチの数を
さらに削減することができ、回路部の面積をさらに削減
し、高集積化することが可能となる。

【００８４】次に、本発明の第６の実施例の半導体記憶
装置について説明する。本実施例の半導体記憶装置は、
既に説明したカラム不良を救済する方法と行不良を救済
する方法とを組合わせたものであり、メモリセルアレイ
上のランダム不良を救済することができる。

【００８５】図１１は、本発明の第６の実施例の半導体
記憶装置の構成を示す図である。図１１において、半導
体記憶装置は、ロウデコーダ１、メモリセルアレイ４、
センスアンプ部１６、センスアンプ１９、データラッチ
１７、カラムバリッドラッチ１８、センスアンプ１９、
データラッチ２０、ロウバリッドラッチ２１、マルチプ
レクサ２２、プリチャージ回路２３、ＮＭＯＳトランジ
スタＱ１４１〜Ｑ１４ｎ、ヒューズ素子Ｆ４１〜Ｆ４
ｎ、インバータＧ８１、ＡＮＤゲートＧ８２を含む。

【００８６】まず、カラム系について説明する。センス
アンプ部１６は、図７に示すセンスアンプ９１ａ〜９１
ｄ、マルチプレクサ９２、プログラム部９５と同様の回
路を含む。センスアンプ部１６は、複数のビット線対Ｂ
Ｌ、／ＢＬから入力されたデータをセンスアンプにより
増幅し、制御信号Ｗ０〜Ｗ３、／Ｗ０〜／Ｗ３に応答し
て所定のデータをデータラッチ１７へ出力する。また、
センスアンプ部１６は、プログラム部により設定された
バリッド信号をカラムバリッドラッチ１８へ出力する。
データラッチ１７およびカラムバリッドラッチ１８は入
力したデータおよびバリッド信号をそれぞれラッチし、
データラッチ１７はラッチしたデータをマルチプレクサ
２２へ出力し、カラムバリッドラッチ１８はラッチした
カラムバリッド信号をＡＮＤゲートＧ８２へ出力する。

【００８７】次に、ロウ系につい説明する。プリチャー
ジ回路２３、ＮＭＯＳトランジスタＱ１４１〜Ｑ１４
ｎ、ヒューズ素子Ｆ４１〜Ｆ４ｎ、インバータＧ７１、
ロウバリッドラッチ２１は、図１０に示すプリチャージ
回路１２ａ、ＮＭＯＳトランジスタＱ１２１〜Ｑ１２
ｎ、ヒューズ素子Ｆ２１〜Ｆ２ｎ、インバータＧ７１、
バリッドラッチ１５ａと同様の構成を有し、同様の動作
を行なう。したがって、不良のない行が選択された場合
はバリッドラッチ２１は“Ｈ”のレベル（有効）のロウ
バリッド信号を出力し、不良を含む行が選択された場合
は“Ｌ”のレベル（無効）のロウバリッド信号を出力
し、ＡＮＤゲートＧ８２へ伝える。

【００８８】したがって、選択されたカラムからのデー
タが有効か否かをカラムバリッド信号で出力し、選択さ
れた行からのデータが有効か否かをロウバリッド信号と
して出力し、ロウバリッド信号とカラムバリッド信号の
論理積をとったバリッド信号によりそのデータが不良か
否かを示すことがてきる。

【００８９】マルチプレクサ２２は、データラッチ１７
から正規のメモリセルアレイのデータが入力され、デー
タラッチ２０から冗長メモリセルアレイのデータが入力
され、ＡＮＤゲートＧ８２からデータが不良か否かを示
すバリッド信号が入力される。したがって、マルチプレ
クサ２２は、入力されたバリッド信号に応じて、不良が
発生していない場合はデータラッチ１７から出力された
データの中から所定のデータを選択して出力し、不良が
ある場合はデータラッチ２０から出力されたデータを出
力することにより、メモリセルアレイ上の１ビットの不
良つまりランダム不良を救済することが可能となる。

【００９０】

【発明の効果】請求項１記載の半導体記憶装置において
は、アドレス信号から出力データまでの経路に直列にシ
フトダンダンシ回路等のスイッチ回路が接続されること
はなく、アクセス時間を短縮することができ、装置の高
速動作を実現することができる。

【００９１】請求項２記載の半導体記憶装置において
は、アドレス信号から出力データまでの経路に直列にシ
フトダンダンシ回路等のスイッチ回路が接続されること
はなく、アクセス時間を低減することができ、装置の高
速応答性を実現することができる。また、不良情報信号
を用いているので制御信号の数を減らすことが可能とな
り、配線領域および回路領域の面積を低減することがで
き、チップサイズを低減することが可能となる。

【図面の簡単な説明】

【図１】本発明の第１の実施例の半導体記憶装置の構成
を示すブロック図である。

【図２】図１に示す半導体記憶装置の詳細な構成を示す
図である。

【図３】図２に示す第１センスアンプ部の構成を示す回
路図である。

【図４】図２に示す冗長制御用バーストカウンタの制御
信号発生回路の構成を示す回路図である。

【図５】本発明の第２の実施例の半導体記憶装置の構成
を示すブロック図である。

【図６】本発明の第３の実施例の半導体記憶装置の構成
を示すブロック図である。

【図７】図６に示す第１センスアンプ部の構成を示す回
路図である。

【図８】本発明の第４の実施例の半導体記憶装置の構成
を示すブロック図である。

【図９】図８に示す第１センスアンプ部の構成を示す回
路図である。

【図１０】本発明の第５の実施例の半導体記憶装置の構
成を示すブロック図である。

【図１１】本発明の第６の実施例の半導体記憶装置の構
成を示すブロック図である。

【図１２】従来の半導体記憶装置の構成を示すブロック
図である。

【図１３】図１２に示すシフトリダンダンシ回路および
センスアンプ部の構成を示す回路図である。

【符号の説明】

１ロウデコーダ２センスアンプ部３センスアンプ４メモリセルアレイ５マルチプレクサ６冗長制御用バーストカウンタ

Claims

【特許請求の範囲】

【請求項１】マトリクス状に配置された複数のメモリ
セルを含むメモリセルアレイと、前記メモリセルに不良が生じた場合に使用される冗長メ
モリセルを含む冗長メモリセルアレイと、前記メモリセルアレイからデータを読出す第１読出手段
と、前記冗長メモリセルアレイからデータを読出す第２読出
手段と、前記第１および第２読出手段から出力されるデータを受
け、前記メモリセルに不良が生じた場合に前記第１読出
手段から出力されるデータを前記第２読出手段から出力
されるデータに置換えると共に、前記データから所定の
データを選択して順次出力する選択手段とを含む半導体
記憶装置。
【請求項２】マトリクス状に配置された複数のメモリ
セルを含むメモリセルアレイと、前記メモリセルに不良が生じた場合に使用される冗長メ
モリセルを含む冗長メモリセルアレイと、前記メモリセルアレイからデータを読出す第１読出手段
と、前記冗長メモリセルアレイからデータを読出す第２読出
手段と、前記第１読出手段から出力されるデータが前記メモリセ
ルアレイ中の不良部に対応するか否かを示す不良情報信
号を出力する不良情報信号出力手段と、前記第１および第２読出手段から出力されるデータを受
け、前記不良情報信号に応答して前記メモリセルに不良
が生じた場合に前記第１読出手段から出力されるデータ
を前記第２読出手段から出力されるデータに置換えると
共に、前記データの中から所定のデータを選択して順次
出力する選択手段とを含む半導体記憶装置。