JPH07183471A - 半導体メモリ装置の電圧昇圧回路 - Google Patents
半導体メモリ装置の電圧昇圧回路Info
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- JPH07183471A JPH07183471A JP6281755A JP28175594A JPH07183471A JP H07183471 A JPH07183471 A JP H07183471A JP 6281755 A JP6281755 A JP 6281755A JP 28175594 A JP28175594 A JP 28175594A JP H07183471 A JPH07183471 A JP H07183471A
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- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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Abstract
(57)【要約】
【目的】 昇圧効率がよく、高速で昇圧電圧を出力でき
る電圧昇圧回路を提供する。 【構成】 発振信号φＯＳＣによるポンピングキャパシ
タ２２のポンピングでポンピングノード２４を昇圧し、
そしてこれをダイオード接続としたＮＰＮバイポーラト
ランジスタ２６を介して伝送し、昇圧電圧Ｖｐｐとして
出力する。従来では伝送手段としてＭＯＳトランジスタ
を使用していたためＶｐｐの高電圧の影響でボディーエ
フェクトが発生し、超高集積化した場合に昇圧効率を低
下させる要因となり得た。そこで電圧制御素子であるユ
ニポーラ素子に代えて電流制御素子としての特性をもつ
バイポーラ素子使用することで、昇圧効率向上、昇圧出
力の高速化、そしてボディーエフェクト防止等の高度の
デバイス特性が得られる。
る電圧昇圧回路を提供する。 【構成】 発振信号φＯＳＣによるポンピングキャパシ
タ２２のポンピングでポンピングノード２４を昇圧し、
そしてこれをダイオード接続としたＮＰＮバイポーラト
ランジスタ２６を介して伝送し、昇圧電圧Ｖｐｐとして
出力する。従来では伝送手段としてＭＯＳトランジスタ
を使用していたためＶｐｐの高電圧の影響でボディーエ
フェクトが発生し、超高集積化した場合に昇圧効率を低
下させる要因となり得た。そこで電圧制御素子であるユ
ニポーラ素子に代えて電流制御素子としての特性をもつ
バイポーラ素子使用することで、昇圧効率向上、昇圧出
力の高速化、そしてボディーエフェクト防止等の高度の
デバイス特性が得られる。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリ装置に関す
るもので、特に、半導体メモリ装置に備えられ、システ
ムから供給される電源電圧ＶＣＣを所望のレベルに昇圧
させた昇圧電圧ＶＰＰとして出力する電圧昇圧回路
〔“昇圧回路”“昇圧電圧発生回路”“ＶＰＰ発生回
路”“ブートストラップ（BOOTSTRAP ）回路”等とも呼
ばれる〕に関する。
るもので、特に、半導体メモリ装置に備えられ、システ
ムから供給される電源電圧ＶＣＣを所望のレベルに昇圧
させた昇圧電圧ＶＰＰとして出力する電圧昇圧回路
〔“昇圧回路”“昇圧電圧発生回路”“ＶＰＰ発生回
路”“ブートストラップ（BOOTSTRAP ）回路”等とも呼
ばれる〕に関する。
【０００２】
【従来の技術】ダイナミックＲＡＭ等の半導体メモリ装
置におけるデータの伝達は有効な電圧の移送と言える。
一般的に、ＣＭＯＳ構成の半導体メモリ装置において、
ＭＯＳトランジスタのチャネル領域を通じて伝送される
過程で、ＭＯＳトランジスタのしきい値ほどの電圧降下
が必然的に起こり得る。したがって、その電圧降下によ
り電圧は影響を受け損失が発生し得るので、データ読出
／書込の誤動作に対する無視できない要因となる。そこ
で、その解決策として電圧のレベルを予め引き上げる方
法が提示され、そのための電圧昇圧回路が使用され始め
ている。
置におけるデータの伝達は有効な電圧の移送と言える。
一般的に、ＣＭＯＳ構成の半導体メモリ装置において、
ＭＯＳトランジスタのチャネル領域を通じて伝送される
過程で、ＭＯＳトランジスタのしきい値ほどの電圧降下
が必然的に起こり得る。したがって、その電圧降下によ
り電圧は影響を受け損失が発生し得るので、データ読出
／書込の誤動作に対する無視できない要因となる。そこ
で、その解決策として電圧のレベルを予め引き上げる方
法が提示され、そのための電圧昇圧回路が使用され始め
ている。
【０００３】このような電圧昇圧回路の従来例として、
本願出願人により１９９１年１１月７日付で出願された
韓国特許出願第９１−１９７４０号『電圧昇圧回路』、
『1992 Symposium on VLSI Circuits Digest of Techni
cal Papers』第６４〜６５頁の論文『A 35ns 64Mb DRAM
Using On-Chip Boosted Power Supply』、米国特許第
４，７０４，７０６号等に開示された技術がある。
本願出願人により１９９１年１１月７日付で出願された
韓国特許出願第９１−１９７４０号『電圧昇圧回路』、
『1992 Symposium on VLSI Circuits Digest of Techni
cal Papers』第６４〜６５頁の論文『A 35ns 64Mb DRAM
Using On-Chip Boosted Power Supply』、米国特許第
４，７０４，７０６号等に開示された技術がある。
【０００４】図５に、この分野ではすでによく知られた
上記のような電圧昇圧回路の要部を概略的に示す。この
回路は、発振回路（図示略）の出力信号φＯＳＣを受け
る入力ノード２と、この入力ノード２に各一方の電極が
接続されるポンピングキャパシタ４、６と、ポンピング
キャパシタ４、６の各他方の電極にそれぞれ接続される
ポンピングノード８、１０と、これらポンピングノード
８、１０にそれぞれ各ゲート及びドレイン端子が接続さ
れ、昇圧電圧ＶＰＰを出力するための伝送手段である伝
送トランジスタ１２と、を備えている。尚、図示を省略
しているが、ポンピングノード８、１０を電源電圧ＶＣ
Ｃレベルにプリチャージするプリチャージ回路も一般的
に設けられる。
上記のような電圧昇圧回路の要部を概略的に示す。この
回路は、発振回路（図示略）の出力信号φＯＳＣを受け
る入力ノード２と、この入力ノード２に各一方の電極が
接続されるポンピングキャパシタ４、６と、ポンピング
キャパシタ４、６の各他方の電極にそれぞれ接続される
ポンピングノード８、１０と、これらポンピングノード
８、１０にそれぞれ各ゲート及びドレイン端子が接続さ
れ、昇圧電圧ＶＰＰを出力するための伝送手段である伝
送トランジスタ１２と、を備えている。尚、図示を省略
しているが、ポンピングノード８、１０を電源電圧ＶＣ
Ｃレベルにプリチャージするプリチャージ回路も一般的
に設けられる。
【０００５】この図５の回路は、通常、チャージポンプ
（charge pump）として知られている構成である。その
動作を次に説明する。
（charge pump）として知られている構成である。その
動作を次に説明する。
【０００６】メモリ装置のパワーアップ（電源ＯＮ）に
際して、あるいはアクティブサイクルで内部回路の動作
により昇圧電圧ＶＰＰが正常レベルより低下する場合、
発振回路が動作する。この発振回路の発振動作により発
振信号φＯＳＣが入力ノード２に入力されると、ポンピ
ングキャパシタ４、６がポンピング動作してポンピング
ノード８、１０を２ＶＣＣ程度のレベルに昇圧する。そ
して、ポンピングノード１０にチャージされた電圧が、
伝送トランジスタ１２のチャネルを通じて昇圧電圧ＶＰ
Ｐとして出力される。尚、プリチャージ回路により、ポ
ンピングノード８、１０は初期に電源電圧ＶＣＣレベル
にプリチャージされる。
際して、あるいはアクティブサイクルで内部回路の動作
により昇圧電圧ＶＰＰが正常レベルより低下する場合、
発振回路が動作する。この発振回路の発振動作により発
振信号φＯＳＣが入力ノード２に入力されると、ポンピ
ングキャパシタ４、６がポンピング動作してポンピング
ノード８、１０を２ＶＣＣ程度のレベルに昇圧する。そ
して、ポンピングノード１０にチャージされた電圧が、
伝送トランジスタ１２のチャネルを通じて昇圧電圧ＶＰ
Ｐとして出力される。尚、プリチャージ回路により、ポ
ンピングノード８、１０は初期に電源電圧ＶＣＣレベル
にプリチャージされる。
【０００７】このような電圧昇圧回路は、電源電圧ＶＣ
Ｃを電圧源として使用する発振回路により駆動し、最終
的に２ＶＣＣ−ＶＴ（ＶＴは伝送トランジスタ１２のし
きい電圧）レベルの昇圧電圧ＶＰＰを発生する。
Ｃを電圧源として使用する発振回路により駆動し、最終
的に２ＶＣＣ−ＶＴ（ＶＴは伝送トランジスタ１２のし
きい電圧）レベルの昇圧電圧ＶＰＰを発生する。
【０００８】ところで、最近の一般的な半導体メモリ装
置はＣＭＯＳ工程によって製造されるので、図５の電圧
昇圧回路もＣＭＯＳ工程で形成される。すなわち、伝送
トランジスタ１２もＣＭＯＳ工程によるＮＭＯＳトラン
ジスタで形成される。したがって、ＭＯＳトランジスタ
のデバイス特性上、ソース端子、ドレイン端子にかかる
電圧のレベルが上昇するほどボディー効果（body effe
ct）が大きくなることは、この分野でよく知られてい
る。これは、半導体メモリ装置の超高集積化による素子
サイズ及び素子間隔の縮小を考えると、一層、影響を増
すであろうことは容易に理解できる。つまり、従来の電
圧昇圧回路には、ＭＯＳトランジスタとされる伝送トラ
ンジスタのデバイス特性により昇圧効率が低下するとい
う改善点が存在している。
置はＣＭＯＳ工程によって製造されるので、図５の電圧
昇圧回路もＣＭＯＳ工程で形成される。すなわち、伝送
トランジスタ１２もＣＭＯＳ工程によるＮＭＯＳトラン
ジスタで形成される。したがって、ＭＯＳトランジスタ
のデバイス特性上、ソース端子、ドレイン端子にかかる
電圧のレベルが上昇するほどボディー効果（body effe
ct）が大きくなることは、この分野でよく知られてい
る。これは、半導体メモリ装置の超高集積化による素子
サイズ及び素子間隔の縮小を考えると、一層、影響を増
すであろうことは容易に理解できる。つまり、従来の電
圧昇圧回路には、ＭＯＳトランジスタとされる伝送トラ
ンジスタのデバイス特性により昇圧効率が低下するとい
う改善点が存在している。
【０００９】
【発明が解決しようとする課題】したがって本発明の目
的は、昇圧効率の向上した電圧昇圧回路を提供すること
にある。また、本発明の他の目的は、より高速で昇圧電
圧を出力し得る電圧昇圧回路を提供することにある。さ
らに、本発明のまた他の目的は、昇圧レベルが増加して
もボディー効果に影響されず、昇圧効率の向上した電圧
昇圧回路を提供することにある。加えて、本発明の更な
る目的は、伝送手段のデバイス特性により昇圧効率の向
上した電圧昇圧回路を提供することにある。
的は、昇圧効率の向上した電圧昇圧回路を提供すること
にある。また、本発明の他の目的は、より高速で昇圧電
圧を出力し得る電圧昇圧回路を提供することにある。さ
らに、本発明のまた他の目的は、昇圧レベルが増加して
もボディー効果に影響されず、昇圧効率の向上した電圧
昇圧回路を提供することにある。加えて、本発明の更な
る目的は、伝送手段のデバイス特性により昇圧効率の向
上した電圧昇圧回路を提供することにある。
【００１０】
【課題を解決するための手段】このような目的を達成す
るために本発明は、伝送手段としてＰＮ接合ダイオード
を用いて昇圧電圧を出力することをその要旨とする。そ
のＰＮ接合ダイオードとしては、ＣＭＯＳ工程で３重ウ
ェル（tripple-well）構造を形成してバイポーラトラン
ジスタを構成し、このトランジスタをダイオードとして
動作させるものとするのが最適である。
るために本発明は、伝送手段としてＰＮ接合ダイオード
を用いて昇圧電圧を出力することをその要旨とする。そ
のＰＮ接合ダイオードとしては、ＣＭＯＳ工程で３重ウ
ェル（tripple-well）構造を形成してバイポーラトラン
ジスタを構成し、このトランジスタをダイオードとして
動作させるものとするのが最適である。
【００１１】３重ウェル構造で形成するトランジスタ
は、具体的には、第１導電形の基板に形成した第２導電
形の第１ウェルと、第１ウェル内に形成した第１導電形
の第２ウェルと、第１ウェルに形成されてポンピングキ
ャパシタと接続される第２導電形の第１拡散領域と、第
２ウェルに形成されてポンピングキャパシタと接続され
る第１導電形の第２拡散領域と、第２ウェルに形成され
昇圧電圧を出力する第２導電形の第３拡散領域と、から
なる構造とすると、簡単にＣＭＯＳ工程に組み込めるの
でよい。
は、具体的には、第１導電形の基板に形成した第２導電
形の第１ウェルと、第１ウェル内に形成した第１導電形
の第２ウェルと、第１ウェルに形成されてポンピングキ
ャパシタと接続される第２導電形の第１拡散領域と、第
２ウェルに形成されてポンピングキャパシタと接続され
る第１導電形の第２拡散領域と、第２ウェルに形成され
昇圧電圧を出力する第２導電形の第３拡散領域と、から
なる構造とすると、簡単にＣＭＯＳ工程に組み込めるの
でよい。
【００１２】
【実施例】以下、本発明の好適な実施例を添付の図面を
参照して詳細に説明する。尚、図中の同じ部分にはでき
るだけ同じ符号を付している。
参照して詳細に説明する。尚、図中の同じ部分にはでき
るだけ同じ符号を付している。
【００１３】図１は、電圧昇圧回路の一例を概略的に示
した等価回路図である。同図に示すように、ポンピング
により発生される昇圧電圧ＶＰＰを伝送出力する伝送手
段として、ダイオード接続したバイポーラトランジスタ
２６を用いている。よく知られているように、ユニポー
ラ素子が電圧制御素子であるのに対し、バイポーラ素子
は電流制御素子としての特性をもつので、スイッチング
速度の向上、そして駆動力の大きさという点で利点があ
る。したがって、この例のようにＰＮ接合ダイオードを
形成するバイポーラトランジスタ２６を用いることで、
昇圧効率向上、所定の昇圧レベルへの昇圧動作の高速
化、そしてボディー効果の防止等の高度のデバイス特性
が得られる。これについて以下説明する。
した等価回路図である。同図に示すように、ポンピング
により発生される昇圧電圧ＶＰＰを伝送出力する伝送手
段として、ダイオード接続したバイポーラトランジスタ
２６を用いている。よく知られているように、ユニポー
ラ素子が電圧制御素子であるのに対し、バイポーラ素子
は電流制御素子としての特性をもつので、スイッチング
速度の向上、そして駆動力の大きさという点で利点があ
る。したがって、この例のようにＰＮ接合ダイオードを
形成するバイポーラトランジスタ２６を用いることで、
昇圧効率向上、所定の昇圧レベルへの昇圧動作の高速
化、そしてボディー効果の防止等の高度のデバイス特性
が得られる。これについて以下説明する。
【００１４】図２に、図１の回路を基板に集積した場合
の一例を断面図で示す。同図に示すのは、バイポーラト
ランジスタ２６をＣＭＯＳ工程による３重ウェル構造で
実施したものである。したがって、全体的にはＢｉＣＭ
ＯＳ工程ともいえる。その製造工程を簡単に説明すると
次の通りである。尚、図２のような構造を形成するにあ
たっては通常の一般的な各種製造方法で容易に実施で
き、それらはよく知られた技術なので、そのマスク工程
や拡散工程等の詳細な説明は省略する。
の一例を断面図で示す。同図に示すのは、バイポーラト
ランジスタ２６をＣＭＯＳ工程による３重ウェル構造で
実施したものである。したがって、全体的にはＢｉＣＭ
ＯＳ工程ともいえる。その製造工程を簡単に説明すると
次の通りである。尚、図２のような構造を形成するにあ
たっては通常の一般的な各種製造方法で容易に実施で
き、それらはよく知られた技術なので、そのマスク工程
や拡散工程等の詳細な説明は省略する。
【００１５】基板（substrate ）には第１導電形として
Ｐ形基板２８を使用し、このＰ形基板２８にまず、第２
導電形の、すなわちＮ形ウェル３０を形成する。そし
て、このＮ形ウェル３０内のほぼ中央部位にＰ形ウェル
３２を形成する。さらに、Ｎ形ウェル３０のうちＰ形ウ
ェル３２が形成されない部分にＮ+ 不純物を注入してＮ
+ 拡散領域３８を形成し、また、Ｐ形ウェル３２にＰ+
不純物及びＮ+ 不純物をそれぞれ注入してＰ+ 拡散領域
４０及びＮ+ 拡散領域４２を形成する。このようにして
バイポーラトランジスタ２６が構成される。
Ｐ形基板２８を使用し、このＰ形基板２８にまず、第２
導電形の、すなわちＮ形ウェル３０を形成する。そし
て、このＮ形ウェル３０内のほぼ中央部位にＰ形ウェル
３２を形成する。さらに、Ｎ形ウェル３０のうちＰ形ウ
ェル３２が形成されない部分にＮ+ 不純物を注入してＮ
+ 拡散領域３８を形成し、また、Ｐ形ウェル３２にＰ+
不純物及びＮ+ 不純物をそれぞれ注入してＰ+ 拡散領域
４０及びＮ+ 拡散領域４２を形成する。このようにして
バイポーラトランジスタ２６が構成される。
【００１６】加えてこの例では、Ｐ形基板２８にＮ+ 不
純物の注入でＮ+ 拡散領域３４とＮ + 拡散領域３６を形
成し、そしてこれらの上部にゲート層３５を形成するこ
とで、ＭＯＳ形のポンピングキャパシタ２２が形成され
ている。
純物の注入でＮ+ 拡散領域３４とＮ + 拡散領域３６を形
成し、そしてこれらの上部にゲート層３５を形成するこ
とで、ＭＯＳ形のポンピングキャパシタ２２が形成され
ている。
【００１７】次に、上記構造における各接続関係を説明
する。Ｎ+ 拡散領域３４とＮ+ 拡散領域３６は信号φＯ
ＳＣを受ける入力ノード２０に接続される。この入力ノ
ード２０に入力れる信号に対応して上部に形成されたゲ
ート層３５でポンピングが行われ、したがってゲート層
３５に接続されたポンピングノード２４にはポンピング
で昇圧された電圧が印加される。ポンピングノード２４
は、Ｎ形ウェル３０のＮ+ 拡散領域３８とＰ形ウェル３
２のＰ+ 拡散領域４０に共通に接続される。そして、Ｐ
形ウェル３２のＮ+ 拡散領域４２から昇圧電圧ＶＰＰが
出力される。
する。Ｎ+ 拡散領域３４とＮ+ 拡散領域３６は信号φＯ
ＳＣを受ける入力ノード２０に接続される。この入力ノ
ード２０に入力れる信号に対応して上部に形成されたゲ
ート層３５でポンピングが行われ、したがってゲート層
３５に接続されたポンピングノード２４にはポンピング
で昇圧された電圧が印加される。ポンピングノード２４
は、Ｎ形ウェル３０のＮ+ 拡散領域３８とＰ形ウェル３
２のＰ+ 拡散領域４０に共通に接続される。そして、Ｐ
形ウェル３２のＮ+ 拡散領域４２から昇圧電圧ＶＰＰが
出力される。
【００１８】このような接続関係において、ＰＮ接合ダ
イオードは、Ｎ+ 拡散領域４２とＰ形ウェル３２を通じ
て形成されることは容易に分かる。このとき、このＰＮ
接合ダイオードを介して昇圧電圧ＶＰＰを出力するため
には、ポンピングノード２４とＰ形基板２８を絶縁（is
olation ）しておく必要がある。すなわち、絶縁してお
かなければ、ポンピングノード２４にチャージされるポ
ンピング電圧がＰ形基板２８を通じて放電されてしまう
ためである。したがって、これを防止するためにＮＰＮ
バイポーラトランジスタの構造としてＰＮ接合ダイオー
ドを拡散抵抗としてのＮ形ウェル３０内に形成してい
る。これにより放電現象が防止されることは、この分野
で通常の知識を有する者であれば容易に理解できるであ
ろう。
イオードは、Ｎ+ 拡散領域４２とＰ形ウェル３２を通じ
て形成されることは容易に分かる。このとき、このＰＮ
接合ダイオードを介して昇圧電圧ＶＰＰを出力するため
には、ポンピングノード２４とＰ形基板２８を絶縁（is
olation ）しておく必要がある。すなわち、絶縁してお
かなければ、ポンピングノード２４にチャージされるポ
ンピング電圧がＰ形基板２８を通じて放電されてしまう
ためである。したがって、これを防止するためにＮＰＮ
バイポーラトランジスタの構造としてＰＮ接合ダイオー
ドを拡散抵抗としてのＮ形ウェル３０内に形成してい
る。これにより放電現象が防止されることは、この分野
で通常の知識を有する者であれば容易に理解できるであ
ろう。
【００１９】続いて、ポンピングノード２４がＮ形ウェ
ル３０のＮ+ 拡散領域３８とＰ形ウェル３２のＰ+ 拡散
領域４０に共通に接続される理由について説明する。つ
まり、ダイオード接続としたバイポーラトランジスタ２
６を用いる利点について説明しておく。
ル３０のＮ+ 拡散領域３８とＰ形ウェル３２のＰ+ 拡散
領域４０に共通に接続される理由について説明する。つ
まり、ダイオード接続としたバイポーラトランジスタ２
６を用いる利点について説明しておく。
【００２０】ポンピングノード２４によりＮ+ 拡散領域
３８を通じてＮ形ウェル３０にポンピング電圧が供給さ
れない場合、すなわちポンピングノード２４によりＰ+
拡散領域４０のみにポンピング電圧が印加される場合、
Ｐ−Ｎ順方向バイアスが発生してＰ形ウェル３２にかか
る高電圧がＮ形ウェル３０へ流れることになる。する
と、そのためにＰ形ウェル３２のＮ+ 拡散領域４２を所
定のレベルに昇圧することができなくなる。これを防止
するためには、Ｎ形ウェル３０に相応の高電圧を供給し
ておけばよい。そこで、単純にポンピングノード２４と
Ｎ+ 拡散領域３８を接続して同じ電圧を加えれば簡単で
ある。したがって、その結果を全体的にみるとダイオー
ド接続としたＮＰＮバイポーラトランジスタ２６の形態
となる。さらにこのとき、Ｐ形基板２８は、Ｐ−Ｎ順方
向バイアスのような問題を防止するために接地電圧ＧＮ
Ｄ（又は基板電圧ＶＢＢ）としておく。
３８を通じてＮ形ウェル３０にポンピング電圧が供給さ
れない場合、すなわちポンピングノード２４によりＰ+
拡散領域４０のみにポンピング電圧が印加される場合、
Ｐ−Ｎ順方向バイアスが発生してＰ形ウェル３２にかか
る高電圧がＮ形ウェル３０へ流れることになる。する
と、そのためにＰ形ウェル３２のＮ+ 拡散領域４２を所
定のレベルに昇圧することができなくなる。これを防止
するためには、Ｎ形ウェル３０に相応の高電圧を供給し
ておけばよい。そこで、単純にポンピングノード２４と
Ｎ+ 拡散領域３８を接続して同じ電圧を加えれば簡単で
ある。したがって、その結果を全体的にみるとダイオー
ド接続としたＮＰＮバイポーラトランジスタ２６の形態
となる。さらにこのとき、Ｐ形基板２８は、Ｐ−Ｎ順方
向バイアスのような問題を防止するために接地電圧ＧＮ
Ｄ（又は基板電圧ＶＢＢ）としておく。
【００２１】以上のような３重ウェル構造を用いたバイ
ポーラトランジスタ２６を形成すると、昇圧電圧ＶＰＰ
の発生に際して電流変化を抑えられ、所望の高レベルへ
昇圧して昇圧電圧ＶＰＰを発生するためにかかる時間を
最小化することが可能になる。つまり、昇圧効率性を高
めることができるので、電圧昇圧回路の動作特性が向上
する。
ポーラトランジスタ２６を形成すると、昇圧電圧ＶＰＰ
の発生に際して電流変化を抑えられ、所望の高レベルへ
昇圧して昇圧電圧ＶＰＰを発生するためにかかる時間を
最小化することが可能になる。つまり、昇圧効率性を高
めることができるので、電圧昇圧回路の動作特性が向上
する。
【００２２】このようなバイポーラトランジスタを用い
て電圧昇圧回路を構成する場合には、実際には次にあげ
る図３の例のような構成とするのが安定性等の面で好ま
しい。
て電圧昇圧回路を構成する場合には、実際には次にあげ
る図３の例のような構成とするのが安定性等の面で好ま
しい。
【００２３】図３に示す電圧昇圧回路は、チャージポン
プ（charge pump）回路の構成をもている。すなわち、
発振回路（図示略）の出力信号φＯＳＣを受け、そのト
リガされる信号φＯＳＣの１周期の間の論理変化に従っ
て２回のポンピングを行うようにした実施例である。
プ（charge pump）回路の構成をもている。すなわち、
発振回路（図示略）の出力信号φＯＳＣを受け、そのト
リガされる信号φＯＳＣの１周期の間の論理変化に従っ
て２回のポンピングを行うようにした実施例である。
【００２４】具体的には、発振回路から出力される発振
信号φＯＳＣを受ける入力ノード４４と、入力ノード４
４に入力端子が接続された第１インバータ４６と、第１
インバータ４６の出力端子に一方の電極、第１ポンピン
グノード５０に他方の電極が接続され、第１インバータ
４６の出力信号に応答して第１ポンピングノード５０を
ポンピングする第１ポンピングキャパシタ４８と、第１
ポンピングノード５０にベースとコレクタが共通に接続
され、昇圧電圧ＶＰＰを出力する昇圧ノード７２にエミ
ッタが接続された第１バイポーラトランジスタ５４と、
から１つの昇圧ブロックが構成される。さらに、入力ノ
ード４４に入力端子が接続された第２インバータ６０
と、第２インバータ６０の出力端子に入力端子が接続さ
れた第３インバータ６２と、第３インバータ６２の出力
端子に一方の電極、第２ポンピングノード６６に他方の
電極が接続され、第３インバータ６２の出力信号に応答
して第２ポンピングノード６６をポンピングする第２ポ
ンピングキャパシタ６４と、第２ポンピングノード６６
にベースとコレクタが共通に接続され、昇圧ノード７２
にエミッタが接続された第２バイポーラトランジスタ７
０と、からもう１つの昇圧ブロックが構成されている。
そして、プリチャージ回路として、ゲートに電源電圧Ｖ
ＣＣを受けるダイオード形とされ、第１ポンピングノー
ド５０をＶＣＣ−Ｖｔｎレベルにプリチャージする第１
プリチャージトランジスタ５２と、第２ポンピングノー
ド６６にゲートが接続されて第２ポンピングノード６６
のポンピング時に第１ポンピングノード５０を電源電圧
ＶＣＣレベルにプリチャージする第２プリチャージトラ
ンジスタ５６と、ゲートに電源電圧ＶＣＣを受けるダイ
オード形とされ、第２ポンピングノード６６をＶＣＣ−
Ｖｔｎレベルにプリチャージする第３プリチャージトラ
ンジスタ６８と、第１ポンピングノード５０にゲートが
接続されて第１ポンピングノード５０のポンピング時に
第２ポンピングノード６６を電源電圧ＶＣＣレベルにプ
リチャージする第４プリチャージトランジスタ５８と、
を備えている。トランジスタ５２、５６、５８、６８は
ＮＭＯＳＦＥＴである。
信号φＯＳＣを受ける入力ノード４４と、入力ノード４
４に入力端子が接続された第１インバータ４６と、第１
インバータ４６の出力端子に一方の電極、第１ポンピン
グノード５０に他方の電極が接続され、第１インバータ
４６の出力信号に応答して第１ポンピングノード５０を
ポンピングする第１ポンピングキャパシタ４８と、第１
ポンピングノード５０にベースとコレクタが共通に接続
され、昇圧電圧ＶＰＰを出力する昇圧ノード７２にエミ
ッタが接続された第１バイポーラトランジスタ５４と、
から１つの昇圧ブロックが構成される。さらに、入力ノ
ード４４に入力端子が接続された第２インバータ６０
と、第２インバータ６０の出力端子に入力端子が接続さ
れた第３インバータ６２と、第３インバータ６２の出力
端子に一方の電極、第２ポンピングノード６６に他方の
電極が接続され、第３インバータ６２の出力信号に応答
して第２ポンピングノード６６をポンピングする第２ポ
ンピングキャパシタ６４と、第２ポンピングノード６６
にベースとコレクタが共通に接続され、昇圧ノード７２
にエミッタが接続された第２バイポーラトランジスタ７
０と、からもう１つの昇圧ブロックが構成されている。
そして、プリチャージ回路として、ゲートに電源電圧Ｖ
ＣＣを受けるダイオード形とされ、第１ポンピングノー
ド５０をＶＣＣ−Ｖｔｎレベルにプリチャージする第１
プリチャージトランジスタ５２と、第２ポンピングノー
ド６６にゲートが接続されて第２ポンピングノード６６
のポンピング時に第１ポンピングノード５０を電源電圧
ＶＣＣレベルにプリチャージする第２プリチャージトラ
ンジスタ５６と、ゲートに電源電圧ＶＣＣを受けるダイ
オード形とされ、第２ポンピングノード６６をＶＣＣ−
Ｖｔｎレベルにプリチャージする第３プリチャージトラ
ンジスタ６８と、第１ポンピングノード５０にゲートが
接続されて第１ポンピングノード５０のポンピング時に
第２ポンピングノード６６を電源電圧ＶＣＣレベルにプ
リチャージする第４プリチャージトランジスタ５８と、
を備えている。トランジスタ５２、５６、５８、６８は
ＮＭＯＳＦＥＴである。
【００２５】このように、二重ポンピング動作に対応さ
せて、２つのポンピングノード５０、６６に対し図２の
ようなバイポーラトランジスタ５４、７０をそれぞれ伝
送トランジスタとして接続する。
せて、２つのポンピングノード５０、６６に対し図２の
ようなバイポーラトランジスタ５４、７０をそれぞれ伝
送トランジスタとして接続する。
【００２６】この回路の動作特性について説明する。パ
ワーオン後のメモリ装置のエネーブル前、あるいは昇圧
電圧ＶＰＰが所定のレベルに維持されていて電圧昇圧回
路がディスエーブル状態にあるときには、第１、第３プ
リチャージトランジスタ５２、６８のプリチャージによ
り、第１、第２ポンピングノード５０、６６はＶＣＣ−
Ｖｔｎレベルにプリチャージされる（Ｖｔｎはプリチャ
ージトランジスタ５２、６８のしきい電圧）。このプリ
チャージ後に、メモリ装置がエネーブルされ、あるいは
昇圧電圧ＶＰＰが所定のレベル以下に降下したとき、電
圧昇圧回路はエネーブルされる。
ワーオン後のメモリ装置のエネーブル前、あるいは昇圧
電圧ＶＰＰが所定のレベルに維持されていて電圧昇圧回
路がディスエーブル状態にあるときには、第１、第３プ
リチャージトランジスタ５２、６８のプリチャージによ
り、第１、第２ポンピングノード５０、６６はＶＣＣ−
Ｖｔｎレベルにプリチャージされる（Ｖｔｎはプリチャ
ージトランジスタ５２、６８のしきい電圧）。このプリ
チャージ後に、メモリ装置がエネーブルされ、あるいは
昇圧電圧ＶＰＰが所定のレベル以下に降下したとき、電
圧昇圧回路はエネーブルされる。
【００２７】すなわちまず、発振回路の発振動作によ
り、発振信号φＯＳＣが一定周期の矩形波として入力ノ
ード４４に入力される。
り、発振信号φＯＳＣが一定周期の矩形波として入力ノ
ード４４に入力される。
【００２８】そのときの第１過程として、発振信号φＯ
ＳＣが論理“ロウ”から論理“ハイ”に遷移して入力ノ
ード４４に入力される場合を説明する。このとき、第１
インバータ４６は論理“ロウ”の信号を出力し、第１ポ
ンピングキャパシタ４８による昇圧動作は行われず、し
たがって第１ポンピングノード５０はプリチャージレベ
ルをそのまま維持する。一方、第２インバータ６０は論
理“ロウ”の信号を、そして第３インバータ６２は論理
“ハイ”の信号を出力する。これにより、第２ポンピン
グキャパシタ６４が昇圧動作を行い、第２ポンピングノ
ード６６をプリチャージレベルのＶＣＣ−Ｖｔｎからそ
の２倍程度まで昇圧する。この昇圧されたポンピング電
圧は、第２バイポーラトランジスタ７０を通じて昇圧ノ
ード７２に伝送され、昇圧電圧ＶＰＰとして出力され
る。
ＳＣが論理“ロウ”から論理“ハイ”に遷移して入力ノ
ード４４に入力される場合を説明する。このとき、第１
インバータ４６は論理“ロウ”の信号を出力し、第１ポ
ンピングキャパシタ４８による昇圧動作は行われず、し
たがって第１ポンピングノード５０はプリチャージレベ
ルをそのまま維持する。一方、第２インバータ６０は論
理“ロウ”の信号を、そして第３インバータ６２は論理
“ハイ”の信号を出力する。これにより、第２ポンピン
グキャパシタ６４が昇圧動作を行い、第２ポンピングノ
ード６６をプリチャージレベルのＶＣＣ−Ｖｔｎからそ
の２倍程度まで昇圧する。この昇圧されたポンピング電
圧は、第２バイポーラトランジスタ７０を通じて昇圧ノ
ード７２に伝送され、昇圧電圧ＶＰＰとして出力され
る。
【００２９】ここで、第２バイポーラトランジスタ７０
は図２のように形成された素子であるので、第２ポンピ
ングノード６６と昇圧ノード７２が第２バイポーラトラ
ンジスタ７０を介して電荷分配を行う際には上述したよ
うなデバイス特性が発揮され、バイポーラ素子特有の高
速伝送が遂行されて第２ポンピングノード６６にチャー
ジされた高電圧が高速で昇圧ノード７２に伝送される。
そして、昇圧ノード７２が高電圧となっても、図２を参
照すると分かるようにボディー効果が発生しない。より
詳細に説明しておくと、図３に示す第１、第２バイポー
ラトランジスタ５４、７０のエミッタが図２に示すＮ+
拡散領域４２、ベースがＰ+ 拡散領域４０、コレクタが
Ｎ+ 拡散領域３８となる。したがって、昇圧ノード７２
が高電圧となってもボディー効果の発生が防止されるこ
とは容易に理解できる。
は図２のように形成された素子であるので、第２ポンピ
ングノード６６と昇圧ノード７２が第２バイポーラトラ
ンジスタ７０を介して電荷分配を行う際には上述したよ
うなデバイス特性が発揮され、バイポーラ素子特有の高
速伝送が遂行されて第２ポンピングノード６６にチャー
ジされた高電圧が高速で昇圧ノード７２に伝送される。
そして、昇圧ノード７２が高電圧となっても、図２を参
照すると分かるようにボディー効果が発生しない。より
詳細に説明しておくと、図３に示す第１、第２バイポー
ラトランジスタ５４、７０のエミッタが図２に示すＮ+
拡散領域４２、ベースがＰ+ 拡散領域４０、コレクタが
Ｎ+ 拡散領域３８となる。したがって、昇圧ノード７２
が高電圧となってもボディー効果の発生が防止されるこ
とは容易に理解できる。
【００３０】この第１過程で、第２ポンピングノード６
６の２（ＶＣＣ−Ｖｔｎ）レベルのポンピング電圧によ
り、第２プリチャージトランジスタ５６のチャネルが完
全（full）に導通し、第１ポンピングノード５０がＶＣ
Ｃレベルにプリチャージされる。
６の２（ＶＣＣ−Ｖｔｎ）レベルのポンピング電圧によ
り、第２プリチャージトランジスタ５６のチャネルが完
全（full）に導通し、第１ポンピングノード５０がＶＣ
Ｃレベルにプリチャージされる。
【００３１】続く第２過程として、発振信号φＯＳＣが
論理“ハイ”から論理“ロウ”に遷移して入力ノード４
４に入力される場合を説明する。このとき、第１インバ
ータ４６は論理“ハイ”の信号を出力することになる。
そして、第１ポンピングキャパシタ４８が第１ポンピン
グノード５０を、第１過程によるプリチャージレベルの
ＶＣＣから２ＶＣＣレベルに昇圧する。この昇圧された
第１ポンピングノード５０のポンピング電圧が第１バイ
ポーラトランジスタ５４を通じて昇圧ノード７２に伝送
され、第１過程より更に昇圧された昇圧電圧ＶＰＰが出
力される。一方、第２インバータ６０は論理“ハイ”の
信号を、そして第３インバータ６２は論理“ロウ”の信
号を出力する。これにより、第２ポンピングキャパシタ
６４による第２ポンピングノード６６の昇圧動作は行わ
れない。このときには、第１ポンピングノード５０の２
ＶＣＣレベルのポンピング電圧により、第４プリチャー
ジトランジスタ５８のチャネルが完全に導通し、第２ポ
ンピングノード６６はＶＣＣレベルにプリチャージされ
る。それにより、次の昇圧動作での効率性を向上させて
いる。
論理“ハイ”から論理“ロウ”に遷移して入力ノード４
４に入力される場合を説明する。このとき、第１インバ
ータ４６は論理“ハイ”の信号を出力することになる。
そして、第１ポンピングキャパシタ４８が第１ポンピン
グノード５０を、第１過程によるプリチャージレベルの
ＶＣＣから２ＶＣＣレベルに昇圧する。この昇圧された
第１ポンピングノード５０のポンピング電圧が第１バイ
ポーラトランジスタ５４を通じて昇圧ノード７２に伝送
され、第１過程より更に昇圧された昇圧電圧ＶＰＰが出
力される。一方、第２インバータ６０は論理“ハイ”の
信号を、そして第３インバータ６２は論理“ロウ”の信
号を出力する。これにより、第２ポンピングキャパシタ
６４による第２ポンピングノード６６の昇圧動作は行わ
れない。このときには、第１ポンピングノード５０の２
ＶＣＣレベルのポンピング電圧により、第４プリチャー
ジトランジスタ５８のチャネルが完全に導通し、第２ポ
ンピングノード６６はＶＣＣレベルにプリチャージされ
る。それにより、次の昇圧動作での効率性を向上させて
いる。
【００３２】ここで、第１バイポーラトランジスタ５４
も図２のように形成された素子であるので、第１ポンピ
ングノード５０と昇圧ノード７２が第１バイポーラトラ
ンジスタ５４を介して電荷分配を行う際にも上述したよ
うなデバイス特性が発揮され、バイポーラ素子特有の高
速伝送が遂行されて第１ポンピングノード５０にチャー
ジされた高電圧が高速で昇圧ノード７２に伝送される。
そして、第１過程と同様、昇圧ノード７２の高電圧によ
るボディー効果は防止される。
も図２のように形成された素子であるので、第１ポンピ
ングノード５０と昇圧ノード７２が第１バイポーラトラ
ンジスタ５４を介して電荷分配を行う際にも上述したよ
うなデバイス特性が発揮され、バイポーラ素子特有の高
速伝送が遂行されて第１ポンピングノード５０にチャー
ジされた高電圧が高速で昇圧ノード７２に伝送される。
そして、第１過程と同様、昇圧ノード７２の高電圧によ
るボディー効果は防止される。
【００３３】その後、発振信号φＯＳＣが更に論理“ロ
ウ”から論理“ハイ”に遷移して入力ノード４４に入力
され、第１過程が繰り返されるが、これから先は、ポン
ピングノード５０、６６のプリチャージレベルはＶＣＣ
レベルとなり、このレベルからの昇圧動作となるので効
率性がよい。以上のような一連の過程が反復されて所定
レベルの昇圧電圧ＶＰＰが発生される。
ウ”から論理“ハイ”に遷移して入力ノード４４に入力
され、第１過程が繰り返されるが、これから先は、ポン
ピングノード５０、６６のプリチャージレベルはＶＣＣ
レベルとなり、このレベルからの昇圧動作となるので効
率性がよい。以上のような一連の過程が反復されて所定
レベルの昇圧電圧ＶＰＰが発生される。
【００３４】図４に、図３の回路における昇圧電圧ＶＰ
Ｐ発生過程を、電圧−時間関係で示したグラフを示す。
同図より分かるように、図３の電圧昇圧回路では、昇圧
電圧ＶＰＰを所定のレベル（２ＶＣＣ程度のレベル）ま
で上昇させるセットアップタイム（set-up time）が、
従来技術に比べかなり短くなっている。
Ｐ発生過程を、電圧−時間関係で示したグラフを示す。
同図より分かるように、図３の電圧昇圧回路では、昇圧
電圧ＶＰＰを所定のレベル（２ＶＣＣ程度のレベル）ま
で上昇させるセットアップタイム（set-up time）が、
従来技術に比べかなり短くなっている。
【００３５】上記の各実施例は、本発明の技術的思想に
立脚して実現した最適の例を示したものであるが、当然
ながら、本発明の要部さえおさえてあれば、その他の構
成については上記の他にも各種実施形態が存在すること
はこの分野で通常の知識をもつ者であれば容易に理解で
きよう。
立脚して実現した最適の例を示したものであるが、当然
ながら、本発明の要部さえおさえてあれば、その他の構
成については上記の他にも各種実施形態が存在すること
はこの分野で通常の知識をもつ者であれば容易に理解で
きよう。
【００３６】
【発明の効果】以上述べてきたように本発明による電圧
昇圧回路は、伝送手段としてＰＮ接合ダイオード、特に
ダイオード接続としたバイポーラトランジスタを用いた
ことにより、ボディー効果を抑えられ、高速で効率よく
昇圧電圧を出力できるという利点がある。したがって、
電源の安定性が格段に向上し、半導体メモリ装置の動作
安定性、信頼性の向上に大きく寄与するものである。
昇圧回路は、伝送手段としてＰＮ接合ダイオード、特に
ダイオード接続としたバイポーラトランジスタを用いた
ことにより、ボディー効果を抑えられ、高速で効率よく
昇圧電圧を出力できるという利点がある。したがって、
電源の安定性が格段に向上し、半導体メモリ装置の動作
安定性、信頼性の向上に大きく寄与するものである。
【図１】本発明による電圧昇圧回路の一実施例を示す回
路図。
路図。
【図２】図１に示した回路を基板に集積した場合の例を
示す要部断面図。
示す要部断面図。
【図３】本発明による電圧昇圧回路の他の実施例を示す
回路図。
回路図。
【図４】図３の回路における昇圧電圧発生状態を、電圧
を縦軸、時間を横軸にとって従来例と比較して示したグ
ラフ。
を縦軸、時間を横軸にとって従来例と比較して示したグ
ラフ。
【図５】従来技術による電圧昇圧回路の要部を示す回路
図。
図。
２６、５４、７０ バイポーラトランジスタ ２８ Ｐ形基板 ３０ Ｎ形ウェル ３２ Ｐ形ウェル ３８ Ｎ+ 拡散領域 ４０ Ｐ+ 拡散領域 ４２ Ｎ+ 拡散領域
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０２Ｍ 3/07
Claims (9)
- 【請求項１】 一定周期の発振信号を受ける入力ノード
と、所定の電圧レベルにプリチャージされるポンピング
ノードと、昇圧電圧を出力する昇圧ノードと、入力ノー
ドに入力される発振信号に応答してポンピング動作しポ
ンピングノードを昇圧するポンピングキャパシタと、ポ
ンピングノードに発生した電圧を昇圧ノードへ伝送する
ＰＮ接合ダイオードと、を備えてなることを特徴とする
半導体メモリ装置の電圧昇圧回路。 - 【請求項２】 ＰＮ接合ダイオードがＮＰＮバイポーラ
トランジスタで形成されている請求項１記載の電圧昇圧
回路。 - 【請求項３】 第１導電形の基板に第２導電形の不純物
拡散領域を形成してなるＭＯＳ形のポンピングキャパシ
タをもつ半導体メモリ装置の電圧昇圧回路において、 基板に形成した第２導電形の第１ウェルと、第１ウェル
内に形成した第１導電形の第２ウェルと、第１ウェルに
形成されてポンピングキャパシタと接続される第２導電
形の第１拡散領域と、第２ウェルに形成されてポンピン
グキャパシタと接続される第１導電形の第２拡散領域
と、第２ウェルに形成されて昇圧電圧を出力する第２導
電形の第３拡散領域と、から構成されるバイポーラトラ
ンジスタを備えたことを特徴とする電圧昇圧回路。 - 【請求項４】 第１導電形がＰ形で、第２導電形がＮ形
である請求項３記載の電圧昇圧回路。 - 【請求項５】 一定周期の矩形波とされた発振信号に応
じて動作するチャージポンプ型の電圧昇圧回路であっ
て、 発振信号を受けて反転させる第１インバータと、第１イ
ンバータに一方の電極、第１ポンピングノードに他方の
電極が接続され、第１インバータの出力に応答して第１
ポンピングノードをポンピングする第１ポンピングキャ
パシタと、第１ポンピングノードにベースとコレクタが
共通に接続され、昇圧電圧を出力する昇圧ノードにエミ
ッタが接続された第１バイポーラトランジスタと、発振
信号を受けて反転させる第２インバータと、第２インバ
ータの出力を反転させる第３インバータと、第３インバ
ータに一方の電極、第２ポンピングノードに他方の電極
が接続され、第３インバータの出力に応答して第２ポン
ピングノードをポンピングする第２ポンピングキャパシ
タと、第２ポンピングノードにベースとコレクタが共通
に接続され、昇圧ノードにエミッタが接続された第２バ
イポーラトランジスタと、を備えてなることを特徴とす
る電圧昇圧回路。 - 【請求項６】 第１ポンピングノードをプリチャージす
るダイオード形の第１プリチャージトランジスタと、第
２ポンピングノードにゲートが接続されて第２ポンピン
グノードのポンピング時に第１ポンピングノードをプリ
チャージする第２プリチャージトランジスタと、第２ポ
ンピングノードをプリチャージするダイオード形の第３
プリチャージトランジスタと、第１ポンピングノードに
ゲートが接続されて第１ポンピングノードのポンピング
時に第２ポンピングノードをプリチャージする第４プリ
チャージトランジスタと、を更に備える請求項５記載の
電圧昇圧回路。 - 【請求項７】 発振信号によるポンピングで昇圧した電
圧を発生し、これを伝送手段を介して昇圧ノードへ伝送
し昇圧電圧として出力するようになった電圧昇圧回路に
おいて、伝送手段にＰＮ接合ダイオードを用いたことを
特徴とする電圧昇圧回路。 - 【請求項８】 ダイオード接続としたバイポーラトラン
ジスタでＰＮ接合ダイオードを形成した請求項７記載の
電圧昇圧回路 - 【請求項９】 Ｐ形基板に形成したＮ形ウェルと、この
Ｎ形ウェル内に形成したＰ形ウェルと、前記Ｎ形ウェル
に形成したコレクタ端子としてのＮ形拡散領域と、前記
Ｐ形ウェルに形成したエミッタ端子としてのＮ形拡散領
域と、前記Ｐ形ウェルに形成したベース端子としてのＰ
形拡散領域と、からバイポーラトランジスタを構成し、
コレクタ端子とベース端子を電気的に接続してダイオー
ド接続とした請求項８記載の電圧昇圧回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1993P24483 | 1993-11-17 | ||
| KR1019930024483A KR0157334B1 (ko) | 1993-11-17 | 1993-11-17 | 반도체 메모리 장치의 전압 승압회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07183471A true JPH07183471A (ja) | 1995-07-21 |
| JP3550197B2 JP3550197B2 (ja) | 2004-08-04 |
Family
ID=19368290
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28175594A Expired - Fee Related JP3550197B2 (ja) | 1993-11-17 | 1994-11-16 | 半導体メモリ装置の電圧昇圧回路 |
Country Status (8)
| Country | Link |
|---|---|
| US (2) | US5521871A (ja) |
| EP (1) | EP0653760B1 (ja) |
| JP (1) | JP3550197B2 (ja) |
| KR (1) | KR0157334B1 (ja) |
| CN (1) | CN1107955C (ja) |
| DE (1) | DE69427066T2 (ja) |
| RU (1) | RU2138085C1 (ja) |
| TW (1) | TW247969B (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008125265A (ja) * | 2006-11-14 | 2008-05-29 | Nec Electronics Corp | チャージポンプ回路 |
| JP2009044933A (ja) * | 2007-08-10 | 2009-02-26 | Denso Corp | 倍電圧整流回路 |
| JP2011055235A (ja) * | 2009-09-01 | 2011-03-17 | Nec Lcd Technologies Ltd | ブートストラップ回路 |
Families Citing this family (30)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3102833B2 (ja) * | 1994-09-06 | 2000-10-23 | 株式会社 沖マイクロデザイン | 昇圧回路 |
| KR0145615B1 (ko) * | 1995-03-13 | 1998-12-01 | 김광호 | 박막 트랜지스터 액정 표시장치의 구동장치 |
| US5698877A (en) * | 1995-10-31 | 1997-12-16 | Gonzalez; Fernando | Charge-pumping to increase electron collection efficiency |
| US5920225A (en) * | 1995-12-20 | 1999-07-06 | Hyundai Electronic Industries, Co., Ltd. | Negative voltage drive circuit |
| US5703827A (en) * | 1996-02-29 | 1997-12-30 | Monolithic System Technology, Inc. | Method and structure for generating a boosted word line voltage and a back bias voltage for a memory array |
| DE69627142T2 (de) * | 1996-08-02 | 2003-10-16 | Stmicroelectronics S.R.L., Agrate Brianza | Bidirektionale Ladungspumpe |
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