JPH07183517A

JPH07183517A - 双方向性スイッチ

Info

Publication number: JPH07183517A
Application number: JP6275059A
Authority: JP
Inventors: Robert Pezzani; ロバート・ペザニ
Original assignee: SGS Thomson Microelectronics SA; SGS Thomson Microelectronics Inc
Current assignee: STMicroelectronics SA; STMicroelectronics lnc USA
Priority date: 1993-11-10
Filing date: 1994-11-09
Publication date: 1995-07-21
Anticipated expiration: 2013-02-18
Also published as: FR2712428B1; EP0652598A3; JP2717633B2; FR2712428A1; EP0652598A2; US5608235A

Abstract

(57)【要約】【目的】幹線のような供給源によって供給される交流
電流を直接に切換え、トリガで電圧制御されることがで
き、制御端子がコンポーネントの主要端子の所与の１つ
に関して供給されるコンポーネントを提供する。【構成】電圧制御された電力モノリシック双方向性ス
イッチは、２つの主要端子を有し、電圧が主要端子の１
つに参照される制御電極を含み、さらに横方向Ｐチャネ
ルＭＯＳトランジスタと、垂直ＮチャネルＭＯＳトラン
ジスタとを含み、垂直ＮチャネルＭＯＳトランジスタの
ソースウェルはまた、横方向トランジスタのソースを構
成し、さらに、第１の３つの領域が横方向ＭＯＳトラン
ジスタのソース、ドレイン、およびチャネルに対応する
横方向サイリスタと、横方向サイリスタと並列に配置さ
れた第１の垂直サイリスタと、第１の極性と逆の極性を
有し、垂直ＭＯＳトランジスタと並列に配置された第２
の垂直サイリスタとを含む。

Description

【発明の詳細な説明】

【０００１】

【発明の背景】この発明は、制御された双方向性スイッ
チを形成する半導体コンポーネントに関する。特に、こ
の発明は、たとえば幹線に接続された負荷を直接に制御
するために、高電流に耐えることができるようなスイッ
チを提供する。

【０００２】

【関連技術の説明】一般に最も知られている、交流電流
の切換えを制御するために用いられる双方向性スイッチ
は、２つのサイリスタの並列で、先端から末端への接続
に対応するトライアックである。トライアックは、サイ
リスタと同様に電流制御される。導通のトリガを確実に
するために必要な制御電流は高く、実質的にはサイリス
タに対してよりもトライアックに対しての方が高い。典
型的な値は数１０ｍＡである。そのような高い値のため
に、典型的にはトライアックは直接ＭＯＳ論理回路によ
って制御することができない。

【０００３】さらに、ＭＯＳ型インタフェースを介して
制御手段を備えている従来の電力コンポーネント、すな
わち、電圧制御されたコンポーネントは、主にＭＯＳト
ランジスタ、ＩＧＢＴ、ＭＣＴ、またはアナログであ
る。最後の２つのコンポーネントは、制御ＭＯＳコンポ
ーネントと電力機能のためのバイポーラコンポーネント
（ＩＧＢＴに対するバイポーラトランジスタおよびＭＣ
Ｔに対するサイリスタ）との組合わせである。

【０００４】上記のコンポーネントは、交流電源での動
作のために整流ブリッジの使用を伴う、単方向性である
点と、特にコンポーネントの全表面に関してＭＯＳ型素
子の占める表面が大きいために、アンペア当たりの費用
の比率が高いという点で、欠点がある。

【０００５】

【発明の概要】この発明の目的は、トライアックと同
様、幹線のような供給源によって供給される交流電流を
直接に切換え、トリガで電圧制御されることができ、制
御端子がコンポーネントの主要端子の所与の１つを基準
として供給されるコンポーネントを提供することであ
る。

【０００６】この発明のさらに他の目的は、特に、ＭＯ
Ｓ素子によって占められる表面が減少するために、およ
びさらにこれらのＭＯＳ素子が単純な構造を有するため
にアンペア当たりの費用の比率が低いコンポーネントを
提供することである。

【０００７】これらの目的を達成するために、この発明
は、２つの主要端子と、その電圧が主要端子の１つに関
して参照される制御電極とを有する、モノリシックな電
圧制御された双方向性スイッチを提供する。このスイッ
チは、横方向ＰチャネルＭＯＳトランジスタおよび垂直
ＮチャネルＭＯＳトランジスタを含む。垂直Ｎチャネル
ＭＯＳトランジスタのソースウェルはまた、横方向Ｐチ
ャネルＭＯＳトランジスタのソースを構成する。Ｎおよ
びＰ導電タイプは、逆にすることができる。

【０００８】この発明の局面に従えば、電圧制御された
スイッチは、第１の導電タイプの半導体基板内に、第２
の導電タイプの少なくとも第１のウェルおよび少なくと
も第２のウェルと、第２のウェルの各々の内に形成さ
れ、第２のウェルの周囲の一部に沿って延びて第１のチ
ャネルを規定する、第１の導電タイプの第１の領域と、
第２のウェルおよび第１の領域の上に形成されたメタラ
イゼーションに接続された第１の主要端子と、第１のウ
ェルの上に形成されたメタライゼーションに接続された
第２の主要端子と、第１のチャネルの上に形成された、
第１の絶縁ゲートに接続され、第１および第２のウェル
の各々の間の間隙の一部に対応する第２のチャネルの上
に形成された、第２の絶縁ゲートに接続された制御端子
とを含む。

【０００９】この発明はまた、２つの主要端子を有し、
その電圧が主要端子の１つに関して参照される制御電極
によって制御される、電圧制御された電力モノリシック
双方向性スイッチを提供する。電圧制御されたスイッチ
は、横方向ＰチャネルＭＯＳトランジスタと、垂直Ｎチ
ャネルＭＯＳトランジスタとを含み、垂直ＮチャネルＭ
ＯＳトランジスタのソースウェルはまた、ＰチャネルＭ
ＯＳトランジスタのソースを構成し、さらに３つの第１
の領域が横方向ＭＯＳトランジスタのソース、ドレイ
ン、およびチャネルに対応する横方向サイリスタと、横
方向サイリスタと並列に配置された第１の垂直サイリス
タと、極性が第１の垂直サイリスタの極性と逆で、垂直
ＭＯＳトランジスタと並列に接続された第２の垂直サイ
リスタとを含む。

【００１０】この発明の局面に従えば、この電力スイッ
チは、第１の導電タイプの基板と、この基板の上表面内
に形成された、第２の導電タイプの少なくとも第１およ
び第２のウェルと、第２のウェルの各々の内に形成さ
れ、第２のウェルの周囲の一部に沿って延びて第１のチ
ャネルを規定する、第１の導電タイプの小さい表面を有
する少なくとも第１の領域と、第２のウェルの各々に延
び、実質的に第２のウェルの表面の半分を占める、第１
の導電タイプの第２の領域と、基板の下表面の近くに形
成された第２の導電タイプの層と、第２の領域を補足す
るように、１つ以上の第２のウェルの区域に面する第２
の導電タイプの層内に形成された、第１の導電タイプの
第３の領域と、上表面上の第２のウェルを基板の下表面
の近くに形成された層に接続する、第２の導電タイプの
深い拡散領域と、第１のウェル内に形成された、第１の
導電タイプの第４の領域と、第１の領域を第２のウェル
に接続する第１のメタライゼーションと、第４の領域を
深い拡散領域に接続する第２のメタライゼーションと、
第２のウェルおよび第２の領域の上に形成された第３の
メタライゼーションに接続された第１の主要端子と、下
表面上の第４のメタライゼーションに接続された第２の
主要端子と、第１のチャネルの上に形成された第１の絶
縁ゲートに接続され、第１および第２のウェルの各々の
間の間隙の一部に対応する第２のチャネルの上に形成さ
れた第２の絶縁ゲートに接続された制御端子とを含む。

【００１１】この発明の上述のおよび他の目的、特徴、
局面および利点は、添付の図面と関連して、この発明の
以下の詳細な説明より明らかになるであろう。

【００１２】集積回路の図解では慣例であるように、半
導体コンポーネントの断面図を表わす種々の図面は、一
定の尺度で描かれたものではなく、種々の層の縦横の寸
法は、図面を簡単にするために任意に拡大され、また縮
小される。

【００１３】

【詳細な説明】図１は、この発明が実現することを目指
すコンポーネントを図式的に表わす。このコンポーネン
トは、２つの主要端子ａ１およびａ２ならびに制御端子
ｇを含むスイッチを構成する。端子ａ１およびａ２は、
負荷を介して交流電源に接続されるように設計される。
以下の説明では、端子ａ１は基準端子、たとえば接地で
あり、端子ａ２の電圧は択一的に、端子ａ１の基準電圧
に関して正および負の値を有すると仮定される。

【００１４】以下で説明される実施例では、端子ｇに与
えられる信号の切換は、端子ａ２が端子ａ１に関して正
であるとき、端子ａ１の電圧に関して正でなければなら
ず、端子ａ２が端子ａ１に関して負であるとき、端子ａ
１の電圧に関して負でなければならない。

【００１５】この発明の第１の局面に従えば、図１にお
いて図示されるようなコンポーネントは、端子ａ１とａ
２との間に低電力、すなわち、低電流のみを導通するこ
とができる。このようなコンポーネントは、図２または
図３において図示されるようにサイリスタまたはトライ
アックと組合されるとき、高電流を切換るために用いる
ことができる。

【００１６】図２において、２つのサイリスタＴｈ１お
よびＴｈ２は、端子Ａ１とＡ２との間に、互いに先端が
末端に接続される。サイリスタゲートは、この発明に従
うコンポーネントの端子ａ１およびａ２にそれぞれ接続
される。この場合、この発明に従うコンポーネントの端
子ｇが端子Ａ１に関して正にバイアスされ、一方、端子
Ａ１が端子ａ２に関して正であると、サイリスタＴｈ２
はオンとなり、端子ｇが端子Ａ１に関して負にバイアス
され、一方、端子Ａ１が端子Ａ２に関して負であると、
サイリスタＴｈ１はオンとなる。

【００１７】図３は、サイリスタＴｈ１およびＴｈ２
が、ゲートが端子ａ１に接続されかつゲートに対応する
端子と逆の主要端子Ａ２が端子ａ２に接続されるトライ
アックＴＲ１と置換えられる同様の回路を表わす。

【００１８】この発明に従うコンポーネントの他の適用
は、当業者には明らかになるであろう。上で説明された
２つの適用において、この発明に従うコンポーネント
は、主要電力コンポーネントの端子に印加された全電
圧、すなわち、たとえば幹線電圧（米国における１１０
ボルトＡＣ／６０Ｈｚまたはヨーロッパにおける２２０
ボルトＡＣ／５０Ｈｚのような商用電源電圧）に耐える
ことができるが、対照的に、コンポーネントは低電流
（サイリスタまたはトライアックのゲート電流）のみを
導通しなければならない。

【００１９】図４は、この発明に従うコンポーネントの
実施例の断面概略図である。このコンポーネントは、第
１の導電タイプの半導体基板から組立てられる。以下の
説明において、第１の導電タイプがＮで、第２の導電タ
イプがＰであることが仮定されるが、もちろん、これら
の導電タイプは逆にすることができ、分極も対応して逆
にされる。第１のＰ型ウェル２および第２のＰ型ウェル
３は、基板の上表面内に形成される。高度にドープされ
た（Ｎ⁺）Ｎ型領域４は第２のウェル３内に形成され
る。領域４は少なくともＰ型ウェルの一端に沿って延
び、Ｐ型ウェルの両端とともにチャネル領域５を規定す
る。好ましくは、チャネル領域５に対応するＰ型ウェル
区域は、先に形成されたＰ型領域であり、ドーピングレ
ベル（Ｐ^-）が低い。領域３、４、５は、垂直電力ＭＯ
Ｓトランジスタの従来のセルに対応する。従来、上から
みると、四角または円形の領域４が領域５を取囲み、領
域５が順に基板１の明らかな部分６を取囲む。さらに、
図４において図示されたコンポーネントは、マルチセル
ラであり得る。すなわち、ウェル３の内部に、複数の環
状Ｎ⁺型領域４および関連の領域５を含むことができ
る。同様に、ウェル２と同様のＰ型ウェルは、ウェル３
の反対側のウェル２に対して対称的に配置することがで
きる。

【００２０】Ｐ型ウェル２および３は、一定の距離で並
列に延びる、対面する端部を有する。これらの端部の間
に延びるＮ型基板の一部８は、薄い絶縁層１０で被覆さ
れ、これは順に導電性ゲート１１で被覆される。同様
に、チャネル領域５は、薄い絶縁層１２で被覆され、こ
れは順に導電性ゲート１３で被覆される。ウェル２の上
表面は、メタライゼーション１５で被覆され、チャネル
領域５を除く、ウェル３および領域４の上表面は、メタ
ライゼーション１６で被覆される。

【００２１】絶縁層１０および１２は従来、酸化シリコ
ンでできている。すべての導電層１１、１３、１５、１
６は、メタライゼーションによって形成することができ
るが、たとえば、多結晶シリコン、金属シリサイド、金
属シリサイドで被覆された多結晶シリコン、導電性合
金、または複合導電層のような他の導電材料もまた、こ
れらの層の１つまたはいくつかを形成するのに用いるこ
とができる。

【００２２】好ましくは、基板１の背面は、基板１と同
じ導電タイプを有する、高度にドープされた（Ｎ⁺）層
１８を含む。より好ましくは、層１８の背面は、浮動メ
タライゼーション１９で被覆される。

【００２３】メタライゼーション１６はコンポーネント
端子ａ１を形成し、メタライゼーション１５はコンポー
ネント端子ａ２を形成し、相互接続メタライゼーション
１１および１３はコンポーネントのゲート端子ｇを形成
する。

【００２４】図４のコンポーネントの等価回路は、図６
に図示されている。コンポーネントは２つのＭＯＳトラ
ンジスタを含む。第１のＭＯＳトランジスタは、ソース
がＮ ⁺領域４によって形成され、ゲートがメタライゼー
ション１３によって構成され、ドレインが基板１に対応
するＮチャネルトランジスタｔｎである。第２のＭＯＳ
トランジスタは、ゲート、ソース、およびドレインが、
それぞれメタライゼーション１１、ウェル３および２に
対応するＰチャネルトランジスタｔｐである。このＰチ
ャネルＭＯＳトランジスタｔｐは対称であり、すなわ
ち、両方向において電圧を対称的に阻止することができ
る。ウェル３と基板１との接合は、トランジスタｔｎ上
に、逆並列に、先端が末端に接続されたダイオードｄ１
に対応し、ウェル２と基板１との接合は、トランジスタ
ｔｎに直列のダイオードｄ２に対応し、そのアノードは
端子ａ２に接続される。これらの接合は、基板１が高い
抵抗率を有するために、高電圧に耐えることができる。
さらに、基板が低いドーピングレベルを有するために感
度の高いＰチャネルＭＯＳトランジスタは、降伏電圧を
改良するために、比較的重要なゲート酸化膜の厚さを有
することができる。この厚さは、たとえば、１−２μｍ
でもよく、チャネルの長さは約２００−３００μｍでも
よい。対照的に、より感度を高くするために、不可避的
に基板１より高度にドープされたチャネル５を有する、
ＮチャネルＭＯＳトランジスタは、たとえば、約０．１
−０．３μｍのより薄い絶縁ゲート、および、たとえ
ば、５−５０μｍのより短いチャネルの長さを有しなけ
ればならない。しかし、垂直ＭＯＳトランジスタの分野
ではよく知られているように、これらの小さい寸法は、
トランジスタセルの特定の配置によって確実にされる降
伏電圧にとって、重要ではない。

【００２５】交流電圧が端子ａ１および端子ａ２の間で
印加されるときの、この発明に従うコンポーネントの動
作を、以下に説明する。すべての場合において、端子ａ
１は基準電圧、たとえば接地に接続されると仮定され
る。

【００２６】図４は、端子ａ２が端子ａ１に関して正で
あり、たとえば、約１００ボルトの電圧に接続される場
合を図示している。この場合、ウェル２と基板１（ダイ
オードｄ２）との間のＰＮ接合は導通し、端子ａ１に向
かって流れる電流はＮチャネルＭＯＳトランジスタ（ｔ
ｎ）によって阻止される。正電圧が端子ｇに印加される
と、ゲート１３の作用が領域５にチャネルを発生させ、
電流が点線で描かれた経路に沿って、端子ａ２から基板
１、層１８、メタライゼーション１９、層１８、基板
１、チャネル区域５内に、次に領域４および端子ａ１に
流れる。端子ｇ上のこの正の制御電圧は、Ｐチャネルト
ランジスタの阻止状態を強め、したがって、チャネル８
内のゲート１１の下には電流が流れない。

【００２７】図５は、端子ａ２が端子ａ１に関して負で
ある場合を図示している。この場合、端子ｇへの負制御
電圧の印加でＰチャネルＭＯＳトランジスタが導通し、
電流が点線で描かれた経路に沿って、端子ａ１から端子
ａ２に流れる。端子ｇ上のこの負電圧は、Ｎチャネルト
ランジスタの阻止状態を強める。

【００２８】こうして、この発明に従うコンポーネント
は、主要端子間で交流電圧を受けることのできる電圧制
御されたデバイスを構成し、制御端子ｇは、常に同じ主
要端子（ａ１）に関して参照される。こうして、この発
明の目的が達成される。しかし、このコンポーネントに
おいて、電流経路は、ＭＯＳトランジスタのチャネルを
介する通路を含む。したがって、大型のコンポーネント
が与えられなければ、導通抵抗器に対して非常に低い値
を得ることが困難であり、そのため、このデバイスは、
幹線端子に接続された高電力負荷を直接に切換えるのに
は適切ではないであろう。

【００２９】この理由のため、図２および図３を参照し
て上で説明されたように、図４および図５のコンポーネ
ントは、トライアックに対するまたは１組のサイリスタ
に対する制御デバイスとして用いられ、この発明に従う
コンポーネントは、サイリスタまたはトライアックのゲ
ート電流を単に阻止または導通するだけでよい。

【００３０】この発明の別の局面に従うと、図４、図
５、図６の１つのようなコンポーネントはモノリシック
な構造に集積され、オンとなった後、サイリスタがＭＯ
Ｓトランジスタを中継ぎする。このコンポーネントは、
より高い電流を導通することができ、したがって、高電
力負荷の幹線の電圧を直接に切換えることができる。

【００３１】この、他の局面の実施例は、図７に図示さ
れ、図４におけるのと同じ参照符号が同じ機能を有する
素子を示す。このコンポーネントは、基板１、第１のＰ
型ウェル２、第２のＰ型ウェル３、Ｎ⁺領域４、チャネ
ル領域８、トランジスタｔｐに対するゲート絶縁層１０
および対応する重ねられたゲート層１１、ならびにトラ
ンジスタｔｎに対する絶縁ゲート層１２および対応する
ゲート層１３を含む。メタライゼーション１６は、領域
４の上表面をウェル３の上部の隣接した表面領域に接続
する。基板１の背面は、Ｎ⁺型層１８を含む代わりに、
Ｐ型層２０を含む。

【００３２】図７の構造はまた、コンポーネントの最大
表面がウェル３（または対応の複数のウェル）によって
占められるという点で、図４の構造と異なる。ウェル３
は以下の２つの区域に分割される。すなわち、このウェ
ルがコンポーネントの表面まで延びる１つの領域、およ
び実質的に同等の表面を有し、Ｎ⁺型領域２１がウェル
３に形成される別の領域である。領域２０内のコンポー
ネントの背面上に、Ｎ ⁺型領域２２が突出して、ウェル
３の表面に関して領域２１を実質的に補足する。さら
に、Ｐ型の深い拡散領域２３が、コンポーネントの上表
面上のウェル２をコンポーネントの下表面上の領域２０
に接続する。図７に図示されているように、好ましく
は、深い拡散領域２３が周囲に配置され、同時に、ウェ
ル型サイリスタと同じようにコンポーネントを絶縁す
る。次に、Ｎ型領域２４が、チャネル領域８の近くのＰ
型ウェル２内に形成される。領域２４は、メタライゼー
ション２５を介して、深い拡散領域２３の上表面に接続
される。

【００３３】上記のように、ゲート１１および１３は端
子ｇに接続される。この場合、メタライゼーション１６
およびメタライゼーション２５がフローティングとな
り、ウェル３の上表面とＮ⁺型領域２１の上表面とは、
端子Ａ１に接続される導電層２６で被覆される。背面メ
タライゼーション２７は、（図４の場合におけるように
フローティングとなる代わりに）端子Ａ２に接続され
る。

【００３４】電圧制御されたデバイスの動作は、端子Ａ
１に対する端子Ａ２の２つの可能な分極モードを参照し
て、今説明されるであろう。上記のように、端子Ａ１が
接地され、端子Ａ２は端子Ａ１に対して正または負であ
ることが仮定される。電圧が端子ｇに印加されなければ
（すなわち、端子ｇがフローティングし続けていれ
ば）、端子Ａ２が端子Ａ１に対して正であれば、ウェル
３と基板１との間のＰＮ接合が、逆電圧を阻止し、端子
Ａ２が端子Ａ１に対して負であれば、層２０と基板１と
の間のＰＮ接合が、電圧を阻止する。

【００３５】図７は、端子Ａ２が端子Ａ１に対して正で
あるときのコンポーネントのスイッチングオンを図示し
ている。この場合、コンポーネントが最初は阻止されて
いるので、端子Ａ１に関して正である電圧の制御端子ｇ
への印加は、チャネルが領域５内に形成されることを引
起こす。電流ｉ１は、メタライゼーション２７の端子Ａ
２から、Ｐ型領域２０、基板１、基板１の領域６、チャ
ネル５、領域４、メタライゼーション１６、ウェル３の
一部、および領域２１を介して、端子Ａ１に向かって流
れる。メタライゼーション１６からＮ⁺領域２１に向か
って流れる電流は、層２０、１、３、および２１を含む
ＰＮＰＮサイリスタに対するゲート電流のように作用
し、こうして、ＰＮＰＮサイリスタはトリガし、電流Ｉ
２が非常に低い電圧降下で、その端子間を流れることを
引起こす。（領域２２と同様に）領域２１は、エミッタ
短絡を含み得る。すなわち、領域２１および２２は遮ら
れ、そのためウェル３の一部が遮られた区域内の表面に
現われる。ＰＮＰＮサイリスタは、その端子間の電圧が
逆になるとき（またはより正確には、そこを流れる電流
Ｉ２がその維持電流ＩＨより低くなるとすぐ）、阻止さ
れる。

【００３６】図８は、端子Ａ２が端子Ａ１に対して負で
ある場合を図示している。ゲートｇは、スイッチングオ
ンを引起こすために、端子Ａ１に関して負にバイアスさ
れる。次に、ゲート１１の下のＮ型基板領域８内にチャ
ネルが形成され、図６のＰチャネルＭＯＳトランジスタ
ｔｐに対応するトランジスタが導通する。電流ｉ３は、
端子Ａ１から、ウェル３、チャネル８、ウェル２の一
部、領域２４、メタライゼーション２５、深い拡散領域
２３の内を、層２０および端子Ａ２に向かって流れる。
電流ｉ３は、領域３、８、２、２４によって形成される
横方向ＰＮＰＮサイリスタのスイッチングオンに対応
し、それが領域３、１、２０、および２２を含む主要な
垂直サイリスタの導通を引起こし、電流Ｉ４が端子Ａ２
とＡ１との間を流れる。ＰＮＰＮサイリスタは、その端
子間の電圧が逆になると（そこを流れる電流Ｉ２が維持
電流ＩＨより低くなるとすぐに）、阻止される。

【００３７】図９は、図７のコンポーネントの上左部分
の代替の実施例を図示している。この代替の実施例にお
いて、ウェル２は、深い拡散領域２３に接触せず、一
方、メタライゼーション２５が、依然として領域２３お
よび２４の上表面を接続する。

【００３８】特にサイリスタおよびトライアックの製作
の分野における当業者には明らかであるように、上記の
開示された好ましい実施例には種々の修正が行なわれて
もよい。特に、種々の層のドーピングレベルおよび寸法
は、図４および図５の実施例に対しては、垂直ＭＯＳト
ランジスタの製作のために従来用いられたものに対応す
るため、および図７および図８の実施例に対しては、サ
イリスタおよびトライアックの製作に従来用いられたも
のに対応するため、示されない。これらの種々のコンポ
ーネントに対して用いられるすべのて従来の代替の実施
例もまた、この発明に従うデバイスに組入れることがで
きる。

【００３９】この発明の１つの特定の実施例を説明した
が、種々の変更、修正、および改良は、当業者にはたや
すく思いつくであろう。これらの変更、修正、および改
良は、この開示の一部であると意図され、この発明の精
神および範囲内であると意図される。したがって、上述
の説明は単に例示するものであり、制限するものとして
は意図されない。この発明は前掲の特許請求の範囲およ
びその均等物に規定されるものとしてのみ制限される。

【図面の簡単な説明】

【図１】この発明が実現することを目指すコンポーネン
トのブロック図である。

【図２】図１のコンポーネントの可能な使い方の図であ
る。

【図３】図１のコンポーネントの可能な使い方の図であ
る。

【図４】一の分極モードでのこの発明に従うコンポーネ
ントの実施例の断面図である。

【図５】別の分極モードでのこの発明に従うコンポーネ
ントの実施例の断面図である。

【図６】図４および図５のコンポーネントの等価な概略
図である。

【図７】一の分極モードでの、電力スイッチとして直接
に用いることのできるこの発明に従うコンポーネントの
モノリシックな組合わせの断面図である。

【図８】別の分極モードでの、電力スイッチとして直接
に用いることのできるこの発明に従うコンポーネントの
モノリシックな組合わせの断面図である。

【図９】図７および図８のコンポーネントの一部の代替
の実施例の断面図である。

【符号の説明】

２第１のＰ型ウェル３第２のＰ型ウェル４高度にドープされた（Ｎ⁺）Ｎ型領域５第１のチャネル領域８第２のチャネル領域ａ１主要端子ａ２主要端子ｇ制御電極

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０３Ｋ 17/725 Ｚ 9383−5Ｊ

Claims

【特許請求の範囲】

【請求項１】２つの主要端子（ａ１、ａ２）を有し、
その電圧が主要端子の１つ（ａ１）に関して参照される
制御電極（ｇ）によって制御される、電圧制御されたモ
ノリシック双方向性スイッチであって、Ｎ型半導体基板
内に、横方向ＰチャネルＭＯＳトランジスタ（２、８、３）
と、垂直ＮチャネルＭＯＳトランジスタ（３−４、５、６−
１）とを含み、前記垂直ＮチャネルＭＯＳトランジスタのソースウェル
（３）はまた、横方向ＰチャネルＭＯＳトランジスタの
ソースを構成し、さらに前記共通ソースに接続された第
１の主要端子と、横方向Ｐチャネルトランジスタのドレインに接続された
第２の主要端子と、前記ＭＯＳトランジスタのゲートに接続された制御端子
とを含む、双方向性スイッチ。
【請求項２】ＮおよびＰ導電タイプが逆にされた、請
求項１に記載の双方向性スイッチ。
【請求項３】２つの主要端子（ａ１、ａ２）およびそ
の電圧が主要端子の１つ（ａ１）に関して参照される制
御電極（ｇ）を有する電圧制御されたモノリシック双方
向性スイッチであって、第１の導電タイプの半導体基板
（１）内に、第２の導電タイプの、少なくとも第１のウェル（２）お
よび少なくとも第２のウェル（３）と、第２のウェルの周囲に形成され、第１のチャネル（５）
を規定する第１の導電タイプの第１の領域（４）と、第２のウェルおよび第１の領域の上に形成されたメタラ
イゼーション（１６）に接続された第１の主要端子（ａ
１）と、第１のウェルの上に形成されたメタライゼーション（１
５）に接続された第２の主要端子（ａ２）と、前記第１のチャネル（５）の上に形成された、第１の絶
縁ゲート（１３）に接続され、かつ前記第１および第２
のウェルの各々の間の隔たりの一部に対応する第２のチ
ャネル（８）の上に形成された、第２の絶縁ゲート（１
１）に接続された制御端子（ｇ）とを含む、電圧制御さ
れたモノリシック双方向性スイッチ。
【請求項４】基板の背面が、外部表面がメタライゼー
ション（１９）で被覆された第１の導電タイプの高度に
ドープされた領域（１８）を含む、請求項１に記載の双
方向性スイッチ。
【請求項５】トライアックまたは１組のサイリスタに
対するゲート制御コンポーネントとして適用される、請
求項１から４のいずれかに記載の双方向性スイッチ。
【請求項６】２つの主要端子（Ａ１、Ａ２）を有し、
その電圧が前記主要端子の１つ（Ａ１）に関して参照さ
れる制御電極によって制御される、電圧制御された電力
モノリシック双方向性スイッチであって、横方向ＰチャネルＭＯＳトランジスタ（２、８、３）
と、ＰチャネルＭＯＳトランジスタのソースをも構成するソ
ースウェル（３）を有する垂直ＮチャネルＭＯＳトラン
ジスタ（３−４、５、６−１）と、横方向サイリスタ（３、８、２、２４）とを含み、その
第１の３つの領域が前記横方向ＭＯＳサイリスタのソー
ス、ドレイン、およびチャネルに対応し、さらに前記横
方向サイリスタと並列の第１の垂直サイリスタ（３、
１、２０、２２）と、第１の極性と逆の極性を有し、前記垂直ＭＯＳトランジ
スタと並列に配置された、第２の垂直サイリスタ（２
１、３、１、２０）とを含む、双方向性スイッチ。
【請求項７】２つの主要端子（Ａ１、Ａ２）を有し、
その電圧が前記主要端子の１つ（Ａ１）に関して参照さ
れる制御電極（ｇ）を含む、電圧制御された電力モノリ
シック双方向性スイッチであって、上および下表面を有する第１の導電タイプの基板（１）
と、前記上表面内に形成された第２の導電タイプの、少なく
とも第１のウェル（２）および第２のウェル（３）と、第２のウェルの各々に形成され、第２のウェルの周囲の
一部に沿って延び、第１のチャネル（５）を規定する、
第１の導電タイプの第１の小さい表面領域（４）と、第２のウェル（３）の各々に延び、前記第２のウェルの
表面の半分を実質的に占める、第１の導電タイプの第２
の領域（２１）と、前記下表面に形成された第２の導電タイプの層（２０）
と、前記層（２０）内に形成され、前記第２の領域を補足す
るように第２のウェルの一部に実質的に面する、第１の
導電タイプの第３の領域（２２）と、前記上表面上の第２のウェル（２）を前記層（２０）に
接続する、第２の導電タイプの深い拡散領域（２３）
と、前記第１のウェル（２）内に形成された、第１の導電タ
イプの第４の領域（２４）と、前記第１の領域（４）を前記第２のウェルに接続する第
１のメタライゼーション（１６）と、前記第４の領域（２４）を前記深い拡散領域（２３）に
接続する第２のメタライゼーション（２５）と、第２のウェル（３）および第２の領域（２１）の上に形
成された第３のメタライゼーション（２６）に接続され
た第１の主要端子（Ａ１）と、背面の上の第４のメタライゼーション（２７）に接続さ
れた第２の主要端子（Ａ２）と、第１のチャネル（５）の上に形成された第１の絶縁ゲー
トに接続され、かつ前記第１および第２のウェルの各々
の間の隔たりの一部に対応する第２のチャネル（８）の
上に形成された第２の絶縁ゲート（１１）に接続された
制御端子（ｇ）とを含む、請求項６に記載の双方向性ス
イッチ。
【請求項８】前記深い拡散領域（２３）がコンポーネ
ントの周囲に形成される、請求項７に記載の電力双方向
性スイッチ。
【請求項９】第１のチャネルに対応する前記領域
（５）が第２のウェル（３）の残余部分ほど高度にドー
プされない、請求項３から８のいずれかに記載の双方向
性スイッチ。
【請求項１０】第２のウェル（２）が深い拡散領域
（２３）に隣接する、請求項７から９のいずれかに記載
の双方向性スイッチ。