JPH07183775A - 波形整形回路 - Google Patents

Abstract

(57)【要約】 【目的】 半導体集積回路の性能を十分に引き出し、か
つ集積化が容易な波形整形回路を提供する。 【構成】 所定の直流レベル信号Ｂに応じて、第１のク
ロック信号Ａの、立ち上がりもしくは立ち下がりの少な
くとも一方に要する遷移時間を可変し、可変遷移クロッ
ク信号を生成する遷移時間可変回路１１と、可変遷移ク
ロック信号を波形整形して第２のクロック信号Ｃを生成
する波形生成回路１２と、第２のクロック信号Ｃのデュ
ーティ比を表わすデューティレベル信号を生成するロー
パスフィルタ１３と、デューティレベル信号と基準レベ
ル信号との差分に対応した直流レベル信号Ｂを遷移時間
可変回路１１に入力するデューティ比検出回路１４とを
備えた。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路に入力
されるクロック信号の波形を整形する波形整形回路に関
する。

【０００２】

【従来の技術】近年、消費電力が少なくかつ高速動作
し、さらに雑音排除性もよく電源電圧の広い範囲で作動
するＣＭＯＳプロセスを採用した半導体集積回路が主流
を占めている。この半導体集積回路に、デューティ比が
５０％に近いクロック信号を入力すると、入力されたク
ロック信号の‘Ｈ’レベルと‘Ｌ’レベルいずれの時間
においても等しく命令の実行等の処理を施すことができ
るため最も効率がよく、半導体集積回路の性能を十分に
引き出すことができる。このことから、クロック信号を
デューティ比５０％のクロック信号に波形整形する技術
が提案されている。

【０００３】例えば、図５に示す波形整形の技術が提案
されている。図５は、１／２分周回路４２と、発振回路
２とのブロック図である。発振回路２は、半導体集積回
路の内部回路を駆動するクロック信号の周波数の２倍の
周波数かつ所定のデューティ比を有するクロック信号を
出力している。１／２分周回路４２は、発振回路２から
出力されたクロック信号を、例えばフリップフロップ等
により１／２に分周するとともにデューティ比が５０％
に近いクロック信号に波形整形して出力する。これによ
り半導体集積回路の内部回路を駆動するクロック信号が
得られる。

【０００４】また、図６に示す技術も提案されている。
図６は、波形整形回路５０と、発振回路１とのブロック
図である。図６に示す波形整形回路５０は、周波数逓倍
回路５１と、１／２分周回路４２とから構成されてい
る。発振回路１は、半導体集積回路の内部回路を駆動す
るクロック信号の周波数と同一の周波数かつデューティ
比５０％以外の所定のデューティ比を有するクロック信
号を出力している。周波数逓倍回路５１は、発振回路１
から出力されたクロック信号を入力し、入力されたクロ
ック信号の２倍の周波数のクロック信号を出力する。１
／２分周回路４２は、周波数逓倍回路５１から出力され
たクロック信号を入力し、１／２に分周するとともにデ
ューティ比が５０％に近いクロック信号に波形整形して
出力する。このようにして半導体集積回路の内部回路を
駆動するクロック信号が得られる。

【０００５】さらに、図７に示す技術も提案されてい
る。図７は、波形整形回路６０と発振回路１との、図６
とは異なるブロック図である。図７に示す波形整形回路
６０は、ローパスフィルタ６１と、閾値可変回路６２
と、デューティ比検出回路６３とから構成されている。
発振回路１から出力されたクロック信号は、ローパスフ
ィルタ６１に入力される。ローパスフィルタ６１は、こ
のクロック信号を正弦波信号に波形整形して出力する。
閾値可変回路６２は、ローパスフィルタ６１から出力さ
れた正弦波信号と、後述するデューティ比検出回路６３
から出力された直流レベル信号とを入力し、この直流レ
ベル信号に応じて正弦波信号の閾値レベルを可変して、
その正弦波信号を、デューティ比が５０％に近いクロッ
ク信号に波形整形して出力する。デューティ比検出回路
６３は、閾値可変回路６２から出力されたクロック信号
を入力して、このクロック信号のデューティ比が５０％
となっているか否かを検出し、検出した結果を直流レベ
ル信号に変換して閾値可変回路６２に出力する。

【０００６】このように、閾値可変回路６２には、出力
されたクロック信号がデューティ比検出回路６３を介し
てフィードバックされ、閾値可変回路６２では、デュー
ティ比が５０％のクロック信号に近づけるように波形整
形される。これにより、半導体集積回路の内部回路を駆
動するクロック信号が得られる。

【０００７】

【発明が解決しようとする課題】ＣＭＯＳプロセスを採
用した半導体集積回路は、プロセス技術の向上により微
細化が進み、より高速な動作が可能となってきており、
これに伴い、半導体集積回路を駆動するクロック信号の
周波数も、より高い周波数が必要とされるようになって
きている。このような背景の中で、前述した図５に示す
発振回路２には、半導体集積回路の内部回路を駆動する
クロック信号の周波数のさらに２倍の周波数が必要とさ
れる。半導体集積回路内に発振回路を配置し、半導体集
積回路の規格に定められた最小動作処理時間を引き出そ
うとしてこの発振回路の周波数を定めた場合には、半導
体集積回路の内部回路を駆動するクロック信号の最大周
波数の２倍の周波数のクロック信号が、半導体集積回路
内において生成されることとなる。このため、発振回路
の素子は半導体集積回路のプロセスにより定まる素子の
スイッチングの伝達時間等のマージンの限界を超えて動
作することになり、安定した発振をさせるということが
困難となる。また半導体集積回路の外部に発振回路を配
置した場合も、やはり半導体集積回路の内部回路を駆動
するクロック信号の周波数の２倍の周波数を取り扱うた
め発振回路の回路インピーダンスが高くなり、外来ノイ
ズを受けやすく、また、発振によるノイズが外部に放射
しやすく、さらに発振回路を搭載したボードのパターン
容量や半導体集積回路のピンパッケージの浮遊容量等の
影響が表面化し、クロック信号の立ち上がりや立ち下が
り時間が制約されてしまい、これらに対処しようとする
と装置自体のコストアップとなる。

【０００８】図６に示す技術も、半導体集積回路の内部
に設けられた周波数逓倍回路５１により半導体集積回路
の内部回路を駆動するクロック信号の周波数の２倍の周
波数が必要とされる。また、これら図５や図６に示す、
半導体集積回路の内部回路を駆動するクロック信号の周
波数の２倍の周波数のクロック信号による駆動は、半導
体集積回路の内部回路を駆動するクロック信号と比較
し、２倍のスイッチング電流が流れ回路全体の消費電力
が大きくなるという問題もある。

【０００９】図７に示す技術は、閾値可変回路６２の入
力信号を正弦波信号に変換する必要がある。このためロ
ーパスフィルタ６１が必要となる。デューティ比検出回
路６３には、２つの回路方式が提案されている。第１の
回路方式は、ローパスフィルタ等のアナログフィルタを
採用して、直流レベル信号を出力する方式である。ま
た、第２の回路方式は、目的とするデューティ比のクロ
ック信号に対して、十分高い周波数の信号を生成し、こ
の周波数の信号によりデジタル的にデューティ比を検出
した後に、デジタル／アナログ変換手段により、直流レ
ベル信号を出力する方式である。

【００１０】デューティ比検出回路６３において、第１
の回路方式を採用した場合には、上述したようにローパ
スフィルタ６１に加えて、さらにもう１つローパスフィ
ルタをデューティ比検出回路に備える必要がある。これ
らローパスフィルタ６１や、第１の回路方式のローパス
フィルタを有するデューティ比検出回路６３等を備えた
波形整形回路の集積化を実現するためには、コンデンサ
が搭載されるので半導体集積回路内部に大きな面積が占
有されるか、半導体集積回路の外部にコンデンサを配置
する必要がある。また、第２の回路方式を採用した場合
には、デューティ比検出回路６３が、半導体集積回路の
内部回路を駆動するクロック信号の周波数に比べさらに
何倍もの高い周波数を必要とし、部品配置の困難さ、外
来ノイズや放射ノイズ等の影響を考慮すると極めて実現
が困難であるという問題がある。

【００１１】本発明は、上記事情に鑑み、半導体集積回
路の内部回路を駆動するクロック信号の周波数と等しい
周波数のクロック信号により半導体集積回路の性能を十
分に引き出し、かつ集積化が容易な波形整形回路を提供
することを目的とする。

【００１２】

【課題を解決するための手段】上記目的を達成するため
の本発明の波形整形回路は （１）所定のデューティ比を有する第１のクロック信号
と、所定の直流レベル信号を入力しその直流レベル信号
に応じて第１のクロック信号の立ち上がりもしくは立ち
下がりの少なくとも一方に要する遷移時間を可変するこ
とにより可変遷移クロック信号を生成する遷移時間可変
回路 （２）上記可変遷移クロック信号を波形整形することに
より第２のクロック信号を生成する波形生成回路 （３）上記第２のクロック信号を入力し、その第２のク
ロック信号を、その第２のクロック信号のデューティ比
を表わす直流に変換することによりデューティレベル信
号を生成するローパスフィルタ （４）上記デューティレベル信号と所定の基準レベル信
号とを比較することにより、それらデューティレベル信
号と基準レベル信号との差分に対応した上記直流レベル
信号を生成して上記遷移時間可変回路に入力するデュー
ティ比検出回路を備えたことを特徴とするものである。

【００１３】ここで、上記遷移時間可変回路が上記第１
のクロック信号の立ち上がりに要する遷移時間と立ち下
がりに要する遷移時間との双方を可変することにより上
記可変遷移クロック信号を生成するものであってもよ
い。また、デューティ比が略５０％の上記第２のクロッ
ク信号が生成されるように上記基準レベル信号を設定す
ることが好ましい。

【００１４】

【作用】本発明の波形整形回路は、所定の直流レベル信
号により、第１のクロック信号の立ち上がりもしくは立
ち下がりの少なくとも一方に要する時間を可変して第２
のクロック信号を生成するので、デューティレベル信号
を生成するローパスフィルタが簡易化されるとともに、
例えば図７に示す従来例の技術において、大きな面積を
必要とするコンデンサを有するローパスフィルタ６１等
も不要となる。これにより波形整形回路の集積化の容易
化が図られる。さらに、半導体集積回路の内部回路を駆
動するクロック信号の周波数と同じ周波数をもつ第１の
クロック信号の立ち上がりもしくは立ち下がりの少なく
とも一方に要する時間を可変して第２のクロック信号の
デューティ比を、例えば５０％に設定し波形整形して半
導体集積回路の内部回路が駆動され、図５や図６に示す
従来の技術のように波形整形をする際に半導体集積回路
の内部回路を駆動するクロック信号の最大周波数を越え
る周波数のクロック信号が半導体集積回路内において発
振することもなく、したがって半導体集積回路の性能を
十分に引き出すことができる。

【００１５】

【実施例】以下、本発明の一実施例について図面を参照
しながら説明する。図１は、本発明の一実施例の波形整
形回路１０と、発振回路１とのブロック図である。図２
は、図１に示す波形整形回路１０と、発振回路１の信号
波形を示した図である。

【００１６】図１に示す波形整形回路１０は、遷移時間
可変回路１１と、波形生成回路１２と、ローパスフィル
タ１３と、デューティ比検出回路１４とから構成されて
いる。遷移時間可変回路１１には、発振回路１から出力
された、図２（ａ）に示す半導体集積回路の内部回路を
駆動するクロック信号の周波数と同じ周波数かつ所定の
デューティ比を有したクロック信号Ａが入力されてい
る。さらに、デューティ比検出回路１４から出力された
図２（ｂ）に示す直流レベル信号Ｂも入力されている。
遷移時間可変回路１１は、入力されたクロック信号Ａの
立ち下がりに要する遷移時間を、直流レベル信号Ｂによ
り可変して可変遷移クロック信号を生成する。波形生成
回路１２は、この可変遷移クロック信号を波形整形しク
ロック信号Ｃを出力する。

【００１７】ローパスフィルタ１３は、波形生成回路１
２から出力されたクロック信号Ｃを入力して、クロック
信号Ｃのデューティ比を表わすデューティレベル信号を
生成する。デューティ比検出回路１４は、このデューテ
ィレベル信号と、クロック信号Ｃのデューティ比が５０
％になるように設定した基準レベル信号とを入力し、こ
れらの差分に対応した直流レベル信号Ｂを生成し出力す
る。出力された直流レベル信号Ｂは、遷移時間可変回路
１１に入力される。遷移時間可変回路１１には、出力し
たクロック信号Ｃがローパスフィルタ１３およびデュー
ティ比検出回路１２を介してフィードバックされ、この
遷移時間可変回路１１においてクロック信号Ｃのデュー
ティ比が５０％に近づくようにクロック信号Ａのデュー
ティ比が変更される。

【００１８】図３は、図１に示す波形整形回路１０の詳
細回路図である。図１に示す遷移時間可変回路１１は、
図３に示すＰチャンネルトランジスタ２１Ｃと、２つの
Ｎチャンネルトランジスタ２２ｆ，２２ｇとにより構成
されている。また、図１に示す波形生成回路１２は、Ｐ
チャンネルトランジスタ２１ｄと、Ｎチャンネルトラン
ジスタ２２ｈとにより構成されている。

【００１９】また、図１に示すローパスフィルタ１３
は、コンデンサ２３と、抵抗２４とにより構成されてい
る。さらに図１に示すデューティ比検出回路１４は、図
３に示す２つのＰチャンネルトランジスタ２１ａ，２１
ｂと、５つのＮチャンネルトランジスタ２２ａ，２２
ｂ，２２ｃ，２２ｄ，２２ｅとにより構成されている。
ローパスフィルタ１３は、後述する波形整形回路１２か
ら出力されたクロック信号Ｃを入力し、入力されたクロ
ック信号Ｃのデューティ比に応じた直流レベルを表わす
デューティレベル信号Ｅを出力する。このデューティレ
ベル信号Ｅは、デューティ比検出回路１４内の２つのＰ
チャンネルトランジスタ２１ａ，２１ｂと２つのＮチャ
ンネルトランジスタ２２ａ，２２ｂとにより構成された
差動増幅器の一方の入力であるＮチャンネルトランジス
タ２２ｂに入力される。またこの差動増幅器の他方の入
力であるＮチャンネルトランジスタ２２ａには、クロッ
ク信号Ｃのデューティ比を設定する直流の基準レベル信
号ＶＲＥＦが入力されている。この基準レベル信号ＶＲ
ＥＦの電圧は、電源電圧を抵抗により分圧する方法など
で容易に得られる。これらデューティレベル信号Ｅと基
準レベル信号ＶＲＥＦとの差分の電圧が、差動増幅器に
より増幅されて、Ｎチャンネルトランジスタ２２ｄを介
して直流レベル信号Ｂとして出力される。また、差動増
幅器とＮチャンネルトランジスタ２２ｄには、それぞ
れ、Ｎチャンネルトランジスタ２２ｃ，２２ｅを介し
て、定電流バイアスを与えるバイアス信号ＶＢが入力さ
れ、これにより基準レベル信号ＶＲＥＦが容易に設定さ
れる。

【００２０】また、この実施例ではローパスフィルタ１
３により直流レベル信号Ｂの変動が緩和され、これによ
り出力されるクロック信号Ｃはジッタの小さい安定した
波形となる。次に、遷移時間可変回路１１を説明する。
図１に示す発振回路１から出力された、半導体集積回路
の内部回路を駆動するクロック信号の周波数と同じ周波
数かつ所定のデューティ比を有するクロック信号ＡがＰ
チャンネルトランジスタ２１ｃとＮチャンネルトランジ
スタ２２ｆとに入力される。さらにＮチャンネルトラン
ジスタ２２ｆにはＮチャンネルトランジスタ２２ｇが接
続されており、このＮチャンネルトランジスタ２２ｇに
は前述した直流レベル信号Ｂが入力される。入力された
クロック信号Ａは、この遷移時間可変回路１１を介して
クロック信号Ｄに変換される。このクロック信号Ｄの立
ち上がり時間は、入力されたクロック信号Ａの立ち上が
り時間に応じて定まる。一方、クロック信号Ｄの立ち下
がり時間は、Ｎチャンネルトランジスタ２２ｇに入力さ
れている直流レベル信号Ｂによりデューティ比が５０％
のクロック信号Ｄに近づくように可変される。このクロ
ック信号Ｄは、Ｐチャンネルトランジスタ２１ｄおよび
Ｎチャンネル２２ｈにより構成された波形生成回路１２
を介して波形整形され、これにより半導体集積回路の内
部回路を駆動するクロック信号Ｃが得られる。

【００２１】図４は、図３に示す回路の信号波形を示し
た図である。（１），（２），（３）には、それぞれク
ロック信号Ａのデューティ比が５０％，３０％，７０％
の場合に対応したクロック信号Ｄ、クロック信号Ｃがそ
れぞれ示されている。（１），（２），（３）に示すク
ロック信号Ｄの立ち上がり時間は、ともに５ｎｓと同じ
であるが、立ち下がり時間は、それぞれ（１）のデュー
ティ比５０％のクロック信号Ａの場合には５ｎｓ、
（２）のデューティ比３０％のクロック信号Ａの場合に
は１０ｎｓ、（３）のデューティ比７０％のクロック信
号Ａの場合には１ｎｓと可変されている。一方クロック
信号Ｄを入力するＰチャンネルトランジスタ２１ｄおよ
びＮチャンネルトランジスタ２２ｈにより構成される波
形生成回路１２の閾値は一定であるため、この波形生成
回路１２を介して出力されるクロック信号Ｃのデューテ
ィ比は、それぞれ（１）の場合は５０％、（２）の場合
は４５％、（３）の場合は５５％とほぼ５０％に近く保
たれることとなる。

【００２２】このように、入力されたクロック信号Ａの
波形の立ち下がり時間を可変してデューティ比を制御す
ることが本実施例の特徴の１つである。このように、直
流レベル信号Ｂは、クロック信号Ｃの立ち下がり時間を
可変するために用いているものであって、例えば図７に
示した従来例のように、正弦波信号の閾値にフィードバ
ックするものではなく、したがって図１に示すローパス
フィルタ１３は、遮断周波数をより高く設定でき、簡易
なものでよく、小型化が可能である。従って波形整形回
路１０が容易に集積化される。

【００２３】本実施例では、発振回路１を半導体集積回
路外部に配置しているため、図４に示すクロック信号Ａ
の立ち上がり時間および立ち下がり時間は４ｎｓ程度と
なっているが、発振回路１が半導体集積回路内部に搭載
されており、クロック信号Ａの立ち上がり時間および立
ち下がり時間がより短い場合に対しても、本実施例の回
路は十分に動作可能である。また、本実施例では、立ち
下がり時間を可変する場合を示したが、立ち上がり時間
を可変する場合にも同様の構成が可能である。さらに、
立ち上がり時間および立ち下がり時間の両方を独立に可
変とする構成も可能である。本実施例の回路において
は、基準レベル信号ＶＲＥＦを可変することで、デュー
ティ比が５０％のみでなく所望のデューティ比のクロッ
ク信号Ｃを得ることも可能である。

【００２４】

【発明の効果】以上説明したように、本発明の波形整形
回路は、入力されたクロック信号の立ち下がり、もしく
は立ち上がり時間を可変して、半導体集積回路の内部回
路を駆動するクロック信号のデューティ比を設定するも
のであるため、デューティレベル信号を生成するローパ
スフィルタが簡易化される。このため、集積化の際に大
きな面積を必要とするコンデンサが不要となり、波形整
形回路の集積化の容易化が図られる。さらに、本発明の
波形整形回路は、半導体集積回路の内部回路を駆動する
クロック信号の最大周波数を超える周波数のクロック信
号が半導体集積回路内において発振することもないの
で、半導体集積回路に搭載されている素子の性能が十分
に引き出されるとともに消費電力が低減され、さらにノ
イズの発生も抑制される。

【００２５】集積化が容易な本発明による波形整形回路
を採用することにより、デューティ比が５０％に近いク
ロック信号を容易に得ることができ、クロック信号に対
する制約の少ない、安定で高速な動作を行う半導体集積
回路が容易に実現される。

【図面の簡単な説明】

【図１】本発明の一実施例の波形整形回路と、発振回路
のブロック図である。

【図２】図１に示す波形整形回路と、発振回路との信号
波形を示した図である。

【図３】図１に示す波形整形回路を示した図である。

【図４】図３に示す回路の信号波形を示した図である。

【図５】従来の１／２分周回路と、発振回路とのブロッ
ク図である。

【図６】従来の波形整形回路と、発振回路とのブロック
図である。

【図７】従来の波形整形回路と、発振回路との、図６と
は異なる回路構成を示すブロック図である。

【符号の説明】

１ 発振回路 １０ 波形整形回路 １１ 遷移時間可変回路 １２ 波形生成回路 １３ ローパスフィルタ １４ デューティ比検出回路 ２１ａ，２１ｂ，２１ｃ，２１ｄ Ｐチャンネルトラン
ジスタ ２２ａ，２２ｂ，２２ｃ，２２ｄ，２２ｅ，２２ｆ，２
２ｇ，２２ｈ Ｎチャンネルトランジスタ ２３ コンデンサ ２４ 抵抗

Claims (3)

【特許請求の範囲】
1. 【請求項１】 所定のデューティ比を有する第１のクロ
   ック信号と、所定の直流レベル信号を入力し該直流レベ
   ル信号に応じて該第１のクロック信号の立ち上がりもし
   くは立ち下がりの少なくとも一方に要する遷移時間を可
   変することにより可変遷移クロック信号を生成する遷移
   時間可変回路と、 前記可変遷移クロック信号を波形整形することにより第
   ２のクロック信号を生成する波形生成回路と、 前記第２のクロック信号を入力し、該第２のクロック信
   号を、該第２のクロック信号のデューティ比を表わす直
   流に変換することによりデューティレベル信号を生成す
   るローパスフィルタと、 前記デューティレベル信号と所定の基準レベル信号とを
   比較することにより、それらデューティレベル信号と基
   準レベル信号との差分に対応した前記直流レベル信号を
   生成して前記遷移時間可変回路に入力するデューティ比
   検出回路とを備えたことを特徴とする波形整形回路。
2. 【請求項２】 前記遷移時間可変回路が前記第１のクロ
   ック信号の立ち上がりに要する遷移時間と立ち下がりに
   要する遷移時間との双方を可変することにより前記可変
   遷移クロック信号を生成するものであることを特徴とす
   る請求項１記載の波形整形回路。
3. 【請求項３】 デューティ比が略５０％の前記第２のク
   ロック信号が生成されるように前記基準レベル信号を設
   定するものであることを特徴とする請求項１記載の波形
   整形回路。