JPH07202671A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH07202671A JPH07202671A JP5333985A JP33398593A JPH07202671A JP H07202671 A JPH07202671 A JP H07202671A JP 5333985 A JP5333985 A JP 5333985A JP 33398593 A JP33398593 A JP 33398593A JP H07202671 A JPH07202671 A JP H07202671A
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- JP
- Japan
- Prior art keywords
- output
- mos transistors
- channel mos
- buffer circuit
- gate
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 4
- 230000000630 rising effect Effects 0.000 claims description 11
- 238000010586 diagram Methods 0.000 description 6
- 238000007796 conventional method Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】
【目的】外部負荷容量値に依存する出力波形の立ち上が
り時間および立ち下がり時間の特性を、最適な状態に維
持・制御するのに好適な構造を有する出力バッファ回路
を提供する。 【構成】立ち上がり時および立ち下がり時の出力インピ
ーダンスを変更する制御が可能な出力バッファ回路１の
出力を外部出力端子２および内部バッファゲート３の入
力に供給する。制御回路５は、バッファゲート３の出力
信号と入力信号４の位相を比較しこの位相差情報を基に
出力バッファ回路の制御情報を発生し、バッファ回路１
に供給する。外部出力端子２に接続された容量値が不確
定な外部負荷容量の値によって端子２に現れる波形の立
ち上がり時間および立ち下がり時間は変化するこの波形
の変化はバッファゲート３の有する入力しきい値によっ
て位相の変化として出力される。
り時間および立ち下がり時間の特性を、最適な状態に維
持・制御するのに好適な構造を有する出力バッファ回路
を提供する。 【構成】立ち上がり時および立ち下がり時の出力インピ
ーダンスを変更する制御が可能な出力バッファ回路１の
出力を外部出力端子２および内部バッファゲート３の入
力に供給する。制御回路５は、バッファゲート３の出力
信号と入力信号４の位相を比較しこの位相差情報を基に
出力バッファ回路の制御情報を発生し、バッファ回路１
に供給する。外部出力端子２に接続された容量値が不確
定な外部負荷容量の値によって端子２に現れる波形の立
ち上がり時間および立ち下がり時間は変化するこの波形
の変化はバッファゲート３の有する入力しきい値によっ
て位相の変化として出力される。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特に外部負荷容量値に依存する出力波形の立ち上がり時
間および立ち下がり時間の特性を、最適な状態に維持・
制御するのに好適な構造を有する出力バッファ回路に関
する。
特に外部負荷容量値に依存する出力波形の立ち上がり時
間および立ち下がり時間の特性を、最適な状態に維持・
制御するのに好適な構造を有する出力バッファ回路に関
する。
【０００２】
【従来の技術】従来この種の立ち上がりおよび立ち下が
り特性を維持・制御可能な出力バッファ回路としては、
特開平４−２５８０１４号公報に示すように、出力信号
を演算増幅回路にフィードバックし、基準波形信号との
レベル比較を行い、これにより出力段のＭＯＳトランジ
スタの出力インピーダンスを制御する構成，および特開
平４−１５４３１４号公報に示すように、出力信号の立
ち上がり波形・立ち下がり波形それぞれについて、先ず
微分し、次に微分パルスのピーク値を保持し、さらにピ
ーク値によって過大負荷／適正負荷／過小負荷を判定し
出力段の出力インピーダンスを制御する構成が知られて
いる。
り特性を維持・制御可能な出力バッファ回路としては、
特開平４−２５８０１４号公報に示すように、出力信号
を演算増幅回路にフィードバックし、基準波形信号との
レベル比較を行い、これにより出力段のＭＯＳトランジ
スタの出力インピーダンスを制御する構成，および特開
平４−１５４３１４号公報に示すように、出力信号の立
ち上がり波形・立ち下がり波形それぞれについて、先ず
微分し、次に微分パルスのピーク値を保持し、さらにピ
ーク値によって過大負荷／適正負荷／過小負荷を判定し
出力段の出力インピーダンスを制御する構成が知られて
いる。
【０００３】
【発明が解決しようとする課題】しかしながら、これら
従来の立ち上がりおよび立ち下がり特性を維持・制御可
能な出力バッファ回路は、いずれの例においても、立ち
上がり波形および立ち下がり波形の状態の検出や、出力
インピーダンスの制御をアナログ回路を用いて行ってい
るため、設計や製造の難易度が比較的高いこと、素子定
数の変動の影響を受け易いため、安定した特性を確保す
ることが困難であること、ディジタル回路のみが搭載可
能な集積回路上には搭載不可能であること、といった課
題を有している。
従来の立ち上がりおよび立ち下がり特性を維持・制御可
能な出力バッファ回路は、いずれの例においても、立ち
上がり波形および立ち下がり波形の状態の検出や、出力
インピーダンスの制御をアナログ回路を用いて行ってい
るため、設計や製造の難易度が比較的高いこと、素子定
数の変動の影響を受け易いため、安定した特性を確保す
ることが困難であること、ディジタル回路のみが搭載可
能な集積回路上には搭載不可能であること、といった課
題を有している。
【０００４】本発明の目的は、上述の欠点を除去した出
力バッファ回路を提供することにある。
力バッファ回路を提供することにある。
【０００５】
【課題を解決するための手段】上記目的を達成するため
に、本発明の出力バッファ回路は、出力バッファの出力
波形をバッファゲートを介し位相差検出手段の入力に与
え、この位相差検出手段のもう一方の入力に出力バッフ
ァ回路に入力する信号を与え、ここから得られる位相差
情報を基に出力バッファ回路の出力インピーダンスを制
御する信号を発生させている。
に、本発明の出力バッファ回路は、出力バッファの出力
波形をバッファゲートを介し位相差検出手段の入力に与
え、この位相差検出手段のもう一方の入力に出力バッフ
ァ回路に入力する信号を与え、ここから得られる位相差
情報を基に出力バッファ回路の出力インピーダンスを制
御する信号を発生させている。
【０００６】特に、本発明では位相差検出の手段、制御
信号発生手段、出力インピーダンスの可変手段の各手段
をアナログ回路によらずディジタル回路により実現して
いる。
信号発生手段、出力インピーダンスの可変手段の各手段
をアナログ回路によらずディジタル回路により実現して
いる。
【０００７】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【０００８】図１は本発明の一実施例の出力バッファ回
路を示すブロック図である。立ち上がり時および立ち下
がり時の出力インピーダンスが変更可能な出力バッファ
回路１の出力は外部出力端子２および内部バッファゲー
ト３の入力接続されている。制御回路５は、バッファゲ
ート３の出力信号と入力信号４の位相を比較し、この位
相差情報を基に出力バッファ回路の制御情報を発生し、
この制御出力をバッファ回路１の制御入力に供給する。
端子２に接続された容量値が不確定な外部負荷容量の値
によって、端子２に現れる波形の立ち上がり時間および
立ち下がり時間は変化する。この波形の変化はバッファ
ゲート３の有する入力しきい値によってバッファゲート
３の出力には位相の変化となって現れる。制御回路５で
は入力信号４とゲート３の出力の位相差をディジタル回
路により検出し、かつディジタル回路でバッファ回路１
の制御信号を発生し、これにより、バッファ回路１はデ
ィジタル的に出力インピーダンスを変更する。
路を示すブロック図である。立ち上がり時および立ち下
がり時の出力インピーダンスが変更可能な出力バッファ
回路１の出力は外部出力端子２および内部バッファゲー
ト３の入力接続されている。制御回路５は、バッファゲ
ート３の出力信号と入力信号４の位相を比較し、この位
相差情報を基に出力バッファ回路の制御情報を発生し、
この制御出力をバッファ回路１の制御入力に供給する。
端子２に接続された容量値が不確定な外部負荷容量の値
によって、端子２に現れる波形の立ち上がり時間および
立ち下がり時間は変化する。この波形の変化はバッファ
ゲート３の有する入力しきい値によってバッファゲート
３の出力には位相の変化となって現れる。制御回路５で
は入力信号４とゲート３の出力の位相差をディジタル回
路により検出し、かつディジタル回路でバッファ回路１
の制御信号を発生し、これにより、バッファ回路１はデ
ィジタル的に出力インピーダンスを変更する。
【０００９】図２は図１の出力バッファ回路の具体的回
路図である。
路図である。
【００１０】図において、ＰチャンネルＭＯＳトランジ
スタ６および１１〜１Ｎ、ＮチャンネルＭＯＳトランジ
スタ７および２１〜２Ｎのすべてのドレインは共通の外
部出力端子２に接続され、これら全てのＭＯＳトランジ
スタのゲートはインバータゲート８の出力に接続されて
いる。ＭＯＳトランジスタ６のソースは電源に接続され
ＭＯＳトランジスタ１１〜１ＮのソースはＰチャンネル
ＭＯＳトランジスタ３１〜３Ｎのドレイン−ソースを介
して電源に接続されている。また、ＭＯＳトランジスタ
３１〜３Ｎのゲートはそれぞれ独立した内部入力端子５
１〜５Ｎに接続され、ＭＯＳトランジスタ７のソースは
接地され、ＭＯＳトランジスタ２１〜２ＮのソースはＮ
チャンネルＭＯＳトランジスタ４１〜４Ｎのドレイン−
ソースを介して接地されている。一方、ＭＯＳトランジ
スタ４１〜４Ｎのゲートはそれぞれ独立した内部入力端
子６１〜６Ｎに接続され、インバータゲート８の入力は
内部入力端子１０に接続されている。端子２に接続され
た容量値が不確定な外部負荷容量の値によって端子２に
現れる波形の立ち上がり時間および立ち下がり時間は変
化する。この波形の変化はインバータゲート３の有する
入力しきい値によって端子９には位相の変化となって現
れる。制御回路５では端子４に与えられる信号と端子９
の位相差をディジタル回路により検出し、かつディジタ
ル回路でバッファ回路１の制御信号を発生する。この制
御信号によりＭＯＳトランジスタ３１〜３Ｎおよび４１
〜４Ｎを開閉し出力インピーダンスを立ち上がり時およ
び立ち下がり時それぞれ独立にかつ段階的に変更する。
スタ６および１１〜１Ｎ、ＮチャンネルＭＯＳトランジ
スタ７および２１〜２Ｎのすべてのドレインは共通の外
部出力端子２に接続され、これら全てのＭＯＳトランジ
スタのゲートはインバータゲート８の出力に接続されて
いる。ＭＯＳトランジスタ６のソースは電源に接続され
ＭＯＳトランジスタ１１〜１ＮのソースはＰチャンネル
ＭＯＳトランジスタ３１〜３Ｎのドレイン−ソースを介
して電源に接続されている。また、ＭＯＳトランジスタ
３１〜３Ｎのゲートはそれぞれ独立した内部入力端子５
１〜５Ｎに接続され、ＭＯＳトランジスタ７のソースは
接地され、ＭＯＳトランジスタ２１〜２ＮのソースはＮ
チャンネルＭＯＳトランジスタ４１〜４Ｎのドレイン−
ソースを介して接地されている。一方、ＭＯＳトランジ
スタ４１〜４Ｎのゲートはそれぞれ独立した内部入力端
子６１〜６Ｎに接続され、インバータゲート８の入力は
内部入力端子１０に接続されている。端子２に接続され
た容量値が不確定な外部負荷容量の値によって端子２に
現れる波形の立ち上がり時間および立ち下がり時間は変
化する。この波形の変化はインバータゲート３の有する
入力しきい値によって端子９には位相の変化となって現
れる。制御回路５では端子４に与えられる信号と端子９
の位相差をディジタル回路により検出し、かつディジタ
ル回路でバッファ回路１の制御信号を発生する。この制
御信号によりＭＯＳトランジスタ３１〜３Ｎおよび４１
〜４Ｎを開閉し出力インピーダンスを立ち上がり時およ
び立ち下がり時それぞれ独立にかつ段階的に変更する。
【００１１】図３は位相差を検出し、これを基に出力バ
ッファの制御情報を発生する回路５の一例を示す回路図
である。立ち上がり用・立ち下がり用それぞれ独立に設
けられたバイナリカウンタ５Ａ１，５Ａ２に、端子４お
よび５に接続された入力信号の位相差の期間にのみ十分
に高速なクロック源からクロックパルスが供給され、結
果として位相差が二進数値として得られる。これを予め
定義された論理テーブルを有するデコーダ５Ｃ１，５Ｃ
２でデコードし、ここで得られる論理値によりバッファ
回路１の制御を行う。
ッファの制御情報を発生する回路５の一例を示す回路図
である。立ち上がり用・立ち下がり用それぞれ独立に設
けられたバイナリカウンタ５Ａ１，５Ａ２に、端子４お
よび５に接続された入力信号の位相差の期間にのみ十分
に高速なクロック源からクロックパルスが供給され、結
果として位相差が二進数値として得られる。これを予め
定義された論理テーブルを有するデコーダ５Ｃ１，５Ｃ
２でデコードし、ここで得られる論理値によりバッファ
回路１の制御を行う。
【００１２】
【発明の効果】以上説明したように本発明は、外部出力
波形を内部バッファゲートによりフィードバックするこ
とにより立ち上がり時間および立ち下がり時間を内部バ
ッファゲートの出力において位相情報に変換することに
より、以降、ディジタル的な手法により、位相差の検
出、制御情報の発生、出力インピーダンスの変更を可能
とする効果を有する。これにより、前述した従来手法の
様にアナログ回路を一切使用することなく容易に出力波
形の特性を最適な状態に維持・制御可能な出力バッファ
回路を実現出来る。
波形を内部バッファゲートによりフィードバックするこ
とにより立ち上がり時間および立ち下がり時間を内部バ
ッファゲートの出力において位相情報に変換することに
より、以降、ディジタル的な手法により、位相差の検
出、制御情報の発生、出力インピーダンスの変更を可能
とする効果を有する。これにより、前述した従来手法の
様にアナログ回路を一切使用することなく容易に出力波
形の特性を最適な状態に維持・制御可能な出力バッファ
回路を実現出来る。
【図１】本発明の一実施例を示すブロック図。
【図２】本発明の一実施例の具体的な回路図。
【図３】制御回路の一例を示す回路図。
１ 出力インピーダンスが変更可能な出力バッファ回
路 ２ 外部出力端子 ３ 内部バッファゲート ４ 入力信号 ５ 制御情報を発生する回路 ６，１１〜１Ｎ，３１〜３Ｎ ＰチャンネルＭＯＳト
ランジスタ ７，２１〜２Ｎ，４１〜４Ｎ ＮチャンネルＭＯＳト
ランジスタ ８ インバータゲート ９ 内部出力端子 １０ 内部入力端子 ５１〜５Ｎ，６１〜６Ｎ 内部制御情報入力端子
路 ２ 外部出力端子 ３ 内部バッファゲート ４ 入力信号 ５ 制御情報を発生する回路 ６，１１〜１Ｎ，３１〜３Ｎ ＰチャンネルＭＯＳト
ランジスタ ７，２１〜２Ｎ，４１〜４Ｎ ＮチャンネルＭＯＳト
ランジスタ ８ インバータゲート ９ 内部出力端子 １０ 内部入力端子 ５１〜５Ｎ，６１〜６Ｎ 内部制御情報入力端子
Claims (2)
- 【請求項１】 立ち上がり時および立ち下がり時の出力
インピーダンスの変更可能な出力バッファ回路の出力を
外部出力端子および内部バッファゲートの入力に供給
し、この内部バッファゲートの出力信号と前記出力バッ
ファに与える入力信号の位相を比較し、この位相差情報
を基に前記出力バッファ回路の制御情報を発生し、この
制御情報により前記出力バッファ回路を制御することを
特徴とした半導体集積回路。 - 【請求項２】 ２個以上のＰチャンネルＭＯＳトランジ
スタと、２個以上のＮチャンネルＭＯＳトランジスタが
存在し、これら全てのＭＯＳトランジスタのドレインが
共通の外部出力端子に接続され、これら全てのトランジ
スタのゲートをインバータゲートの出力に接続し、前記
ＰチャンネルＭＯＳトランジスタのうち少なくとも１個
のソースは電源に直接接続し、残るＰチャンネルＭＯＳ
トランジスタのソースはそれぞれ別に設けられたＰチャ
ンネルＭＯＳトランジスタのドレイン−ソースを介して
電源に接続し、これらの別に設けられたＰチャンネルＭ
ＯＳトランジスタのゲートはそれぞれ独立した内部入力
端子に接続し、前記ＮチャンネルＭＯＳトランジスタの
うち少なくとも１個のソースは接地に直接接続し、残る
ＮチャンネルＭＯＳトランジスタのソースはそれぞれ別
に設けられたＮチャンネルＭＯＳトランジスタのドレイ
ン−ソースを介して接地に接続し、これらの別に設けら
れたＮチャンネルＭＯＳトランジスタのゲートはそれぞ
れ独立した内部入力端子に接続し、前記インバータゲー
トの入力を内部入力端子に接続しバッファゲートの入力
を外部出力端子に接続し、バッファゲートの出力を内部
出力端子に接続した構成を有するＣＭＯＳ出力バッファ
回路を前記出力バッファ回路として使用することを特徴
とする請求項１記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5333985A JPH07202671A (ja) | 1993-12-28 | 1993-12-28 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5333985A JPH07202671A (ja) | 1993-12-28 | 1993-12-28 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07202671A true JPH07202671A (ja) | 1995-08-04 |
Family
ID=18272206
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5333985A Pending JPH07202671A (ja) | 1993-12-28 | 1993-12-28 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07202671A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09130224A (ja) * | 1995-10-27 | 1997-05-16 | Nec Commun Syst Ltd | 集積回路出力回路 |
| US6487250B1 (en) * | 1999-04-08 | 2002-11-26 | Mitsubishi Denki Kabushiki Kaisha | Signal output system |
| WO2003065455A1 (fr) * | 2002-01-31 | 2003-08-07 | Renesas Technology Corp. | Circuit integre a semi-conducteurs |
| JP2015015725A (ja) * | 2007-09-21 | 2015-01-22 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | 調整可能位相を有する信号生成器 |
| WO2023190922A1 (ja) * | 2022-03-31 | 2023-10-05 | 株式会社村田製作所 | インピーダンス検出回路、インピーダンス制御回路及びドハティ増幅回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05175805A (ja) * | 1991-12-19 | 1993-07-13 | Nec Corp | 遅延時間制御回路 |
-
1993
- 1993-12-28 JP JP5333985A patent/JPH07202671A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05175805A (ja) * | 1991-12-19 | 1993-07-13 | Nec Corp | 遅延時間制御回路 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09130224A (ja) * | 1995-10-27 | 1997-05-16 | Nec Commun Syst Ltd | 集積回路出力回路 |
| US6487250B1 (en) * | 1999-04-08 | 2002-11-26 | Mitsubishi Denki Kabushiki Kaisha | Signal output system |
| WO2003065455A1 (fr) * | 2002-01-31 | 2003-08-07 | Renesas Technology Corp. | Circuit integre a semi-conducteurs |
| JP2015015725A (ja) * | 2007-09-21 | 2015-01-22 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | 調整可能位相を有する信号生成器 |
| WO2023190922A1 (ja) * | 2022-03-31 | 2023-10-05 | 株式会社村田製作所 | インピーダンス検出回路、インピーダンス制御回路及びドハティ増幅回路 |
| JPWO2023190922A1 (ja) * | 2022-03-31 | 2023-10-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970610 |