JPH071861B2 - スイツチトキヤパシタ双２次形回路 - Google Patents
スイツチトキヤパシタ双２次形回路Info
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- JPH071861B2 JPH071861B2 JP3441983A JP3441983A JPH071861B2 JP H071861 B2 JPH071861 B2 JP H071861B2 JP 3441983 A JP3441983 A JP 3441983A JP 3441983 A JP3441983 A JP 3441983A JP H071861 B2 JPH071861 B2 JP H071861B2
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- capacitor
- input terminal
- common potential
- potential point
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H19/00—Networks using time-varying elements, e.g. N-path filters
- H03H19/004—Switched capacitor networks
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Filters That Use Time-Delay Elements (AREA)
Description
【発明の詳細な説明】 （技術分野） 本発明は、LSI化に適したDCオフセット量の少ないスイ
ッチトキャパシタ（SC）波器及びSC等化器に関するも
のである。
ッチトキャパシタ（SC）波器及びSC等化器に関するも
のである。
（背景技術） 各種部品のLSI化が進展するに伴つて、波器あるいは
等化器に対してもLSI化が強く要請されてきている。こ
の条件を満たすものとして、MOS技術によるスイッチト
キャパシタ（以下SCとする）を用いて、波器あるいは
等化器を構成する方法があり、一般に次の３方法が知ら
れている。
等化器に対してもLSI化が強く要請されてきている。こ
の条件を満たすものとして、MOS技術によるスイッチト
キャパシタ（以下SCとする）を用いて、波器あるいは
等化器を構成する方法があり、一般に次の３方法が知ら
れている。
（イ） 伝達関数を双２次形に因数分解して、これをSC
により実現する。
により実現する。
（ロ） まず、LCはしご形回路を設計し、各腕の電圧、
電流関係を求める。これをSCを用いた積分回路により実
現する。
電流関係を求める。これをSCを用いた積分回路により実
現する。
（ハ） （ロ）と同じく、まずLCはしご形回路を設計
し、インダクター（Ｌ）をSC及び演算増幅器（OP-AMP）
により実現する。
し、インダクター（Ｌ）をSC及び演算増幅器（OP-AMP）
により実現する。
この上記３方法にはそれぞれ長所、短所があるが、１つ
の回路により種々の特性が実現できる（イ）の方法が最
もよく用いられ、第１図に示す双２次形により構成され
る。以下、双２次形回路を構成する素子はすべて理想素
子と考え、議論を進める。第１図に示す回路の伝達関数
T1(Z-1)は次式で与えられる。
の回路により種々の特性が実現できる（イ）の方法が最
もよく用いられ、第１図に示す双２次形により構成され
る。以下、双２次形回路を構成する素子はすべて理想素
子と考え、議論を進める。第１図に示す回路の伝達関数
T1(Z-1)は次式で与えられる。
ここで、 Ｄ＝C1(K1+C2)+(K2K4+K2K3-C1K1 -2C1C2)Z-1+(C1C2-K2K3)Z-2 N1=C1K7+(K2K5-C1K7-C1K8)Z-1+(C1K7-K2K6)Z-2 である。
また、VinからOP-AMP1の出力V1までの伝達関数T2(Z-1)
は次式で与えられる。
は次式で与えられる。
ここで、 N2=K4K7+K3K7-K1K5-K5C2+(K1K6+C2K6C2K5 -K4K8-K3K8-K3K7)Z-1+(K3K8-C2C6)Z-2 である。
第２図はクロック周波数（c)が適用周波数（）に比
較して、充分大きい場合のRC等価回路である。この回路
の伝達関数T3(s)は次のようになる。
較して、充分大きい場合のRC等価回路である。この回路
の伝達関数T3(s)は次のようになる。
ここで、 Y1=sC1,Y2=(1+sC3R4)/R4,Y3=1/R5 ，Y4=sC4,Y5=sC2,Y6=1/R2,Y7=1/R7, Y8=sC5 である。
次にオフセットについて述べる。一般に、オフセットは
入力端子に流入するものと回路自身から生じるものに大
別される。ここでは、回路自身から生じるものに限定す
る。第３図はDCオフセット量に着目した場合の等価回路
である。ここで、Ein(1),Ein(2)はDCオフセットの起電
圧、Rin(1),Rin(2)はDCオフセットの駆動抵抗である。E
in(1),Ein(2)とVout(S)の関係を求めると次のようにな
る。
入力端子に流入するものと回路自身から生じるものに大
別される。ここでは、回路自身から生じるものに限定す
る。第３図はDCオフセット量に着目した場合の等価回路
である。ここで、Ein(1),Ein(2)はDCオフセットの起電
圧、Rin(1),Rin(2)はDCオフセットの駆動抵抗である。E
in(1),Ein(2)とVout(S)の関係を求めると次のようにな
る。
従つて、この回路のDCオフセット量は式(4)において、
ｓ＝０とおけばよい。即ち、DCオフセット電圧Vout(0)
は次のようになる。
ｓ＝０とおけばよい。即ち、DCオフセット電圧Vout(0)
は次のようになる。
従つて、この回路に生じるDCオフセット量に対しては、
OP-AMP2の（−）入力端子に存在するDCオフセット量は
全然影響を及ぼさないことがわかる。また、DCオフセッ
ト量Vout(0)はR4に比例する。従つて、この回路を用い
て波器または等化器を設計する場合、極力R4を小さく
しなければならない。
OP-AMP2の（−）入力端子に存在するDCオフセット量は
全然影響を及ぼさないことがわかる。また、DCオフセッ
ト量Vout(0)はR4に比例する。従つて、この回路を用い
て波器または等化器を設計する場合、極力R4を小さく
しなければならない。
（発明の目的） 本発明はこれらの欠点を除去し、スイッチトキャパシタ
双２次形回路において、周波数域特性あるいは時間域特
性に着目して設計するとともに、DCオフセット量にも着
目して設計できる回路を提供することにより、回路自身
から生じるDCオフセット量を少なくすることを目的とし
ている。
双２次形回路において、周波数域特性あるいは時間域特
性に着目して設計するとともに、DCオフセット量にも着
目して設計できる回路を提供することにより、回路自身
から生じるDCオフセット量を少なくすることを目的とし
ている。
以下、この発明を詳細に説明する。
（発明の構成及び作用） 第４図は、本発明を説明するために、SC双２次形回路の
一般形として可能な素子の組み合わせの全てを表したも
のである。この回路図の伝達関数T4(Z-1)は、次式で与
えられる。
一般形として可能な素子の組み合わせの全てを表したも
のである。この回路図の伝達関数T4(Z-1)は、次式で与
えられる。
ここで、 d0=K1K2+K2C1+K1C2+C1C2-K3K6-K3K8-K5K6-K5K8 d1=K3K7+K3K8+K4K6+K4K8+K5K6 +K5K7+2K5K8-K2C1-K1C2-2C1C2 d2=C1C2-K4K7-K4K8-K5K7-K5K8 n0=K3K9+K3K11+K5K9+K5K11-K1K12-K1K14-K12C1-K14C1 n1=K1K13+K1K14+K12C1+K13C1+2K14C1 -K3K10-K3K11-K4K9-K4K11-K5K9 -K5K10-2K5K11 n2=K4K10+K4K11+K5K10+K5K11-K13C1-K14C1 である。
また、VinからOP-AMP1の出力V1までの伝達関数T5(Z-1)
は次式で与えられる。
は次式で与えられる。
ここで、 m0=K6K12+K6K14+K8K12+K8K14-K2K9-K9C2-K2K11-K11C2 m1=K9C2+K2K10K10C2+K2K11+2K11C2-K6K13-K7K12-K7K14-
K8K13-2K8K16 m2=K7K13+K7K14+K8K13+K8K14-K10C2-K11C2-K6K14 である。式(3)の場合と同様に、第４図のRC等価回路の
伝達関数を求める。即ち、ｃ≫の場合の第４図のRC
等価回路を第５図に示す。この伝達関数T6(s)は次式で
与えられる。ただし、R=1/(fcK)である。
K8K13-2K8K16 m2=K7K13+K7K14+K8K13+K8K14-K10C2-K11C2-K6K14 である。式(3)の場合と同様に、第４図のRC等価回路の
伝達関数を求める。即ち、ｃ≫の場合の第４図のRC
等価回路を第５図に示す。この伝達関数T6(s)は次式で
与えられる。ただし、R=1/(fcK)である。
ここで、 Y1=(1+sC1R1)/R1,Y2=(1+sC4R6)/R6, Y3=1/R7,Y4=(1+sC4R9)/R9, Y5=1/R10,Y6=(1+sC2R2)/R2, Y7=(1+sC3R3)/R3,Y8=1/R4, Y9=(1+sC6R12)/R12,Y10=1/R13 である。
次にDCオフセット量について述べる。第６図はDCオフセ
ット量に着目した場合の第５図に対するRC等価回路であ
る。式(4)の場合と同様にして、DCオフセットの起電圧
をEin(1),Ein(2)とする。Ein(1),Ein(2)の駆動抵抗をR
in(1),Rin(2)とすると、Ein(1),Ein(2)と出力電圧V
out(s)の関係は次のようになる。
ット量に着目した場合の第５図に対するRC等価回路であ
る。式(4)の場合と同様にして、DCオフセットの起電圧
をEin(1),Ein(2)とする。Ein(1),Ein(2)の駆動抵抗をR
in(1),Rin(2)とすると、Ein(1),Ein(2)と出力電圧V
out(s)の関係は次のようになる。
よつて、DCオフセット電圧は式(9)においてｓ＝０とお
けば得られ、次のようになる。
けば得られ、次のようになる。
従つて、本回路の特徴は(9)式からわかるように、DCオ
フセット電圧Vout(0)がEin(1)及びEin(2)により表現さ
れ、その関係を適当な値に設定した場合、Vout(0)を逓
減することが出来ると共に零にすることも可能なことで
ある。
フセット電圧Vout(0)がEin(1)及びEin(2)により表現さ
れ、その関係を適当な値に設定した場合、Vout(0)を逓
減することが出来ると共に零にすることも可能なことで
ある。
SC双２次形回路を用いて波器あるいは等化器を設計す
る場合、周波数域特性あるいは時間域特性に着目する設
計法が用いられている。本発明は上記周波数域特性ある
いは時間域特性に着目して設計すると共にDCオフセット
量にも着目して設計できる回路を提供するものである。
る場合、周波数域特性あるいは時間域特性に着目する設
計法が用いられている。本発明は上記周波数域特性ある
いは時間域特性に着目して設計すると共にDCオフセット
量にも着目して設計できる回路を提供するものである。
即ち、本発明によれば、積分容量(C1)を備え且つ非反転
入力端子が共通電位点へ接続された第１演算増幅器と、
積分容量(C2)を備え且つ非反転入力端子が共通電位点へ
接続された第２演算増幅器と、信号入力端子と前記第２
演算増幅器の反転入力端子との間に固定的に接続された
第１容量(K14)と、前記第１演算増幅器の出力端子と前
記第２演算増幅器の前記反転入力端子との間に固定的に
接続された第２容量(K5)と、第３容量(K10)と、第４容
量(K3)と、前記第３容量(K10)の一端と前記第４容量
(K3)の一端との間に固定的に接続された第５容量(K1)
と、第６容量(K7)と、前記信号入力端子と共通電位点と
を切り換えて前記第３容量(K10)の他端へ接続する第１
スイッチング手段(SW1)と、前記第１演算増幅器の反転
入力端子と共通電位点とを切り換えて前記第３容量
(K10)の前記一端へ接続する第２スイッチング手段(SW2)
と、前記第１演算増幅器の出力端子と共通電位点とを切
り換えて前記第４容量(K3)の一端へ接続する第３スイッ
チング手段(SW3)と、前記第２演算増幅器の前記反転入
力端子と共通電位点とを切り換えて前記第４容量(K3)の
他端へ接続する第４スイッチング手段(SW4)と、前記第
１演算増幅器の前記反転入力端子と共通電位点とを切り
換えて前記第６容量(K7)の一端へ接続する第５スイッチ
ング手段(SW5)と、前記第２演算増幅器の出力端子と共
通電位点とを切り換えて前記第６容量(K7)の他端へ接続
する第６スイッチング手段(SW6)とを備え、信号は前記
信号入力端子から入力され前記第２演算増幅器の出力端
子から出力されるとともに、全ての前記スイッチング手
段は２相クロックで駆動されるものであって且つ前記第
１及び第６スイッチング手段からなる組と前記第２、第
３、第４及び第５スイッチング手段からなる組とは逆相
関係で共通電位点へ接続されているSC双２次形回路が提
供される。
入力端子が共通電位点へ接続された第１演算増幅器と、
積分容量(C2)を備え且つ非反転入力端子が共通電位点へ
接続された第２演算増幅器と、信号入力端子と前記第２
演算増幅器の反転入力端子との間に固定的に接続された
第１容量(K14)と、前記第１演算増幅器の出力端子と前
記第２演算増幅器の前記反転入力端子との間に固定的に
接続された第２容量(K5)と、第３容量(K10)と、第４容
量(K3)と、前記第３容量(K10)の一端と前記第４容量
(K3)の一端との間に固定的に接続された第５容量(K1)
と、第６容量(K7)と、前記信号入力端子と共通電位点と
を切り換えて前記第３容量(K10)の他端へ接続する第１
スイッチング手段(SW1)と、前記第１演算増幅器の反転
入力端子と共通電位点とを切り換えて前記第３容量
(K10)の前記一端へ接続する第２スイッチング手段(SW2)
と、前記第１演算増幅器の出力端子と共通電位点とを切
り換えて前記第４容量(K3)の一端へ接続する第３スイッ
チング手段(SW3)と、前記第２演算増幅器の前記反転入
力端子と共通電位点とを切り換えて前記第４容量(K3)の
他端へ接続する第４スイッチング手段(SW4)と、前記第
１演算増幅器の前記反転入力端子と共通電位点とを切り
換えて前記第６容量(K7)の一端へ接続する第５スイッチ
ング手段(SW5)と、前記第２演算増幅器の出力端子と共
通電位点とを切り換えて前記第６容量(K7)の他端へ接続
する第６スイッチング手段(SW6)とを備え、信号は前記
信号入力端子から入力され前記第２演算増幅器の出力端
子から出力されるとともに、全ての前記スイッチング手
段は２相クロックで駆動されるものであって且つ前記第
１及び第６スイッチング手段からなる組と前記第２、第
３、第４及び第５スイッチング手段からなる組とは逆相
関係で共通電位点へ接続されているSC双２次形回路が提
供される。
さらに、本発明によれば、積分容量(C1)を備え且つ非反
転入力端子が共通電位点へ接続された第１演算増幅器
と、積分容量(C2)を備え且つ非反転入力端子が共通電位
点へ接続された第２演算増幅器と、信号入力端子と前記
第２演算増幅器の反転入力端子との間に固定的に接続さ
れた第１容量(K14)と、前記第１演算増幅器の出力端子
と前記第２演算増幅器の前記反転入力端子との間に固定
的に接続された第２容量(K5)と、第３容量(K10)と、第
４容量(K3)と、第５容量(K1)と、第６容量(K7)と、前記
信号入力端子と共通電位点とを切り換えて前記第３容量
(K10)の一端へ接続する第１スイッチング手段(SW1)と、
前記第１演算増幅器の反転入力端子と共通電位点とを切
り換えて前記第３容量(K10)の他端へ接続する第２スイ
ッチング手段(SW2)と、前記第１演算増幅器の出力端子
と共通電位点とを切り換えて前記第４容量(K3)の一端へ
接続する第３スイッチング手段(SW3)と、前記第２演算
増幅器の前記反転入力端子と共通電位点とを切り換えて
前記第４容量(K3)の他端へ接続する第４スイッチング手
段(SW4)と、前記第１演算増幅器の前記反転入力端子と
共通電位点とを切り換えて前記第６容量(K7)の一端へ接
続する第５スイッチング手段(SW5)と、前記第２演算増
幅器の出力端子と共通電位点とを切り換えて前記第６容
量(K7)の他端へ接続する第６スイッチング手段(SW6)
と、前記第１演算増幅器の前記反転入力端子と共通電位
点とを切り換えて前記第５容量(K1)の一端へ接続する第
７スイッチング手段(SW7)と、前記第１演算増幅器の前
記出力端子と共通電位点とを切り換えて前記第５容量(K
1)の一端へ接続する第８スイッチング手段(SW8)とを備
え、信号は前記信号入力端子から入力され前記第２演算
増幅器の出力端子から出力されるとともに、全ての前記
スイッチング手段は２相クロックで駆動されるものであ
って且つ前記第１及び第６スイッチング手段からなる組
と前記第２、第３、第４、第５、第７及び第８スイッチ
ング手段からなる組とは逆相関係で共通電位点へ接続さ
れているSC双２次形回路が提供される。
転入力端子が共通電位点へ接続された第１演算増幅器
と、積分容量(C2)を備え且つ非反転入力端子が共通電位
点へ接続された第２演算増幅器と、信号入力端子と前記
第２演算増幅器の反転入力端子との間に固定的に接続さ
れた第１容量(K14)と、前記第１演算増幅器の出力端子
と前記第２演算増幅器の前記反転入力端子との間に固定
的に接続された第２容量(K5)と、第３容量(K10)と、第
４容量(K3)と、第５容量(K1)と、第６容量(K7)と、前記
信号入力端子と共通電位点とを切り換えて前記第３容量
(K10)の一端へ接続する第１スイッチング手段(SW1)と、
前記第１演算増幅器の反転入力端子と共通電位点とを切
り換えて前記第３容量(K10)の他端へ接続する第２スイ
ッチング手段(SW2)と、前記第１演算増幅器の出力端子
と共通電位点とを切り換えて前記第４容量(K3)の一端へ
接続する第３スイッチング手段(SW3)と、前記第２演算
増幅器の前記反転入力端子と共通電位点とを切り換えて
前記第４容量(K3)の他端へ接続する第４スイッチング手
段(SW4)と、前記第１演算増幅器の前記反転入力端子と
共通電位点とを切り換えて前記第６容量(K7)の一端へ接
続する第５スイッチング手段(SW5)と、前記第２演算増
幅器の出力端子と共通電位点とを切り換えて前記第６容
量(K7)の他端へ接続する第６スイッチング手段(SW6)
と、前記第１演算増幅器の前記反転入力端子と共通電位
点とを切り換えて前記第５容量(K1)の一端へ接続する第
７スイッチング手段(SW7)と、前記第１演算増幅器の前
記出力端子と共通電位点とを切り換えて前記第５容量(K
1)の一端へ接続する第８スイッチング手段(SW8)とを備
え、信号は前記信号入力端子から入力され前記第２演算
増幅器の出力端子から出力されるとともに、全ての前記
スイッチング手段は２相クロックで駆動されるものであ
って且つ前記第１及び第６スイッチング手段からなる組
と前記第２、第３、第４、第５、第７及び第８スイッチ
ング手段からなる組とは逆相関係で共通電位点へ接続さ
れているSC双２次形回路が提供される。
このような回路構成によれば、DCオフセット量を少なく
できることはもちろんのこと、構成要子数が少ないの
で、チップの占有面積が小さくなりかつ特性が向上す
る。
できることはもちろんのこと、構成要子数が少ないの
で、チップの占有面積が小さくなりかつ特性が向上す
る。
（実施例） 第７図及び第８図はそれぞれ、本発明によるスイッチト
キャパシタ双２次形回路の第１及び第２実施例を示す回
路図である。まず、第７図に示す本発明の第１実施例の
構成について説明する。同図において、1,2はそれぞれ
積分容量C1及びC2を具備する第１及び第２演算増幅器２
であり、これらの非反転入力端子は共通電位点として接
地されている。信号入力端子３と第２演算増幅器２の反
転入力端子との間には容量K14が直列に接続され、第１
演算増幅器１の出力端子と第２演算増幅器２の反転入力
端子との間には容量K5が接続されている。スイッチSW1
は信号入力端子３と共通電位点とを切り換えて容量K10
の一端へ接続する。スイッチSW2は第１演算増幅器１の
反転入力端子と共通電位点とを切り換えて容量K10の他
端へ接続する。スイッチSW3は第１演算増幅器１の出力
端子と共通電位点とを切り換えて容量K3の一端へ接続す
る。スイッチSW4は第２演算増幅器の反転入力端子と共
通電位点とを切り換えて容量K3の他端へ接続する。スイ
ッチSW5は第１演算増幅器１の反転入力端子と共通電位
点とを切り換えて、容量K7へ接続する。スイッチSW6は
第２演算増幅器２の出力端子と共通電位点とを切り換え
て、容量K7へ接続する。更に、スイッチSW1の可動スイ
ッチ端子とスイッチSW3の可動スイッチ端子との間には
容量はK1が直列に接続されている。
キャパシタ双２次形回路の第１及び第２実施例を示す回
路図である。まず、第７図に示す本発明の第１実施例の
構成について説明する。同図において、1,2はそれぞれ
積分容量C1及びC2を具備する第１及び第２演算増幅器２
であり、これらの非反転入力端子は共通電位点として接
地されている。信号入力端子３と第２演算増幅器２の反
転入力端子との間には容量K14が直列に接続され、第１
演算増幅器１の出力端子と第２演算増幅器２の反転入力
端子との間には容量K5が接続されている。スイッチSW1
は信号入力端子３と共通電位点とを切り換えて容量K10
の一端へ接続する。スイッチSW2は第１演算増幅器１の
反転入力端子と共通電位点とを切り換えて容量K10の他
端へ接続する。スイッチSW3は第１演算増幅器１の出力
端子と共通電位点とを切り換えて容量K3の一端へ接続す
る。スイッチSW4は第２演算増幅器の反転入力端子と共
通電位点とを切り換えて容量K3の他端へ接続する。スイ
ッチSW5は第１演算増幅器１の反転入力端子と共通電位
点とを切り換えて、容量K7へ接続する。スイッチSW6は
第２演算増幅器２の出力端子と共通電位点とを切り換え
て、容量K7へ接続する。更に、スイッチSW1の可動スイ
ッチ端子とスイッチSW3の可動スイッチ端子との間には
容量はK1が直列に接続されている。
一方第８図に示す第２実施例は、第７図に示すスイッチ
SW2及びSW3が容量K1の切り換えを兼ねるものであるのに
対し、第８図に示すように新たにスイッチSW7及びSW8を
設け、容量K1の切り換えをスイッチSW7及びSW8で行なう
ものであり、他の構成は第１実施例と同様であり、全く
同一の特性を示す。
SW2及びSW3が容量K1の切り換えを兼ねるものであるのに
対し、第８図に示すように新たにスイッチSW7及びSW8を
設け、容量K1の切り換えをスイッチSW7及びSW8で行なう
ものであり、他の構成は第１実施例と同様であり、全く
同一の特性を示す。
第７図及び第８図において、信号を信号入力端子３から
入力し信号出力端子４から出力する。また第７図におい
て、すべてのスイッチSW1〜SW6は２相クロックで駆動さ
れ、且つスイッチSW1とSW6とからなる組とスイッチSW2
〜SW5とからなる組とは逆相で共通電位点へ接続され
る。一方第８図において、すべてのスイッチSW1〜SW8は
２相クロックで駆動され、且つスイッチSW1とSW6とから
なる組とスイッチSW2〜SW5,SW7,SW8とからなる組とは逆
相で共通電位点へ接続される。第７図又は第８図の伝達
関数T7(z-1)は式(6)において、 K2=K4=K6=K8=K9=K11=K12=K13＝０ と置く事により得られる。
入力し信号出力端子４から出力する。また第７図におい
て、すべてのスイッチSW1〜SW6は２相クロックで駆動さ
れ、且つスイッチSW1とSW6とからなる組とスイッチSW2
〜SW5とからなる組とは逆相で共通電位点へ接続され
る。一方第８図において、すべてのスイッチSW1〜SW8は
２相クロックで駆動され、且つスイッチSW1とSW6とから
なる組とスイッチSW2〜SW5,SW7,SW8とからなる組とは逆
相で共通電位点へ接続される。第７図又は第８図の伝達
関数T7(z-1)は式(6)において、 K2=K4=K6=K8=K9=K11=K12=K13＝０ と置く事により得られる。
ここで、 d0=C1C2+K1C2,d1=K3K7+K5K7-K1C2-2C1C2, d2=C1C2-K5K7,n0=K14C1+K1K14, n1=K3K10+K5K10-K1K14-2K14C1, n2=K14C1-K5K10 である。
また、ｓ領域の伝達関数T8(s)はT7(z-1)の場合と全く同
様にして式(8)において、 R2=R4=R6=R9=R12=R13＝∞，C4=C5＝０ と置く事により得られる。ただし、R=1/(fcK)である。
様にして式(8)において、 R2=R4=R6=R9=R12=R13＝∞，C4=C5＝０ と置く事により得られる。ただし、R=1/(fcK)である。
ここで、 である。
次に、第７図又は第８図の回路のDCオフセットVout(0)
は式(10)より次のようになる。
は式(10)より次のようになる。
一般にSC双２次形回路により波器または等化器を実現
する場合、回路自身から生じるDCオフセット源として、
スイッチとOP-AMPがある。発生するDCオフセット量とし
てはスイッチの方が多く、しかも一方向に発生するとい
える。OP-AMPにより発生するDCオフセット量は少ないが
一方向性はないといえる。従つて、第７図又は第８図を
用いてDCオフセット量を少なく出来るのは発生するDCオ
フセット量がスイッチのように一方向性のある場合であ
る。即ち、一方向性のあるDCオフセット源の場合、第１
図に対する回路のDCオフセット量（式(5)）と本発明の
第７図又は第８図に対する回路のDCオフセット量（式(1
3)）を比較すればわかるように明らかに本発明の第７図
又は第８図の回路がDCオフセット量は少ないことがいえ
る。
する場合、回路自身から生じるDCオフセット源として、
スイッチとOP-AMPがある。発生するDCオフセット量とし
てはスイッチの方が多く、しかも一方向に発生するとい
える。OP-AMPにより発生するDCオフセット量は少ないが
一方向性はないといえる。従つて、第７図又は第８図を
用いてDCオフセット量を少なく出来るのは発生するDCオ
フセット量がスイッチのように一方向性のある場合であ
る。即ち、一方向性のあるDCオフセット源の場合、第１
図に対する回路のDCオフセット量（式(5)）と本発明の
第７図又は第８図に対する回路のDCオフセット量（式(1
3)）を比較すればわかるように明らかに本発明の第７図
又は第８図の回路がDCオフセット量は少ないことがいえ
る。
最後に、本発明の有効性を設計、試作の結果により示
す。第９図の減衰特性を等化する等化器を本発明の回路
及び従来の回路により設計した。この設計素子値を表１
及び表２に示す。
す。第９図の減衰特性を等化する等化器を本発明の回路
及び従来の回路により設計した。この設計素子値を表１
及び表２に示す。
試作した結果を表３に表わす。
表３からわかるように、従来の回路に対し本発明によれ
ば、回路自身から生じるDCオフセット電圧を少なく抑え
ることができる。
ば、回路自身から生じるDCオフセット電圧を少なく抑え
ることができる。
（発明の効果） 以上説明したように、本発明によれば回路自身から生じ
るDCオフセット量を少なくすることができる。
るDCオフセット量を少なくすることができる。
第１図は従来の一般スイッチトキャパシタ双２次形回路
の回路図、第２図は第１図のRC等価回路の回路図、第３
図はオフセットに着目した場合のRC等価回路の回路図、
第４図は本発明を説明するための一般スイッチトキャパ
シタ双２次形基本回路の回路図、第５図は第４図のRC等
価回路の回路図、第６図は直流オフセットに対するRC等
価回路の回路図、第７図は本発明の第１実施例の回路
図、第８図は本発明の第２実施例の回路図、及び第９図
は設計試作例の減衰特性を示す図である。 1,2……演算増幅器 ３……信号入力端子 ４……信号出力端子 C1,C2,K1〜K14……キャパシタ R1〜R7……抵抗 SW1〜SW8……スイッチ
の回路図、第２図は第１図のRC等価回路の回路図、第３
図はオフセットに着目した場合のRC等価回路の回路図、
第４図は本発明を説明するための一般スイッチトキャパ
シタ双２次形基本回路の回路図、第５図は第４図のRC等
価回路の回路図、第６図は直流オフセットに対するRC等
価回路の回路図、第７図は本発明の第１実施例の回路
図、第８図は本発明の第２実施例の回路図、及び第９図
は設計試作例の減衰特性を示す図である。 1,2……演算増幅器 ３……信号入力端子 ４……信号出力端子 C1,C2,K1〜K14……キャパシタ R1〜R7……抵抗 SW1〜SW8……スイッチ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 郡司 勝彦 東京都港区虎ノ門１丁目７番12号 沖電気 工業株式会社内 (72)発明者 木村 忠勝 東京都武蔵野市緑町３丁目９番11号 日本 電信電話公社武蔵野電気通信研究所内 (72)発明者 石川 正幸 東京都武蔵野市緑町３丁目９番11号 日本 電信電話公社武蔵野電気通信研究所内
Claims (2)
- 【請求項１】積分容量(C1)を備え且つ非反転入力端子が
共通電位点へ接続された第１演算増幅器と、積分容量(C
2)を備え且つ非反転入力端子が共通電位点へ接続された
第２演算増幅器と、信号入力端子と前記第２演算増幅器
の反転入力端子との間に固定的に接続された第１容量(K
14)と、前記第１演算増幅器の出力端子と前記第２演算
増幅器の前記反転入力端子との間に固定的に接続された
第２容量(K5)と、第３容量(K10)と、第４容量(K3)と、
前記第３容量(K10)の一端と前記第４容量(K3)の一端と
の間に固定的に接続された第５容量(K1)と、第６容量(K
7)と、前記信号入力端子と共通電位点とを切り換えて前
記第３容量(K10)の他端へ接続する第１スイッチング手
段(SW1)と、前記第１演算増幅器の反転入力端子と共通
電位点とを切り換えて前記第３容量(K10)の前記一端へ
接続する第２スイッチング手段(SW2)と、前記第１演算
増幅器の出力端子と共通電位点とを切り換えて前記第４
容量(K3)の一端へ接続する第３スイッチング手段(SW3)
と、前記第２演算増幅器の前記反転入力端子と共通電位
点とを切り換えて前記第４容量(K3)の他端へ接続する第
４スイッチング手段(SW4)と、前記第１演算増幅器の前
記反転入力端子と共通電位点とを切り換えて前記第６容
量(K7)の一端へ接続する第５スイッチング手段(SW5)
と、前記第２演算増幅器の出力端子と共通電位点とを切
り換えて前記第６容量(K7)の他端へ接続する第６スイッ
チング手段(SW6)とを備え、信号は前記信号入力端子か
ら入力され前記第２演算増幅器の出力端子から出力され
るとともに、全ての前記スイッチング手段は２相クロッ
クで駆動されるものであって且つ前記第１及び第６スイ
ッチング手段からなる組と前記第２、第３、第４及び第
５スイッチング手段からなる組とは逆相関係で共通電位
点へ接続されていることを特徴とするスイッチトキャパ
シタ双２次形回路。 - 【請求項２】積分容量(C1)を備え且つ非反転入力端子が
共通電位点へ接続された第１演算増幅器と、積分容量(C
2)を備え且つ非反転入力端子が共通電位点へ接続された
第２演算増幅器と、信号入力端子と前記第２演算増幅器
の反転入力端子との間に固定的に接続された第１容量(K
14)と、前記第１演算増幅器の出力端子と前記第２演算
増幅器の前記反転入力端子との間に固定的に接続された
第２容量(K5)と、第３容量(K10)と、第４容量(K3)と、
第５容量(K1)と、第６容量(K7)と、前記信号入力端子と
共通電位点とを切り換えて前記第３容量(K10)の一端へ
接続する第１スイッチング手段(SW1)と、前記第１演算
増幅器の反転入力端子と共通電位点とを切り換えて前記
第３容量(K10)の他端へ接続する第２スイッチング手段
(SW2)と、前記第１演算増幅器の出力端子と共通電位点
とを切り換えて前記第４容量(K3)の一端へ接続する第３
スイッチング手段(SW3)と、前記第２演算増幅器の前記
反転入力端子と共通電位点とを切り換えて前記第４容量
(K3)の他端へ接続する第４スイッチング手段(SW4)と、
前記第１演算増幅器の前記反転入力端子と共通電位点と
を切り換えて前記第６容量(K7)の一端へ接続する第５ス
イッチング手段(SW5)と、前記第２演算増幅器の出力端
子と共通電位点とを切り換えて前記第６容量(K7)の他端
へ接続する第６スイッチング手段(SW6)と、前記第１演
算増幅器の前記反転入力端子と共通電位点とを切り換え
て前記第５容量(K1)の一端へ接続する第７スイッチング
手段(SW7)と、前記第１演算増幅器の前記出力端子と共
通電位点とを切り換えて前記第５容量(K1)の一端へ接続
する第８スイッチング手段(SW8)とを備え、信号は前記
信号入力端子から入力され前記第２演算増幅器の出力端
子から出力されるとともに、全ての前記スイッチング手
段は２相クロックで駆動されるものであって且つ前記第
１及び第６スイッチング手段からなる組と前記第２、第
３、第４、第５、第７及び第８スイッチング手段からな
る組とは逆相関係で共通電位点へ接続されていることを
特徴とするスイッチトキャパシタ双２次形回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3441983A JPH071861B2 (ja) | 1983-03-04 | 1983-03-04 | スイツチトキヤパシタ双２次形回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3441983A JPH071861B2 (ja) | 1983-03-04 | 1983-03-04 | スイツチトキヤパシタ双２次形回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59161116A JPS59161116A (ja) | 1984-09-11 |
| JPH071861B2 true JPH071861B2 (ja) | 1995-01-11 |
Family
ID=12413678
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3441983A Expired - Lifetime JPH071861B2 (ja) | 1983-03-04 | 1983-03-04 | スイツチトキヤパシタ双２次形回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH071861B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61121514A (ja) * | 1984-11-16 | 1986-06-09 | Hitachi Ltd | 電力系統用保護リレ−の入力フイルタ |
| JP3928723B2 (ja) | 2003-02-10 | 2007-06-13 | セイコーエプソン株式会社 | 光素子と光ファイバとの結合構造、光素子と光ファイバとの結合方法、ならびに光モジュール |
-
1983
- 1983-03-04 JP JP3441983A patent/JPH071861B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59161116A (ja) | 1984-09-11 |
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