JPH071870B2 - ディジタル／アナログ変換回路 - Google Patents
ディジタル／アナログ変換回路Info
- Publication number
- JPH071870B2 JPH071870B2 JP59160499A JP16049984A JPH071870B2 JP H071870 B2 JPH071870 B2 JP H071870B2 JP 59160499 A JP59160499 A JP 59160499A JP 16049984 A JP16049984 A JP 16049984A JP H071870 B2 JPH071870 B2 JP H071870B2
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- JP
- Japan
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- voltage
- output
- operational amplifier
- array
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Links
- 238000006243 chemical reaction Methods 0.000 title claims description 9
- 239000003990 capacitor Substances 0.000 claims description 16
- 238000003491 array Methods 0.000 claims description 6
- 230000003247 decreasing effect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000001976 improved effect Effects 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
- H03M1/80—Simultaneous conversion using weighted impedances
- H03M1/802—Simultaneous conversion using weighted impedances using capacitors, e.g. neuron-mos transistors, charge coupled devices
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は出力が平衡型でなされるディジタル／アナログ
変換器（D/A変換器）に関するものである。
変換器（D/A変換器）に関するものである。
（従来技術とその問題点） 従来ディジタル量をアナログ量に変換する場合出力が基
準電位、例えば接地電位に対して１つでよい場合がほと
んどであったため、非平衡出力のD/A変換器が専ら考案
されてきた。例えば第２図に極性＋４ビットのD/A変換
器の例を示す。
準電位、例えば接地電位に対して１つでよい場合がほと
んどであったため、非平衡出力のD/A変換器が専ら考案
されてきた。例えば第２図に極性＋４ビットのD/A変換
器の例を示す。
本回路は、リセット状態のときS11〜S14のスイッチをV
GNDと接続し、S15を導通させることにより蓄電器C,2C,4
C,8Cに演算増幅器のオフセット電圧を貯える。D/A変換
を行うときにはS15を開放し、変換するディジタルコー
ドが正のときはS11〜S14のうちそのコードに対応したス
イッチを-VRefに接続する。また、ディジタルコードが
負のときはS11〜S14のうちそのコードに対応したスイッ
チを+VRefに接続する。例えばコードが正で1001の場合
にはS11とS14を-VRefに接続する。すると出力としてV
Ref×（Ｃ＋8C）/16C＝9/16×VRefの電圧が出力として
得られる。
GNDと接続し、S15を導通させることにより蓄電器C,2C,4
C,8Cに演算増幅器のオフセット電圧を貯える。D/A変換
を行うときにはS15を開放し、変換するディジタルコー
ドが正のときはS11〜S14のうちそのコードに対応したス
イッチを-VRefに接続する。また、ディジタルコードが
負のときはS11〜S14のうちそのコードに対応したスイッ
チを+VRefに接続する。例えばコードが正で1001の場合
にはS11とS14を-VRefに接続する。すると出力としてV
Ref×（Ｃ＋8C）/16C＝9/16×VRefの電圧が出力として
得られる。
本回路は精度もよく、簡単に集積回路上に実現できる
が、演算増幅器に電源雑音が混入すると出力電圧にも雑
音を含んで出力される。また容量アレイに伴う寄生容量
を介した雑音も出力される。かかるD/A変換器だけで集
積回路を構成する場合にはある程度対策を構ずることが
可能である。しかし、近年のようにD/A変換器が集積回
路のごく一部であるようになると対策に限界があるた
め、D/A変換器出力に含まれる雑音が大きく、S/N比を向
上させることは困難である。さらに集積回路規模の増大
と共に電源電圧を小さくする必要があるため、取り扱い
うる電圧も小さくなってきている。第２図の回路では正
負のリファレンス電圧が必要である。更に出力電圧範囲
も演算増幅器の動作範囲であり、この動作範囲をＡとし
たとき、取り扱える正弦波の振幅はA/2であるため、従
来MOS型集積回路で用いられてきた±5V電源が、最近のV
LSIの電源である5V単一電源にまで小さくなると、取り
扱える電圧範囲を減らさなければならなくなる。一方集
積回路の雑音は規模が増大したとき増加する傾向がある
ため、更にS/Nは劣化してしまう欠点を有している。
が、演算増幅器に電源雑音が混入すると出力電圧にも雑
音を含んで出力される。また容量アレイに伴う寄生容量
を介した雑音も出力される。かかるD/A変換器だけで集
積回路を構成する場合にはある程度対策を構ずることが
可能である。しかし、近年のようにD/A変換器が集積回
路のごく一部であるようになると対策に限界があるた
め、D/A変換器出力に含まれる雑音が大きく、S/N比を向
上させることは困難である。さらに集積回路規模の増大
と共に電源電圧を小さくする必要があるため、取り扱い
うる電圧も小さくなってきている。第２図の回路では正
負のリファレンス電圧が必要である。更に出力電圧範囲
も演算増幅器の動作範囲であり、この動作範囲をＡとし
たとき、取り扱える正弦波の振幅はA/2であるため、従
来MOS型集積回路で用いられてきた±5V電源が、最近のV
LSIの電源である5V単一電源にまで小さくなると、取り
扱える電圧範囲を減らさなければならなくなる。一方集
積回路の雑音は規模が増大したとき増加する傾向がある
ため、更にS/Nは劣化してしまう欠点を有している。
（発明の目的） 本発明はかかる従来回路の欠点である電源等からの雑音
の信号への混入を除き、しかも低電圧電源を用いて、高
電圧電源を用いる場合と同等のアナログ振幅を出力でき
るD/A変換器を提供することを目的とする。
の信号への混入を除き、しかも低電圧電源を用いて、高
電圧電源を用いる場合と同等のアナログ振幅を出力でき
るD/A変換器を提供することを目的とする。
（発明の構成） 本発明は、一端が共通接続され隣り合う蓄電器の容量が
２倍の関係を有する複数の蓄電器により構成される蓄電
器アレイA,Bを有し、入力されるディジタルコードによ
り制御されて前記蓄電器アレイの他端の電圧を上昇させ
ると同時に他方のアレイの他端の電圧を低下させる手段
と、前記蓄電器アレイに接続される平衡型演算増幅器の
２組の入力および出力の間にそれぞれ蓄電器Cmが接続さ
れしかもこの蓄電器と並列にスイッチ素子S3,S4が接続
され、前記演算増幅器の２つの入力の各々と前記２組の
蓄電器アレイの共通接続された端子の各々の間をそれぞ
れ結びかつその接続関係がディジタルコードの正負によ
り逆の対となるスイッチS1,S2により構成されることを
特徴とするディジタル／アナログ変換回路にある。
２倍の関係を有する複数の蓄電器により構成される蓄電
器アレイA,Bを有し、入力されるディジタルコードによ
り制御されて前記蓄電器アレイの他端の電圧を上昇させ
ると同時に他方のアレイの他端の電圧を低下させる手段
と、前記蓄電器アレイに接続される平衡型演算増幅器の
２組の入力および出力の間にそれぞれ蓄電器Cmが接続さ
れしかもこの蓄電器と並列にスイッチ素子S3,S4が接続
され、前記演算増幅器の２つの入力の各々と前記２組の
蓄電器アレイの共通接続された端子の各々の間をそれぞ
れ結びかつその接続関係がディジタルコードの正負によ
り逆の対となるスイッチS1,S2により構成されることを
特徴とするディジタル／アナログ変換回路にある。
（発明の原理） 本発明はD/A変換されたアナログ信号を平衡型の信号と
して出力するように構成することにより、電源線等から
混入する雑音を信号線に対して同相雑音として除去でき
るようにし、かつ信号振幅が1/2になっても等価的に非
平衡の場合より２倍大きい信号として出力することによ
り信号電圧の増加をはかり、更に蓄電器アレイによるD/
A変換器に印加するパルス電圧の変化する方向および演
算増幅器との接続関係を変化させることにより単一のリ
ファレンス電圧だけで正負２つのリファレンス電圧を持
つのと等しい効果を生み出すことにより低電圧で最大の
アナログ電圧を取り扱うことを可能にしたものである。
して出力するように構成することにより、電源線等から
混入する雑音を信号線に対して同相雑音として除去でき
るようにし、かつ信号振幅が1/2になっても等価的に非
平衡の場合より２倍大きい信号として出力することによ
り信号電圧の増加をはかり、更に蓄電器アレイによるD/
A変換器に印加するパルス電圧の変化する方向および演
算増幅器との接続関係を変化させることにより単一のリ
ファレンス電圧だけで正負２つのリファレンス電圧を持
つのと等しい効果を生み出すことにより低電圧で最大の
アナログ電圧を取り扱うことを可能にしたものである。
（実施例） 次に本発明の実施例について第１図を参照して説明す
る。第１図は符号＋４ビットの場合を示したものであ
る。一端が共通接続され単位容量をＣとしたときC,2C,4
C,8Cの容量を持つ蓄電器アレイＡおよびＢの２組と、入
力されるデータによりSP1〜SP4およびSN1〜SN4のスイッ
チを切り換えることにより前記蓄電器アレイの他端の電
圧をリファレンス電圧VRefから接地電圧VGND又はその逆
に変化させる制御手段と、平衡型演算増幅器と、この平
衡型演算増幅器の２組の入力および出力節点３と出力Ａ
および節点４と出力Ｂの間にそれぞれ接続される前記単
位容量の16倍の容量を有する蓄電器Cmを２個と、この蓄
電器Cmとは並列に接続されるMOSトランジスタ等からな
るスイッチ素子S3およびS4と、前記平衡型演算増幅器の
２つの入力3,4の各々と前記２つの蓄電器アレイの共通
接続された端子1,2の各々の間をそれぞれ結び、かつそ
の接続関係が出力電圧の正負により逆の対となるスイッ
チS1,S2の２組により構成されている。
る。第１図は符号＋４ビットの場合を示したものであ
る。一端が共通接続され単位容量をＣとしたときC,2C,4
C,8Cの容量を持つ蓄電器アレイＡおよびＢの２組と、入
力されるデータによりSP1〜SP4およびSN1〜SN4のスイッ
チを切り換えることにより前記蓄電器アレイの他端の電
圧をリファレンス電圧VRefから接地電圧VGND又はその逆
に変化させる制御手段と、平衡型演算増幅器と、この平
衡型演算増幅器の２組の入力および出力節点３と出力Ａ
および節点４と出力Ｂの間にそれぞれ接続される前記単
位容量の16倍の容量を有する蓄電器Cmを２個と、この蓄
電器Cmとは並列に接続されるMOSトランジスタ等からな
るスイッチ素子S3およびS4と、前記平衡型演算増幅器の
２つの入力3,4の各々と前記２つの蓄電器アレイの共通
接続された端子1,2の各々の間をそれぞれ結び、かつそ
の接続関係が出力電圧の正負により逆の対となるスイッ
チS1,S2の２組により構成されている。
次に本回路の駆動方法を説明する。本回路の駆動は、リ
セットを行う周期とD/A変換を行う周期の２つに分けら
れている。
セットを行う周期とD/A変換を行う周期の２つに分けら
れている。
まずリセットを行う周期ではS3およびS4は閉じられてい
る。また蓄電器アレイＡのスイッチはリファレンス電圧
VRefが接地電圧VGNDより高い場合にはリファレンス電圧
側に接続される。蓄電器アレイＢのスイッチは接地側に
接続される。さらにD/A変換を行うデータが正である場
合にはS1は蓄電器アレイＡと接続され、S2は蓄電器アレ
イＢと接続される。負の場合は逆にS1はＢに、S2はＡに
それぞれ接続される。こうすることにより、平衡型演算
増幅器のオフセット電圧は接点１および２の電位として
貯えられる。
る。また蓄電器アレイＡのスイッチはリファレンス電圧
VRefが接地電圧VGNDより高い場合にはリファレンス電圧
側に接続される。蓄電器アレイＢのスイッチは接地側に
接続される。さらにD/A変換を行うデータが正である場
合にはS1は蓄電器アレイＡと接続され、S2は蓄電器アレ
イＢと接続される。負の場合は逆にS1はＢに、S2はＡに
それぞれ接続される。こうすることにより、平衡型演算
増幅器のオフセット電圧は接点１および２の電位として
貯えられる。
次にD/A変換を行うにはS3及びS4を開き、入力データに
対応したスイッチをリセット周期とは逆の節点に切り換
える。するとこの電圧変化はそのスイッチが接続されて
いる蓄電器を介して接点１の電位を降下させ、接点２の
電位を上昇させる。平衡型演算増幅器の入力と出力間に
Cm（＝16C）なる蓄電器を介して結ばれているとき、入
力端は仮想接地の状態にあるため、出力は前記変化を打
ち消す電圧分だけ変化する。これが平衡型出力として出
力される。例えば入力コードが正で1010の場合、SP2とS
P4が接地側に倒され、SN2とSN4がリファレンス側に倒さ
れる。すると出力Ａには（2C＋8C）・VRef/16C＝10VRef
/16の電圧が出力され、出力Ｂには−（2C＋8C）・VRef/
16＝−10VRef/16の電圧が出力される。したがって電圧
差として20VRef/16が得られる。入力コードが負で1010
の場合にはＡには−10VRef/16が出力されＢには10VRef/
16が出力されるから電圧差として−20VRef/16が得られ
る。
対応したスイッチをリセット周期とは逆の節点に切り換
える。するとこの電圧変化はそのスイッチが接続されて
いる蓄電器を介して接点１の電位を降下させ、接点２の
電位を上昇させる。平衡型演算増幅器の入力と出力間に
Cm（＝16C）なる蓄電器を介して結ばれているとき、入
力端は仮想接地の状態にあるため、出力は前記変化を打
ち消す電圧分だけ変化する。これが平衡型出力として出
力される。例えば入力コードが正で1010の場合、SP2とS
P4が接地側に倒され、SN2とSN4がリファレンス側に倒さ
れる。すると出力Ａには（2C＋8C）・VRef/16C＝10VRef
/16の電圧が出力され、出力Ｂには−（2C＋8C）・VRef/
16＝−10VRef/16の電圧が出力される。したがって電圧
差として20VRef/16が得られる。入力コードが負で1010
の場合にはＡには−10VRef/16が出力されＢには10VRef/
16が出力されるから電圧差として−20VRef/16が得られ
る。
本発明に用いる平衡型演算増幅器は例えばアイイーイー
イー・ジャーナルオプソリッドステートサーキット（IE
EE Jounal of Solid-state Circuit）1983年２月号の58
頁に記載されたものや、同1983年12月号の661頁に記載
されたもの等多数公知の回路を用いることができる。
イー・ジャーナルオプソリッドステートサーキット（IE
EE Jounal of Solid-state Circuit）1983年２月号の58
頁に記載されたものや、同1983年12月号の661頁に記載
されたもの等多数公知の回路を用いることができる。
本実施例では符号＋４ビットの場合を示したが符号＋５
ビットや符号＋６ビット等でも当然実現できる。
ビットや符号＋６ビット等でも当然実現できる。
（発明の効果） このように出力として例えば出力Ｂを基準に考えると、
演算増幅器の動作範囲の２倍の電圧まで取り扱うことが
できるため、雑音が一定であれば２倍の信号対雑音電圧
比を得ることができる。さらに寄生容量等で混入する雑
音は出力Ａおよび出力Ｂに等しく混入するため、電圧差
には影響を与えないため、D/A変換器をVLSI内に構成す
るとき重大な問題となる電源雑音が信号に混入すること
を完全に防止できる。またリファレンス電圧も１つでよ
いため、従来のように正負のリファレンス電圧を発生さ
せるときに注意を要する正負のリファレンス電圧のマッ
チングに苦労することからも開放されるという大きな利
点を有している。また、平衡型出力は電話通信のように
平衡型で送受される通信システムに対して、より望まし
い信号源となるという大きな利点も有している。また第
２図のスイッチS1,S2がなく、蓄電器アレイＡ、Ｂがそ
のまま平衡演算増幅器に接続している場合と比べ、本願
発明ではS1,S2を備えて蓄電器アレイ正負両方で駆動し
ている。いま、正のステップをΔ+、負のステップをΔ-
（負値）とするとΔ+−Δ-が正の出力、−（Δ+−Δ-）
が負の出力となる。つまり、正負２つの合成により出力
が得られるわけである。容量ばらつきによる誤差は統計
的性質により、 されるが、ステップサイズが２倍となるため、相対誤差
は になることを意味する。このことは同じ寸法の蓄電器を
用いて設計した場合、引例に比べて精度が 改善される効果があることを意味する。また同じ精度を
保つときには、蓄電器の平面状が矩形として、一辺の寸
法が つまり半分の面積 で済むことになる。
演算増幅器の動作範囲の２倍の電圧まで取り扱うことが
できるため、雑音が一定であれば２倍の信号対雑音電圧
比を得ることができる。さらに寄生容量等で混入する雑
音は出力Ａおよび出力Ｂに等しく混入するため、電圧差
には影響を与えないため、D/A変換器をVLSI内に構成す
るとき重大な問題となる電源雑音が信号に混入すること
を完全に防止できる。またリファレンス電圧も１つでよ
いため、従来のように正負のリファレンス電圧を発生さ
せるときに注意を要する正負のリファレンス電圧のマッ
チングに苦労することからも開放されるという大きな利
点を有している。また、平衡型出力は電話通信のように
平衡型で送受される通信システムに対して、より望まし
い信号源となるという大きな利点も有している。また第
２図のスイッチS1,S2がなく、蓄電器アレイＡ、Ｂがそ
のまま平衡演算増幅器に接続している場合と比べ、本願
発明ではS1,S2を備えて蓄電器アレイ正負両方で駆動し
ている。いま、正のステップをΔ+、負のステップをΔ-
（負値）とするとΔ+−Δ-が正の出力、−（Δ+−Δ-）
が負の出力となる。つまり、正負２つの合成により出力
が得られるわけである。容量ばらつきによる誤差は統計
的性質により、 されるが、ステップサイズが２倍となるため、相対誤差
は になることを意味する。このことは同じ寸法の蓄電器を
用いて設計した場合、引例に比べて精度が 改善される効果があることを意味する。また同じ精度を
保つときには、蓄電器の平面状が矩形として、一辺の寸
法が つまり半分の面積 で済むことになる。
さらに、演算増幅器を駆動する電圧は、引例の２倍であ
るから、演算増幅器の入力換算雑音との比もN/2とな
り、特にMOS型集積回路では演算増幅器が発生する雑音
が大きいため、大きな利点となる。Ｎは増幅器の入力換
算雑音と蓄電器アレイを駆動することにより生じるステ
ップ電圧の比である。
るから、演算増幅器の入力換算雑音との比もN/2とな
り、特にMOS型集積回路では演算増幅器が発生する雑音
が大きいため、大きな利点となる。Ｎは増幅器の入力換
算雑音と蓄電器アレイを駆動することにより生じるステ
ップ電圧の比である。
第１図は本発明について符号＋４ビットのD/A変換器を
実現する基本となる回路の図である。 第２図は従来の非平衡D/A変換回路の図。
実現する基本となる回路の図である。 第２図は従来の非平衡D/A変換回路の図。
Claims (1)
- 【請求項１】一端が共通接続され隣り合う蓄電器の容量
が２倍の関係を有する複数の蓄電器により構成される蓄
電器アレイA,Bを有し、入力されるディジタルコードに
より制御されて一方の蓄電器アレイの他端の電圧を上昇
させると同時に他方にアレイの他端の電圧を低下させる
手段と、前記蓄電器アレイに接続される平衡型演算増幅
器とを備え、この平衡型演算増幅器の２組の入力および
出力の間にそれぞれ蓄電器Cmが接続されしかもこの蓄電
器と並列にスイッチ素子S3,S4が接続され、前記演算増
幅器の２つの入力の各々と前記２組の蓄電器アレイの共
通接続された端子の各々の間をそれぞれ結びかつその接
続関係がディジタルコードの正負により逆の対となるス
イッチS1,S2により構成されることを特徴とするディジ
タル／アナログ変換回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59160499A JPH071870B2 (ja) | 1984-07-31 | 1984-07-31 | ディジタル／アナログ変換回路 |
| DE8585109401T DE3582528D1 (de) | 1984-07-31 | 1985-07-26 | Digital-analog-wandler. |
| EP85109401A EP0170224B1 (en) | 1984-07-31 | 1985-07-26 | Digital-to-analog converter |
| US06/760,429 US4661802A (en) | 1984-07-31 | 1985-07-30 | Digital-to-analog converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59160499A JPH071870B2 (ja) | 1984-07-31 | 1984-07-31 | ディジタル／アナログ変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6139726A JPS6139726A (ja) | 1986-02-25 |
| JPH071870B2 true JPH071870B2 (ja) | 1995-01-11 |
Family
ID=15716255
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59160499A Expired - Lifetime JPH071870B2 (ja) | 1984-07-31 | 1984-07-31 | ディジタル／アナログ変換回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4661802A (ja) |
| EP (1) | EP0170224B1 (ja) |
| JP (1) | JPH071870B2 (ja) |
| DE (1) | DE3582528D1 (ja) |
Families Citing this family (32)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0217120B1 (de) * | 1985-09-23 | 1990-11-22 | Siemens Aktiengesellschaft | Schaltungsanordnung zur Echokompensation |
| SE452830B (sv) * | 1985-12-02 | 1987-12-14 | Ellemtel Utvecklings Ab | Anordning for att omvandla en analog, balanserad signal (v?71i?71n?71+,v?71i?71n?71-) till en digital signal genom laddningsomfordelning i ett antal kapacitiva element |
| US4875046A (en) * | 1986-07-11 | 1989-10-17 | Brooktree Corporation | Centroiding algorithm for networks used in A/D and D/A converters |
| JPS6322652U (ja) * | 1986-07-24 | 1988-02-15 | ||
| JPS6322651U (ja) * | 1986-07-24 | 1988-02-15 | ||
| US4812818A (en) * | 1987-02-24 | 1989-03-14 | Brooktree Corporation | Digital-to-analog converter |
| NL8700983A (nl) * | 1987-04-27 | 1988-11-16 | Philips Nv | Digitaal-analoog omzetter. |
| NL8700982A (nl) * | 1987-04-27 | 1988-11-16 | Philips Nv | Digitaal-analoog omzetter. |
| US4831377A (en) * | 1987-04-30 | 1989-05-16 | Hewlett-Packard Company | Method and apparatus for reduced settling time in a filter for a DC voltage |
| US4803462A (en) * | 1987-08-11 | 1989-02-07 | Texas Instruments Incorporated | Charge redistribution A/D converter with increased common mode rejection |
| FR2641924B1 (fr) * | 1988-12-28 | 1991-05-03 | Sgs Thomson Microelectronics | Generateur de forme d'onde de signal analogique |
| FR2642921B1 (fr) * | 1989-02-07 | 1991-05-17 | Texas Instruments France | Chaine de conversion numerique-analogique incluant un modulateur numerique a plusieurs niveaux de quantification, associe a un convertisseur numerique-analogique |
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