JPH071874B2 - 変調装置 - Google Patents
変調装置Info
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- JPH071874B2 JPH071874B2 JP10750485A JP10750485A JPH071874B2 JP H071874 B2 JPH071874 B2 JP H071874B2 JP 10750485 A JP10750485 A JP 10750485A JP 10750485 A JP10750485 A JP 10750485A JP H071874 B2 JPH071874 B2 JP H071874B2
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- JP
- Japan
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- output
- modulation
- processing unit
- bit
- selector
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Links
- 238000006243 chemical reaction Methods 0.000 claims description 28
- 230000008707 rearrangement Effects 0.000 claims 1
- 238000000034 method Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
- H03M7/02—Conversion to or from weighted codes, i.e. the weight given to a digit depending on the position of the digit within the block or code word
- H03M7/12—Conversion to or from weighted codes, i.e. the weight given to a digit depending on the position of the digit within the block or code word having two radices, e.g. binary-coded-decimal code
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Dc Digital Transmission (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、ディジタル信号の記録，伝送等に用いる変調
装置に関するものである。
装置に関するものである。
従来の技術 ディジタル信号の記録，伝送等において、記録媒体，伝
送形態に応じて各種の変調方式が提案されている。固定
ヘッド・ディジタル・オーディオ・テープ・レコーダ
（Ｓ−DAT）の規格決定のための実験フォーマットにお
いて、変調方式として提案されている8/10変換コードも
そのひとつである。
送形態に応じて各種の変調方式が提案されている。固定
ヘッド・ディジタル・オーディオ・テープ・レコーダ
（Ｓ−DAT）の規格決定のための実験フォーマットにお
いて、変調方式として提案されている8/10変換コードも
そのひとつである。
8/10変換コードは入力の８ビット単位毎に10ビットに変
換する。ブロック符号である10ビットの選びかたとして
は、直流成分が少なく同一符号が長く連続せず、又クロ
ック再生が容易であることが望ましい。本8/10変換コー
ドは、この条件を満たしている。
換する。ブロック符号である10ビットの選びかたとして
は、直流成分が少なく同一符号が長く連続せず、又クロ
ック再生が容易であることが望ましい。本8/10変換コー
ドは、この条件を満たしている。
特徴としては、(1)検出窓巾Tw＝0.8T、(2)最小反転間隔
TMiN＝0.8T、(3)最大反転間隔Tw＝4.0T(4)“1"の数は4,
5,6の３通り(5)ワード単位では２つの状態S0,S1の値の
みをとるがある。
TMiN＝0.8T、(3)最大反転間隔Tw＝4.0T(4)“1"の数は4,
5,6の３通り(5)ワード単位では２つの状態S0,S1の値の
みをとるがある。
尚、Ｔはデータ・ビット・タイムを示す。
本コードは、入力信号（８ビット）に対し過去の状態の
情報（S0かS1か）によりS0ページか、あるいはS1ページ
の変換テーブルを選択する。選択にあたっては、直流成
分の累積を防ぐほうの変換コードを採用させる。そして
この時選択した状態S0かS1を記憶しておき、次の変換に
あたり、この情報を用いる。
情報（S0かS1か）によりS0ページか、あるいはS1ページ
の変換テーブルを選択する。選択にあたっては、直流成
分の累積を防ぐほうの変換コードを採用させる。そして
この時選択した状態S0かS1を記憶しておき、次の変換に
あたり、この情報を用いる。
表１に、8/10変換テーブルを示す。
この変換を実際に行なう方式としては、従来例として全
ての変換テーブルRead Only Memory（以下ＲＭと略
す）に入れておく方法があり、構成は簡単である。
ての変換テーブルRead Only Memory（以下ＲＭと略
す）に入れておく方法があり、構成は簡単である。
従来例のひとつとしてＲＭテーブルを用いた場合の構
成例を第３図に示す。入力端子ａからの８ビットの入力
は変換用のＲM21,22に入る。
成例を第３図に示す。入力端子ａからの８ビットの入力
は変換用のＲM21,22に入る。
このＲＭには前記入力の他に過去の状態を示す信号が
メモリ23より入る。この８ビットプラス１ビットの情報
により、変調出力10ビット及び現在の状態１ビットが求
められ出力端子ｂには変調出力が得られる。
メモリ23より入る。この８ビットプラス１ビットの情報
により、変調出力10ビット及び現在の状態１ビットが求
められ出力端子ｂには変調出力が得られる。
発明が解決しようとする問題点 しかしながら上記の構成では、IC化,LSI化を行なう場合
ＲＭの部分が非常に大規模かつ冗長となり、集積度を
高めることは不可能であった。例えばこの従来例では９
ビットの入力に対し11ビットの出力が必要であり、220
＝1,048,576個のメモリー・セルが必要となる。
ＲＭの部分が非常に大規模かつ冗長となり、集積度を
高めることは不可能であった。例えばこの従来例では９
ビットの入力に対し11ビットの出力が必要であり、220
＝1,048,576個のメモリー・セルが必要となる。
本発明は従来例における冗長を減少し、IC化、LSI化に
適した8/10変換コードの変調装置を提供することを目的
とする。
適した8/10変換コードの変調装置を提供することを目的
とする。
問題点を解決するための手段 この目的を達成するため、本発明の変調装置においては
セレクタ及びレジスタ及び減算器及び２組のダウン・カ
ウンター及び規則的演算処理による第１の変換テーブル
及びシリアル／パラレル変換器により構成された第１の
変調処理部と、この第１の変調処理部では対応出来ない
例外に対応する例外処理用の第２の変換テーブルをもつ
第２の変調処理部と規則／例外処理、ビット反転、ビッ
ト読み出し逆順を行うかを判定する判定処理部と、現在
の状態を一定期間保持させるメモリと、第１の変調処理
部と第２の変調処理部の出力を選択するセレクターと、
このセレクター出力を判定処理部の出力により、ビット
反転、ビットの逆読み出しを行うビット操作部とからの
全てゲート及びロジック回路構成となっている。
セレクタ及びレジスタ及び減算器及び２組のダウン・カ
ウンター及び規則的演算処理による第１の変換テーブル
及びシリアル／パラレル変換器により構成された第１の
変調処理部と、この第１の変調処理部では対応出来ない
例外に対応する例外処理用の第２の変換テーブルをもつ
第２の変調処理部と規則／例外処理、ビット反転、ビッ
ト読み出し逆順を行うかを判定する判定処理部と、現在
の状態を一定期間保持させるメモリと、第１の変調処理
部と第２の変調処理部の出力を選択するセレクターと、
このセレクター出力を判定処理部の出力により、ビット
反転、ビットの逆読み出しを行うビット操作部とからの
全てゲート及びロジック回路構成となっている。
作用 この様な構成をとることにより、8/10変換コードにおけ
る変調がロジック回路とゲート回路で構成が可能とな
り、ＲＭテーブルを用いる場合と比べてはるかに少な
いゲート数で実現が可能になり、IC,LSI化の面で非常に
有効である。
る変調がロジック回路とゲート回路で構成が可能とな
り、ＲＭテーブルを用いる場合と比べてはるかに少な
いゲート数で実現が可能になり、IC,LSI化の面で非常に
有効である。
実 施 例 具体的な実施例の構成を示す前に、8/10変換テーブルの
検討を行ない、各部がロジック回路及びゲート回路で実
現出来るこを示す。
検討を行ない、各部がロジック回路及びゲート回路で実
現出来るこを示す。
本8/10変換テーブルはいくつかのサブセットに分けるこ
とが可能である。
とが可能である。
まず表１のＩ値が０〜88までは、S0,S1とも同じ値であ
り１の数と０の数は同じである。
り１の数と０の数は同じである。
次にＩ値が89〜243までは21個の例外を除いて、S0とS1
は互いにビットの反転及びビット順の逆転を行なったも
のになっており、S0では“1"の数が６個，“0"の数は４
個である。例えばＩ値が132の時S0では“0111001011"S1
では“0010110001"である。又、21個の例外では、S0とS
1が対応しておらず、S1の時は“1"の数は４個である
が、S0の時は１の数が５個である。例えば、Ｉ値が149
のときS0では“1100100011"S1では“0011101000"であ
る。またＩ値が244〜255においては、S0とS1は互いにビ
ット順を逆転したものになっており、“1"の数はS0,S1
とも５個である。例えば255のときS0は“1101100100",S
1では“0010011011"である。今Ｉ値が０〜88までをグル
ープT0,I値が89〜243までをグループT1（例外をのぞ
く）,21個のS0のT1における例外分をグループTi,I値が2
44〜255をグループT2とする。グループT0，T1のS1につ
いては規則的な処理方法で発生することが可能であり、
S0については、T0であれば、そのまま、T1の場合は、ビ
ット反転、ビット読み出しの逆順を行うことにより求め
られる。TiのS0とT2に関しては、この規則的方法では求
められないので、この時は、例外処理用テーブルが必要
となる。T2はS1が求まればS0はビットの逆読み出しによ
り求められる。従って、21個＋12個＝33個の例外処理の
変換テーブルがあればよいことになる。
は互いにビットの反転及びビット順の逆転を行なったも
のになっており、S0では“1"の数が６個，“0"の数は４
個である。例えばＩ値が132の時S0では“0111001011"S1
では“0010110001"である。又、21個の例外では、S0とS
1が対応しておらず、S1の時は“1"の数は４個である
が、S0の時は１の数が５個である。例えば、Ｉ値が149
のときS0では“1100100011"S1では“0011101000"であ
る。またＩ値が244〜255においては、S0とS1は互いにビ
ット順を逆転したものになっており、“1"の数はS0,S1
とも５個である。例えば255のときS0は“1101100100",S
1では“0010011011"である。今Ｉ値が０〜88までをグル
ープT0,I値が89〜243までをグループT1（例外をのぞ
く）,21個のS0のT1における例外分をグループTi,I値が2
44〜255をグループT2とする。グループT0，T1のS1につ
いては規則的な処理方法で発生することが可能であり、
S0については、T0であれば、そのまま、T1の場合は、ビ
ット反転、ビット読み出しの逆順を行うことにより求め
られる。TiのS0とT2に関しては、この規則的方法では求
められないので、この時は、例外処理用テーブルが必要
となる。T2はS1が求まればS0はビットの逆読み出しによ
り求められる。従って、21個＋12個＝33個の例外処理の
変換テーブルがあればよいことになる。
以上の分類をまとめると表２の様になる。
上記の結果にもとづき本発明の実施例について、第１図
をもとに説明する。
をもとに説明する。
第１図において、１は規則演算処理用の第１の変調処理
部である。２〜11は規則演算処理部の構成要素であり、
２はセレクター、３はレジスター、４は減算器、5,7は
カウンター、６はインバーターである。８は規則演算処
理用の変換テーブルであり、９はＤフリップ・フロップ
である。10はシリアル／パラレル変換器であり、11はタ
ンミング・コントローラである。
部である。２〜11は規則演算処理部の構成要素であり、
２はセレクター、３はレジスター、４は減算器、5,7は
カウンター、６はインバーターである。８は規則演算処
理用の変換テーブルであり、９はＤフリップ・フロップ
である。10はシリアル／パラレル変換器であり、11はタ
ンミング・コントローラである。
12は例外処理用の変換テーブル、13は判定処理部、14は
状態記憶用のメモリである。15はセレクタであり、16は
ビット操作部である。
状態記憶用のメモリである。15はセレクタであり、16は
ビット操作部である。
以下、動作を信号の流れの順に応じて説明していく。
まず、規則演算処理用の第１の変調処理部１について説
明する。又、実際に変調を行う過程をタイム・チャート
で示したものが第２図である。以下第１図，第２図をも
とに規則処理部動作を説明する。
明する。又、実際に変調を行う過程をタイム・チャート
で示したものが第２図である。以下第１図，第２図をも
とに規則処理部動作を説明する。
まず、入力データは、８ビットパラレルで入力端子ａに
入ると同時にデータの切れ目を示すデータシンクが入力
端子ｂに入る。クロックとしては、端子ｃからは、デー
タの10倍の周波数のクロックが入る。各信号波形及び位
相関係は第２図に示すとおりである。
入ると同時にデータの切れ目を示すデータシンクが入力
端子ｂに入る。クロックとしては、端子ｃからは、デー
タの10倍の周波数のクロックが入る。各信号波形及び位
相関係は第２図に示すとおりである。
入力データはまずセレクター２でとりこまれ、レジスタ
−３にラッチされる。一方、ダウン・カウンタ−5,7に
は初期値、本実施例ではバイナリで６がロードされる。
このカウンタ−5,7の出力は判定処理部13からの入力がT
1かT0かという情報とともに規則演算処理用の変換テー
ブル８に入る。規則テーブルの内容は表3,表４に示すも
のである。
−３にラッチされる。一方、ダウン・カウンタ−5,7に
は初期値、本実施例ではバイナリで６がロードされる。
このカウンタ−5,7の出力は判定処理部13からの入力がT
1かT0かという情報とともに規則演算処理用の変換テー
ブル８に入る。規則テーブルの内容は表3,表４に示すも
のである。
このテーブルは、ゲート数を減らすため、AND,ORのゲー
トで構成されるProgramable Logic Array（以下略してP
LAとする）を用いることが望ましい。このテーブル出力
は、Ｄ−フリップ・フロップ９でレジスタ−３の出力と
位相が合わされ、減算器４で減算処理が行なわれる。
尚、表３は入力がT0の場合、表４はT1の場合を示すもの
である。
トで構成されるProgramable Logic Array（以下略してP
LAとする）を用いることが望ましい。このテーブル出力
は、Ｄ−フリップ・フロップ９でレジスタ−３の出力と
位相が合わされ、減算器４で減算処理が行なわれる。
尚、表３は入力がT0の場合、表４はT1の場合を示すもの
である。
ここで減算結果が正の時は、カウンタ５、すなわち第２
図のCOLUMNカウンターを１つカウント・ダウンし、カウ
ンタ７、すなわち第２図のROWカウンターは変化させ
ず、そのままとする。又、結果が負の場合は、カウンタ
ー５は変化させず、カウンタ７を１つカウント・ダウン
させる。これは、例えば減算器４のボロー（borrow）出
力をカウンター５に、ボロー出力をインバータ６で反転
したものをカウンター７のエネーブル端子に接続するこ
とにより実現出来る。
図のCOLUMNカウンターを１つカウント・ダウンし、カウ
ンタ７、すなわち第２図のROWカウンターは変化させ
ず、そのままとする。又、結果が負の場合は、カウンタ
ー５は変化させず、カウンタ７を１つカウント・ダウン
させる。これは、例えば減算器４のボロー（borrow）出
力をカウンター５に、ボロー出力をインバータ６で反転
したものをカウンター７のエネーブル端子に接続するこ
とにより実現出来る。
又、減算結果が正の時は、同様にレジスター３に減算結
果をとりこませ、もし負の時は前の結果を保持させる。
これもレジスター３のエネーブル端子に前記ボロー出力
を接続することにより容易に実現できる。この様にし
て、10クロック目までに、減算器４が正／負になったパ
ターン、即ち、ボロー出力を反転したものがS1の状態に
対応する変調出力となる。この出力はシリアル／パラレ
ル変換器10により10ビットパラレルの規則演算処理用の
第１の変調処理部１の変調データS1になる。各種コント
ロール用パルスは第２図に示すロード・パルス，セレク
ト・パルス等、入力データの切れ目を示すデータ・シン
ク信号とクロックによりタイミング・コントローラ11で
作成される。
果をとりこませ、もし負の時は前の結果を保持させる。
これもレジスター３のエネーブル端子に前記ボロー出力
を接続することにより容易に実現できる。この様にし
て、10クロック目までに、減算器４が正／負になったパ
ターン、即ち、ボロー出力を反転したものがS1の状態に
対応する変調出力となる。この出力はシリアル／パラレ
ル変換器10により10ビットパラレルの規則演算処理用の
第１の変調処理部１の変調データS1になる。各種コント
ロール用パルスは第２図に示すロード・パルス，セレク
ト・パルス等、入力データの切れ目を示すデータ・シン
ク信号とクロックによりタイミング・コントローラ11で
作成される。
第２図は入力データが79と176に対し規則演算処理用の
第１の変調処理部１で変調していく様子を示したもので
ある。
第１の変調処理部１で変調していく様子を示したもので
ある。
次に、32個の例外のものに対しては、規則演算処理部で
は求められないので、例外処理用の変換テーブル12で求
める。このテーブルもPLAで構成することが望ましい。
は求められないので、例外処理用の変換テーブル12で求
める。このテーブルもPLAで構成することが望ましい。
判定処理部13は、８ビットの入力に対し、どのグループ
T0，T1，Ti，T2に属しているかを調べ、依然の状態（S0
かS1）を記憶させたメモリー14の出力により、現在の状
態、及び規則処理／例外処理の判定、及びビット反転、
ビットの逆読み出しを行うかの判定をする。この時の判
定テーブルを表５に示す。
T0，T1，Ti，T2に属しているかを調べ、依然の状態（S0
かS1）を記憶させたメモリー14の出力により、現在の状
態、及び規則処理／例外処理の判定、及びビット反転、
ビットの逆読み出しを行うかの判定をする。この時の判
定テーブルを表５に示す。
セレクター15では、判定処理部13の出力にもとづき、規
則演算処理用の第１の変調処理部１の出力と例外処理用
の第２の変調処理部12の出力とを選択する。
則演算処理用の第１の変調処理部１の出力と例外処理用
の第２の変調処理部12の出力とを選択する。
ビット操作部16では判定出力部13の出力に応じてビット
反転，ビットの逆読み出しを行う。この結果すべての場
合における変調出力が得られる。
反転，ビットの逆読み出しを行う。この結果すべての場
合における変調出力が得られる。
本実施例によれば以上の構成をとることにより、規則演
算処理用の第１の変調処理部１はロジック回路の組み合
せ、又例外処理用の第２の変調変換テーブル12もPLAを
用いることにより、AND,ORの組み合せで実現出来る。
算処理用の第１の変調処理部１はロジック回路の組み合
せ、又例外処理用の第２の変調変換テーブル12もPLAを
用いることにより、AND,ORの組み合せで実現出来る。
発明の効果 本発明によれば、本8/10変換方式は全てハード・ロジッ
クで構成することができ、かつ非常にゲート数を少なく
することが可能になり、IC,LSI化に適したものとなる。
実際の構成例でのゲート数は約1000ゲート程度で実現で
き、ROMテーブルを用いた場合より、はるかに小規模で
すむ。
クで構成することができ、かつ非常にゲート数を少なく
することが可能になり、IC,LSI化に適したものとなる。
実際の構成例でのゲート数は約1000ゲート程度で実現で
き、ROMテーブルを用いた場合より、はるかに小規模で
すむ。
又、復調を行う場合は、変調における規則演算処理用の
第１の変調処理部と逆の働きとなり、規則演算処理用の
第１の変調処理部の構成は、変調のものと大部分が共用
出来、変復調兼用のIC,LSI化を行う場合に有利である。
第１の変調処理部と逆の働きとなり、規則演算処理用の
第１の変調処理部の構成は、変調のものと大部分が共用
出来、変復調兼用のIC,LSI化を行う場合に有利である。
第１図は本発明の一実施例における変調装置のブロック
図、第２図は本発明の一実施例における規則演算処理用
の第１の変調処理部のタイミング・チャート、第３図は
従来例のブロック図である。 １……規則演算処理用の第１の変調処理部、２……セレ
クター、３……レジスター、４……減算器、5,7……カ
ウンター、６……インバーター、８……規則演算処理用
変換テーブル、９……Ｄフリップ・フロップ、10……シ
リアル／パラレル変換器、11……タイミング・コントロ
ーラー、12……例外処理用変換テーブル、13……判定処
理部、14……メモリー、15……セレクター、16……ビッ
ト操作部。
図、第２図は本発明の一実施例における規則演算処理用
の第１の変調処理部のタイミング・チャート、第３図は
従来例のブロック図である。 １……規則演算処理用の第１の変調処理部、２……セレ
クター、３……レジスター、４……減算器、5,7……カ
ウンター、６……インバーター、８……規則演算処理用
変換テーブル、９……Ｄフリップ・フロップ、10……シ
リアル／パラレル変換器、11……タイミング・コントロ
ーラー、12……例外処理用変換テーブル、13……判定処
理部、14……メモリー、15……セレクター、16……ビッ
ト操作部。
Claims (1)
- 【請求項１】変調すべきディジタル入力と減算器の出力
を選択する第１のセレクター，及び前記第１のセレクタ
ー出力をラッチするレジスタ，及び前記レジスタの出力
からの第１の変調用の変換テーブルの出力を差し引く前
記減算器，及び前記減算器の減算結果が正の場合はその
パルス数をカウントする第１のカウンタ，負の場合はそ
のパルス数をカウントする第２のカウンタ，及び前記第
1,第２のカウンタの出力を入力とした前記第１の変換用
変換テーブル，及び前記減算結果の正負を示す出力の反
転出力を10ビット単位でパラレルデータに変換して第１
の変調出力を得るシリアル／パラレル変換器とを具備す
る第１の変調処理部と、前記第１の変調処理部では求め
られない例外に対して変調出力を求める第２の変調用テ
ーブルを持つ第２の変調処理部と、変調すべき入力とメ
モリの出力である一定期間前の直流成分の情報により前
記第１の変調処理かあるいは第２の変調処理の選択又は
ビット反転又はビット読み出し順の逆転判定を行なうと
ともに現在の直流成分を求める判定処理部と、現在の直
流成分の情報を一定期間保持させるメモリーと、前記第
１の変調処理部と第２の変調処理部の各出力を前記判定
処理部の出力で選択する第２のセレクターと、前記第２
のセレクター出力を前記判定処理部の出力により、ビッ
ト反転，ビット読み出し順の並べかえを行ない最終の変
調出力を求めるビット操作部とにより構成される変調装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10750485A JPH071874B2 (ja) | 1985-05-20 | 1985-05-20 | 変調装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10750485A JPH071874B2 (ja) | 1985-05-20 | 1985-05-20 | 変調装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61264922A JPS61264922A (ja) | 1986-11-22 |
| JPH071874B2 true JPH071874B2 (ja) | 1995-01-11 |
Family
ID=14460883
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10750485A Expired - Lifetime JPH071874B2 (ja) | 1985-05-20 | 1985-05-20 | 変調装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH071874B2 (ja) |
-
1985
- 1985-05-20 JP JP10750485A patent/JPH071874B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61264922A (ja) | 1986-11-22 |
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