JPS60263531A - 符号誤り補償装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、例えばデジタルオーディオ装置におけるデジ
タル化した音響信号伝送上の符号誤り補償装置に関する
ものである。

従来例の構成とその問題点 近年、デジタルオーディオディスクのように音響信号の
伝送にデジタル信号が利用されるようになってきた。デ
ジタル信号の場合、デジタル信号の伝送路の特性、雑音
等により符号誤りが生じる。

特に、音響信号の再生にあたり、その符号誤りが及ぼす
影響は相当なものである為、誤シ検出、訂正の為の大長
ビットの付加等の手法が施されるが、さらに訂正もれに
対して符号誤シ補償が行なわれる〇 一般に、音響信号をデジタル化した信号では、連続した
標本点間の値の相関が強いという性質をもつ為、ある標
本点の値が欠落したシ、誤まった場合、その前後の標本
点の値の平均値を用いたシ（平均値補間）、あるいは、
前の標本点の値をそのまま保持する（前値保持）等の補
償が有効である。

以下、第１図を参照して従来の符号誤り補償装置の１例
を説明する。なお、この例は左りと右Ｈの２チヤンネル
のデジタル信号が交互にシリアルに送られてくる場合で
ある。第１図において、１はオフセットバイナリ表示の
デジタル信号がシリアルに入力されるシフトレジスタ回
路、２は前記シフトレジスタ回路１の出力を入力とする
シフトレジスタ回路、３は前記シフトレジスタ回路２の
出力を入力とするシフトレジスタ回路、４は後述の加算
器１ｏの出力とシフトレジスタ回路３の出力を選択して
出力するセレクタ回路、６はセレクタ回路４の出力を入
力とするシフトレジスタ回路、６はシフトレジスタ６の
パラレル出力を入力とし、入力をそのままか、あるいは
１ビ、トＬＳＢ側にシフトするかを選択してパラレル出
力するセレクタ回路、７はセレクタ回路６のパラレル出
力をラッチするラッチ回路、８はランチ回路７の出力を
パラレルに入力するシフトレジスタ回路、９はシフトレ
ジスタ回路１とシフトレジスタ回路８のシ〃ル出力を選
択して出力するセレクタ回路、１ｏはセレクタ回路９と
シフトレジスタ回路８のシリアル出力を加算する１ピツ
ト全加算器、１１はシフトレジスタ回路１．２．３に貯
えられている信号の正誤により前記した３つのセレクタ
回路４，６゜９の出力を切り換える信号を出力する誤り
判定回路である。　゛ 以上の様に構成された従来の符号誤り補償装置について
、その動作を以下に説明する。なお、説明の便宜上、シ
フトレジスタ回路１．２，３，５゜８に貯えられている
内容をそれぞれＬ３．Ｒ２，Ｌ２゜Ｒ１，Ｌｌとし、そ
れらの出力をそれぞれＺ　３　＋　ｒ２１ｔ２．ｒｌｌ
ｔｌとする。

今、Ｌ２が正しい時、誤シ判定回路１１はセレクタ回路
４がｔ２を選択する様に信号を出し、シフトレジスタ回
路６にはｔ２の内容が入り、それがパラレルに出力され
る。この時、セレクタ回路６はシフトレジスタ回路６の
パラレル出力そのまま通し、ラッチ回路７にｔ２の内容
がラッテされ、それがこの符号誤り補償装置の出力とな
る。つまり、正しい信号Ｌ２が直接出力される。また、
この出力はシフトレジスタ回路８に次のシフトパルスが
送られてくる直前にパラレルロードされる。

次にＬ３が正しくＬ２が誤まっている場合は、誤り判定
回路１１はセレクタ回路９がシフトレジスタ回路１の出
力を選択し出力する様に信号を出し、さらにセレクタ回
路４が加算器１ｏの州力（ｔ３＋ｔ１）を選択する様に
信号を出し、シフトレジスタ回路５には（１３＋１１）
の内容が入力、それがパラレルに出力される。この時、
セレクタ回路６はシフトレジスタ回路５のパラレル出力
をＬＳＢ側に１ビツトずらせて出力する様に誤り判定回
路１１から信号が送られる。従って、ラッチ回路７には
（ｔ３＋ｔ１）／２の出力がラッテされ、それがこの符
号誤シ補償装置の出力となる。つまシ平均値補間が行な
われた事になる。この出力は次のシフトパルスが送られ
る直前にシフトレジスタ回路８にパラレル入力される。

次に、Ｌ３．Ｌ２共に誤っている場合は、誤シ判定回路
１１はセレクタ回路９がシフトレジスタ回路８の出力ｔ
１　を選択して出力する様に信号を送り、さらにセレク
タ回路４が加算器１０の出力（１１＋１１）　を選択し
て出力する様に信号を送る。

以下Ｌ２のみが誤まっている場合と同様で、セレクタ回
路６によりＬＳＢ側に１ピツトシフトした出力（ｔ１＋
ｔ１）／２がラッチ回路７にラッチされ、それが出力さ
れることにより前値保持が行なわれる。

しかしながら、この従来装置では、大規模集積回路に組
み込んだ場合、通常のゲートに比べてレジスタを構成す
るフリップフロップが２〜３倍の面積を占有するため、
６つのシフトレジスタと１つのラッチがワード語長の分
だけ必要となり、大規模集積回路中において大きな占有
面積を必要とする欠点を有していた。

発明の目的 本発明の目的は、大規模集積回路に組み込んだ場合にも
占有する面積を少なくすることができる符号誤シ補償装
置を提供することにある。

発明の構成 本発明の符号誤り装置は、出力したいデジタル２値信号
のデータ誤り情報と次のデー！誤り情報を２ビツトの２
値信号にして出力する誤り判定回路と、前記誤り判定回
路の出力と２ビツトの第１のカウンタの出力とで構成さ
れる４ビツトの読み出しアドレスと再書き込みアドレス
発生回路の出力とを選択して出力する第１のセレクタ回
路と、前記セレクタ回路の出力をアドレス入力とするＲ
ＯＭと、前記ＲＯＭのデータ出力と書き込みアドレス発
生回路の出力とを選択して出力する第２のセレクタ回路
と、前記第２のセレクタ回路の出力とデー夕の出力毎に
カウントアツプする第２のカウンタ回路の出力とを加算
して出力する第１の全加算器と、前記第１の全加算器の
出力をアドレス入力とするＲＡＭと、前記ＲＡＭのデー
タ入出力が接続されたデータバスと、前記データバスを
パラレル入力とする第１のシフトレジスタ回路ト、前記
第１のシフトレジスタ回路と同様に前記データじ（スを
パラレル入力とする第２のシフトレジスタ回路と、前記
第１のシフトレジスタ回路のシリアル出力と第２のシフ
トレジスタ回路のシリアル出力とを加算して出力する第
２の１ビツトの全加算器と、前記第２の１ビツトの全加
算器の出力をシリアル入力とする第３のシフトレジスタ
回路と、第３のシフトレジスタ回路の値を１ピツ）　Ｌ
ＳＢ側にシフトした値をパラレル入力とするラッチ回路
と、前記第３のシフトレジスタ回路の出力を入力として
前記データバスに出力するバスドライバーと、デジタル
２値信号の入力をデータバスに出力するバスで構成され
たことを特長とするものである。

実施例の説明 以下、本発明の実施例について第２図、第３図。

第４図を参照して説明する。なお、この例は左りと右Ｈ
の２チヤンネルのデジタル信号が交互にＬＳＢ側より送
られてくる場合で、デジタル信号の１ワード１６ビツト
としＲＡＭを（８ピツト×１６）の構成とした場合であ
る。第２図において、１２は出力２ビツトの誤り判定回
路、１３は２ビツトの第１のカウンタで、前記誤シ判定
回路１２の出力と共に４ビツトの信号を出力し、読み出
しアドレスを発生する。１４は再書き込みアドレス発生
回路、１５は前記読み出しアドレスと前記再書き込みア
ドレス発生回路１４の出力とを選択して出力する第１の
セレクタ回路、１６は前記セレクタ回路１５の出力をア
ドレス入力とするＲＯＭ。

１７は書き込みアドレス発生回路、１８は前記ＲＯＭ１
６の出力と書き込みアドレス発生回路１７の出力とを選
択して出力する第２のセレクタ回路、１９はデータを１
ワード出力する毎に＋２カウントアツプする第２のカウ
ンタ、２ｏはセレクタ回路１８の出力と第２のカウンタ
１９の出力とを加算して出力する全加算器、２１は前記
全加算器２゜の出力をアドレス入力とするＲＡ、Ｍ、２
２は前記ＲＡＭ２１のデータ入出力が接続されｆ？：、
８ビツトのデータバス、２３は前記ゲータバス２２をパ
２レル入力とするシフトレジスタ回路、２４は前記シフ
トレジスタ回路２３と同様に前記データバスをパラレル
入力とするシフトレジスタ回路、２６は前記シフトレジ
スタ回路２３のシリアル出力とシフトレジスタ回路２４
の出力とを加算して出力する全加算器、２６は前記全加
算器２６の出力をシリアル入力とする１ワ一ド分のシフ
トレジスタ回路であり、入力をＬＳＢ側に１ビツトシフ
トして出力とする。２７はシフトレジスタ回路２６の出
力をパラレル入力とするランチ回路、２８はシフトレジ
スタ回路２６の下位出力を入力とし前記データバスに出
力するバスドライバー、２９はシフトレジスタ回路２６
の上位出力を入力とし前記データバス２２に出力するバ
スドライバー、３０デジタルデータを入力とし前記デー
タノくス２２に出力するバスドライバーである０ 次に本実施例の動作を説明する。なお、説明の便宜上、
第３図にＲＡＭ２１のアドレスに対するＲＡＭ２１の内
容を示しである０ここで、ＲＡＭ２１の内容をＬｌ、Ｒ
１，Ｌ２．Ｒ２，Ｌ３．Ｒ３とし、出力をｔｌ　１”１
１ｔ２１Ｔ２１ｔ３１ｒ３　とするＬデータ、Ｒデータ
共に番号の小さな方から先に入力されているものとする
。また、第３図において、新しいデータＲ３をＲＡＭ２
１に書き込み、Ｌ２のデータをデータ出力として出力す
る場合のＲＡＭ２１の一つの状態を示す。

まず、デジタルデータ入力Ｒ３をＲＡＭ２１に書き込む
。この時、バスドライバー３０が開′き、デジタルデー
タＲ３がデータバス２２に出力される。セレクタ回路１
８は書き込みアドレス発生回路１７の出力を選択し、全
加算器２０によって第２のカウンタ１９の出力と加算さ
れ、書き込みアドレス（第４図の１０．１１）を発生し
、ＲＡＭ２１に書き込む０次に、ＲＡＭ２１から出力デ
ータを読み出す。この時、セレクタ回路１８はＲＯＭ１
６の出力を選択して出力し、セレクタ回路１６は誤り判
定回路１２と第１のカウンタとで構成される読み出しア
ドレスを選択し出力する。ここで、ＲＯＭ１６の内容は
第４図に示すように書き込まれているものとする。

今、出力したいデータＬ２が正しい時、誤り判定回路１
２はＲＯＭ１６の出力を第４図の１もしくは３のパター
ンを選択するように出力され、２ビツトのカウンタ１３
の値によって第４図のようにＲＡＭアドレスが４．４，
５．５と変化するＯカウンタ１３の値が（ｏ、ｏ）の時
、ＲＡＭアドレス４が選ばれＲＡＭ２１からＬ２の出力
ｔ２の下位がデータバス２２に出力され、シフトレジス
タ回路２３にロードされる。次にカウンタ１３の値がカ
ウントアツプしくｏ、１）になった時、同様にＲＡＭア
ドレス４が選ばれ、ＲＡＭ２１から出力ｔ２の下位がデ
ータバス２２に出力され、シフトレジスタ回路２４にロ
ードされる。シフトクロックがシフトレジスタ回路２３
．シフトレジスタ回路２４．シフトレジスタ回路２６に
加えられ、シフトレジスタ回路２３の出力とシフトレジ
スタ回路２４の出力を１ピツトの全加算器２５が加算し
てシフトレジスタ回路２６に入力する。次に、カウンタ
１３をカウントアンプして値が（０，１）の時、ＲＡＭ
アドレス６が選ばれＲＡＭ２１からｔ２の上位を読み出
し、シフトレジスタ回路２３にロードする。さらに、カ
ウンタ１３をカウントアツプして値が（１，１）の時、
ＲＡＭアドレス５が選ばれ、ＲＡＭ２１からｔ２の上位
を読み出し、シフトレジスタ回路２４にロードする。次
に前回と同様の動作をしてシフトレジスタ回路２３の出
力とシフトレジスタ回路２４の出力が１ピントの全加算
器２６によって加算され、シフトレジスタ回路２６に入
力される。この時、シフトレジスタ回路２６の値は（ｔ
２＋ｔ２）となっており、出力が入力をＬＳＢ側に１ピ
ツトシフトした値とすると、シフトレジスタ回路２６の
出力は（ｔ２＋１２）／２となり、正しいデータｔ２が
得られる。

次に、セレクタ回路１６を再書き込みアドレス発生回路
１４の出力を選択して出力するようにし、セレクタ回路
１８はＲＯＭ１ｅの出力を選択して出力するようにしＲ
ＡＭアドレス４，６が選らばれる。ここで、シフトレジ
スタ回路２６の出力をバスドライバー２８を開いてシフ
トレジスタ回路２６の下位出力をデータバス２２に出力
してＲＡＭ２１の第４図のＬ２の４のアドレスに書き込
ら次にシフトレジスタ回路２６の上位出力をデータバス
２２に出力してＲＡＭ２１の第４図のＬ２の５のアドレ
スに書き込む。次にシフトレジスタ２６の出力をラッチ
回路２７にラッチし、正しデータ出力ｔ２を出力する。

次に、Ｌ２が誤まっていてＬ３が正しい時、誤シ判定回
路１２は、ＲＯＭ１６の出力を第４図の２のパターンを
選択するように出力され、２ビツトカウンタ１３によっ
て第４図のようにＲＡＭアドレスをφ、８，１．９とす
るように変化する。

この時、ＲＡＭ２１の内容はＬｌとＬ３が読み出され、
Ｌ２．Ｌ３共に正しい時と同様にしてシフト、レジスタ
回路２３にｔｌ、シフトレジスタ回路２４にｔ３がロー
ドされ、シフトレジスタ回路２６には（１１＋１３）　
が入力される。したがって、シフトレジスタ回路２６の
出力は（ｔ３＋ｔ、）　／２　となり、平均値補間され
た値が得られる。この得られたデータをＬ２とＬ３が共
に正しい場合と同様にＬ２に再書き込みをし、ラッチ回
路２７にラッチしてデータ出力とする。つまり、平均値
補間がなされたことになる。

次に、Ｌ２．Ｌ３共に誤まっている場合は、誤り　。

判定回路１２は第４図の４のパターンを選択するように
出力され２ビツトカウンタ１３の値によってＲＯＭ１６
の出力は第４図のようにＲＡＭアドレスをψ、ψ、１，
１とするように変化する。この時、ＲＡＭの内容はＬｌ
が２回出力され、前２つの場合と同様の動作をしてシフ
トレジスタ回路２６には（１１＋、１１）の値が入力さ
れる。したがってシフトレジスタ回路２６の出力は（ｔ
１＋Ｌ１）／２の値が出力され、前値保持の値が得られ
、この値がＲＡＭ２１のＬ２のアドレスに再書き込みさ
れ、ラッチ回路２７にラッチしてデータ出力とする。す
なわち、前値保持がなされたことになん発明の効果 この様に本発明では、従来の様にシフトレジスタを使用
することを控え、大規模集積回路中でシフトレジスタに
比べて大幅に面積を小さく構成することが可能なＲＡＭ
　、ＲＯＭを使用することにより、占有面積が大幅に減
少することができるという絶大な効果を得ることができ
る利点を有する。

【図面の簡単な説明】

第１図は従来の符号誤り補償装置のブロック図、第２図
は本発明の一実施例の符号誤シ補償装置のブロック図、
第３図は第２図のＲＡＭ２１のある時点での内容を示し
た図、第４図は第２図のＲＯＭ１６の各アドレスに対す
る内容を示した図である。 １．２，３，６．８・・・・・・シフトレジスタ回路、
４．８．９・・・・・・セレクタ回路、７・・・・・・
ラッチ回路、１０・・・・・・全加算器、１１・・・・
・・誤り判定回路、１２・・・・・誤り判定回路、１３
．１９・・・・・・カウンタ、１４・・・・・・再書き
込みアドレス発生回路、１６，１８・・・・・セレクタ
回路、１６・・・・・・ＲＯＭ、１７・・・・書き込み
アドレス発生回路、２０．２’５・・・・・・全加算器
、２１・・・・・・ＲＡＭ、２２・・・・・・データバ
ス、２３゜２４．２６・・・・・シフトレジスタ回路、
２７・・・・・・ラッチ回路、２８，２９．３０・・−
・・バスドライバー。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名σう
　・ト　゛ゝ

Claims (1)

1. 【特許請求の範囲】 （１）出力したいデジタル２値信号のデータの誤シ情報
   と次のデータの誤シ情報を２値信号にして出力する誤シ
   判定回路と、前記誤り判定回路の出力と第１のカウンタ
   の出力とで構成される読み出しアドレスと再書き込みア
   ドレス発生回路の出力とを選択して出力する第１のセレ
   クタ回路と、前記第１のセレクタ回路の出力をアドレス
   入力とするＲＯＭと、前記ＲＯＭのデータ出力と書き込
   みアドレス発生回路の出力とを選択して出力する第２の
   セレクタ回路と、前記第２のセレクタ回路の出力とデー
   タの出力毎にカウントアンプする第２のカウンタ回路の
   出力とを加算して出力する第１の全加算器と、前記第１
   の全加算器の出力をアドレス入力とするＲＡＭと、前記
   ＲＡＭのデータ入出力が接続されたデータバスと、前記
   データバスをパラレル入力とする第１のシフトレジスタ
   回路と、前記第１のシフトレジスタ回路と同様にデータ
   バスをパラレル入力とする第２のシフトレジスタ回路と
   、前記第１のシフトレジスタ回路のシリアル出力と第２
   のシフトレジスタ回路のシリアル出力とを加算して出力
   する第２の１ピツトの全加算器と、前記第２の全加算器
   の出力をシリアル入力とし出力を入力の最下位ビット側
   に１ビツトシフトする第３のシフトレジスタ回路、前記
   第３のシフトレジスタ回路の出力をパラレル入力とする
   ラッチ回路と、前記第３のシフトレジスタ回路の出力を
   入力として前記データバスに出力するバスドライバーと
   、デジタル２値信号の入力をデータバスに出力するバス
   ドライバーとを具備したことを特徴とする符号誤り補償
   装置。 僻）データバスは、ディジタル信号入力をオフセットバ
   イナリ表示としパラレルに入力し、誤９補償出力をパラ
   レル出力することを特徴とする特許請求の範囲第（１）
   項記載の符号誤り補償装置。 （３）誤り補償は、前値保持および平均値補間をその信
   号の誤り状態に応じて選択し、その操作中の信号値を１
   ／２倍する操作を１ビツト最下位ビット側にシフトして
   行なうことを特徴とする特許請求の範囲第（１）項記載
   の符号誤シ補償装置。