JPH0718759B2 - ゲート結合入力方式信号入力回路 - Google Patents
ゲート結合入力方式信号入力回路Info
- Publication number
- JPH0718759B2 JPH0718759B2 JP62235628A JP23562887A JPH0718759B2 JP H0718759 B2 JPH0718759 B2 JP H0718759B2 JP 62235628 A JP62235628 A JP 62235628A JP 23562887 A JP23562887 A JP 23562887A JP H0718759 B2 JPH0718759 B2 JP H0718759B2
- Authority
- JP
- Japan
- Prior art keywords
- gate
- circuit
- input
- fet
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Light Receiving Elements (AREA)
- Electronic Switches (AREA)
- Photometry And Measurement Of Optical Pulse Characteristics (AREA)
- Radiation Pyrometers (AREA)
- Solid State Image Pick-Up Elements (AREA)
Description
【発明の詳細な説明】 〔概要〕 光起電力型赤外検知素子と信号処理回路とを交流的に結
合して素子内部で信号多重化を行なう赤外検知素子のゲ
ート結合入力方式の信号入力回路に関し、 簡単な回路構成によりS/N比（信号対雑音比）を改善す
ることを目的とし、 負荷を介してバイアスされた光起電力型赤外検知素子を
電界効果トランジスタのゲートに交流的に接続し、該電
界効果トランジスタのドレインより信号処理回路へ信号
を入力するゲート入力結合方式信号入力回路において、
該光起電力型赤外検知素子の出力電圧を、利得１以下の
インピーダンス変換回路を介して該光起電力型赤外検知
素子の基板電位へ正帰還するように構成する。
合して素子内部で信号多重化を行なう赤外検知素子のゲ
ート結合入力方式の信号入力回路に関し、 簡単な回路構成によりS/N比（信号対雑音比）を改善す
ることを目的とし、 負荷を介してバイアスされた光起電力型赤外検知素子を
電界効果トランジスタのゲートに交流的に接続し、該電
界効果トランジスタのドレインより信号処理回路へ信号
を入力するゲート入力結合方式信号入力回路において、
該光起電力型赤外検知素子の出力電圧を、利得１以下の
インピーダンス変換回路を介して該光起電力型赤外検知
素子の基板電位へ正帰還するように構成する。
本発明はゲート結合入力方式信号入力回路に係り、特に
光起電力型赤外検知素子（PV素子）と信号処理回路とを
交流的に結合して素子内部で信号多重化を行なう赤外検
知素子のゲート結合入力方式信号入力回路に関する。
光起電力型赤外検知素子（PV素子）と信号処理回路とを
交流的に結合して素子内部で信号多重化を行なう赤外検
知素子のゲート結合入力方式信号入力回路に関する。
PV素子と電荷結合素子（Charge Coupled Device:CCD）
等の信号処理回路とを結合して素子内部で信号多重化を
行なう赤外検知素子は、次世代の赤外センサとして注目
され、研究開発が進められている。
等の信号処理回路とを結合して素子内部で信号多重化を
行なう赤外検知素子は、次世代の赤外センサとして注目
され、研究開発が進められている。
この赤外検知素子において、PV素子により光電変換して
得られた出力電圧は、信号処理回路に入力されるから、
そのS/N比が重要となる。
得られた出力電圧は、信号処理回路に入力されるから、
そのS/N比が重要となる。
第４図（Ａ），（Ｂ）は従来のゲート結合入力方式信号
入力回路の一例の回路図及びその要部の等価回路図を示
す。同図（Ａ）中、１はPV素子、２はMOS型電界効果ト
ランジスタ（FET）、RLは負荷抵抗、ＣはPV素子１のカ
ソードと負荷抵抗RLとの接続点をFET2のゲートに交流的
に結合するコンデンサである。この従来回路は、PV素子
１の出力電圧の交流成分をFET2のゲートに入力するの
で、「ゲート結合入力方式」と呼ばれている。なお、FE
T2のソースは接地され、ドレインはCCD等の電荷を入力
すべきMOS型信号処理回路に接続されている。
入力回路の一例の回路図及びその要部の等価回路図を示
す。同図（Ａ）中、１はPV素子、２はMOS型電界効果ト
ランジスタ（FET）、RLは負荷抵抗、ＣはPV素子１のカ
ソードと負荷抵抗RLとの接続点をFET2のゲートに交流的
に結合するコンデンサである。この従来回路は、PV素子
１の出力電圧の交流成分をFET2のゲートに入力するの
で、「ゲート結合入力方式」と呼ばれている。なお、FE
T2のソースは接地され、ドレインはCCD等の電荷を入力
すべきMOS型信号処理回路に接続されている。
第４図（Ｂ）は第４図（Ａ）のPV素子１及び負荷抵抗RL
よりなる回路部分の等価回路を示す。同図（Ｂ）中、４
は赤外光の入射光量に応じてPV素子１より取り出される
光電流IPの電流源、R0はPV素子１の内部抵抗（逆方向抵
抗）で、これらは互いに並列に接続され、かつ、負荷抵
抗RLに直列に接続されている。また、Vddは電源電圧、V
OUTはMOS型FET2のゲートへの出力電圧を示す。
よりなる回路部分の等価回路を示す。同図（Ｂ）中、４
は赤外光の入射光量に応じてPV素子１より取り出される
光電流IPの電流源、R0はPV素子１の内部抵抗（逆方向抵
抗）で、これらは互いに並列に接続され、かつ、負荷抵
抗RLに直列に接続されている。また、Vddは電源電圧、V
OUTはMOS型FET2のゲートへの出力電圧を示す。
第４図（Ｂ）において、負荷抵抗RLと電流源４及び内部
抵抗R0との接続点よりFET2のゲートへは電流は流れない
から、内部抵抗R0に流れる電流をI1とすると次式が得ら
れる。
抵抗R0との接続点よりFET2のゲートへは電流は流れない
から、内部抵抗R0に流れる電流をI1とすると次式が得ら
れる。
Vdd＝RL・（I1＋IP）＋R0・I1 (1) (1)式をI1について整理すると となるから、出力電圧VOUTは となる。
この従来回路においては、PV素子１に入射された赤外光
によりPV素子１に光電流が発生し、このPV素子１の内部
抵抗R0と光電流IP等により(3)式で決まる電圧VOUTがPV
素子１のカソードより取り出されるが、コンデンサＣに
よりその交流成分のみがFET2のゲートに印加される。こ
れにより、FET2に流れるドレイン電流がMOS型信号処理
回路へ注入される。
によりPV素子１に光電流が発生し、このPV素子１の内部
抵抗R0と光電流IP等により(3)式で決まる電圧VOUTがPV
素子１のカソードより取り出されるが、コンデンサＣに
よりその交流成分のみがFET2のゲートに印加される。こ
れにより、FET2に流れるドレイン電流がMOS型信号処理
回路へ注入される。
このゲート結合入力方式の信号入力回路ではMOS型信号
処理回路へ注入される電流（又は電荷）が、PV素子１の
出力電圧VOUTの交流成分、すなわち検知すべき対象試料
温度の変動分に対応する信号によるものであり、背景光
である対象試料の温度レベル又は環境温度に対応する直
流成分には影響されない。このため、検知対象の試料の
常温における僅か数度の温度変化を検知するような長波
長赤外光用赤外検知素子に適用し、背景光に対応する大
レベルの直流成分に、試料の温度変化に対応する微弱な
交流信号成分が重畳して取り出されても、検出感度が低
下してしまうというような問題はゲート結合入力方式で
は生じない。
処理回路へ注入される電流（又は電荷）が、PV素子１の
出力電圧VOUTの交流成分、すなわち検知すべき対象試料
温度の変動分に対応する信号によるものであり、背景光
である対象試料の温度レベル又は環境温度に対応する直
流成分には影響されない。このため、検知対象の試料の
常温における僅か数度の温度変化を検知するような長波
長赤外光用赤外検知素子に適用し、背景光に対応する大
レベルの直流成分に、試料の温度変化に対応する微弱な
交流信号成分が重畳して取り出されても、検出感度が低
下してしまうというような問題はゲート結合入力方式で
は生じない。
上記の従来回路ではPV素子１の出力電圧VOUTの電圧変化
範囲を大きくとるためには負荷抵抗RLを大なる抵抗値に
する必要がある。
範囲を大きくとるためには負荷抵抗RLを大なる抵抗値に
する必要がある。
しかし、そのようにすると、特に長波長用又は高温下で
動作を行なうPV素子の内部抵抗R0は極めて小であるか
ら、RL/R0＞１となり、(3)式からわかるように出力電圧
VOUTとして十分な値の電圧が得られず、その結果FET2の
出力信号のS/N比が悪くなるという問題点があった。
動作を行なうPV素子の内部抵抗R0は極めて小であるか
ら、RL/R0＞１となり、(3)式からわかるように出力電圧
VOUTとして十分な値の電圧が得られず、その結果FET2の
出力信号のS/N比が悪くなるという問題点があった。
本発明は上記の点に鑑みて創作されたもので、簡単な回
路構成によりS/N比を改善することができるゲート結合
入力方式信号入力回路を提供することを目的とする。
路構成によりS/N比を改善することができるゲート結合
入力方式信号入力回路を提供することを目的とする。
第１図は本発明の原理構成図と要部の等価回路図を示
し、第４図（Ａ），（Ｂ）と同一構成部分には同一符号
を付し、その説明を省略する。
し、第４図（Ａ），（Ｂ）と同一構成部分には同一符号
を付し、その説明を省略する。
第１図（Ａ）に示すように、本発明は負荷抵抗RLを介し
てバイアスされているPV素子１の出力電圧VOUTを、利得
１以下のインピーダンス変換回路３を介してPV素子１の
基板電位へ正帰還するように構成したものである。
てバイアスされているPV素子１の出力電圧VOUTを、利得
１以下のインピーダンス変換回路３を介してPV素子１の
基板電位へ正帰還するように構成したものである。
本発明になるゲート結合入力方式信号入力回路のFET2a
の入力側の回路部の等価回路は第１図（Ｂ）に示す如く
になる。第１図（Ｂ）において、５はPV素子１の出力電
圧VOUTを利得Ａ（但し、Ａ≦１）のインピーダンス変換
回路３を介してPV素子１の基板電位に正帰還入力するこ
とにより得られる電圧Ａ・VOUTの電圧源を示す。
の入力側の回路部の等価回路は第１図（Ｂ）に示す如く
になる。第１図（Ｂ）において、５はPV素子１の出力電
圧VOUTを利得Ａ（但し、Ａ≦１）のインピーダンス変換
回路３を介してPV素子１の基板電位に正帰還入力するこ
とにより得られる電圧Ａ・VOUTの電圧源を示す。
電圧源５はPV素子１の内部抵抗R0及び負荷抵抗RLを直列
に介して電源電圧Vddの入力端子に接続されている。ま
た、電圧源５と内部抵抗R0の直列回路は電流源４に並列
接続される。
に介して電源電圧Vddの入力端子に接続されている。ま
た、電圧源５と内部抵抗R0の直列回路は電流源４に並列
接続される。
第１図（Ｂ）に示す等価回路において、内部抵抗R0に流
れる電流をI1とすると次式が得られる。
れる電流をI1とすると次式が得られる。
Vdd＝ RL(II＋IP)＋I1・R0＋Ａ・VOUT (4) VOUT＝I1・R0＋Ａ・VOUT (5) (4)式及び(5)式からI1を消去し、VOUTについて整理する
と次式が得られる。
と次式が得られる。
(6)式と(3)式とを比較すると、本発明では内部抵抗R0が
実効的に1/（１−Ａ）倍になる。
実効的に1/（１−Ａ）倍になる。
インピーダンス変換回路３の利得Ａは１以下だから、内
部抵抗R0の値は実効的に1/（１−Ａ）倍に増大すること
になり、負荷抵抗RLの値が大きくても、FET2aのゲート
への電圧を大にできる。
部抵抗R0の値は実効的に1/（１−Ａ）倍に増大すること
になり、負荷抵抗RLの値が大きくても、FET2aのゲート
への電圧を大にできる。
第２図は本発明の一実施例の回路図を示す。同図中、第
１図（Ａ）と同一構成部分には同一符号を付し、その説
明を省略する。第２図において、６はMOS型FETで、その
ゲートはPV素子１負荷抵抗RL及びコンデンサＣの接続点
に接続され、そのソースはPV素子１のアノード（基板）
及びMOS型FET7のドレインに夫々接続されており、イン
ピーダンス変換回路３に相当するソースホロワを構成し
ている。
１図（Ａ）と同一構成部分には同一符号を付し、その説
明を省略する。第２図において、６はMOS型FETで、その
ゲートはPV素子１負荷抵抗RL及びコンデンサＣの接続点
に接続され、そのソースはPV素子１のアノード（基板）
及びMOS型FET7のドレインに夫々接続されており、イン
ピーダンス変換回路３に相当するソースホロワを構成し
ている。
７は負荷用のMOS型FETで、そのゲート・ソース間が接続
されている。また、Vdd,Vssは夫々FET6のドレイン、FET
7のソースへの電源電圧を示す。
されている。また、Vdd,Vssは夫々FET6のドレイン、FET
7のソースへの電源電圧を示す。
第２図に示す実施例回路の構造断面図を第３図に示す。
同図中、InSb（インジウムアンチモン）,HgCdTe（テル
ル化水銀カドミウム）などからなるｐ型基板10とn+拡散
層11及びそれらの上に形成されたシリコン酸化膜(Si
O2)，硫化亜鉛（ZnS）などよりなる薄膜12とは前記PV素
子１を構成している。
同図中、InSb（インジウムアンチモン）,HgCdTe（テル
ル化水銀カドミウム）などからなるｐ型基板10とn+拡散
層11及びそれらの上に形成されたシリコン酸化膜(Si
O2)，硫化亜鉛（ZnS）などよりなる薄膜12とは前記PV素
子１を構成している。
一方、ｎ型のシリコン（Si）基板13上には２つのＰウェ
ル14および15が形成され、更にＰウェル14内にはn+拡散
層16,17及び18が形成されている。また、もう一つのＰ
ウェル15内にはn+拡散層19が形成されており、このn+拡
散層19は前記MOS型FET2のソース領域を構成し、またＰ
ウェル15と共に入力ダイオードも構成している。
ル14および15が形成され、更にＰウェル14内にはn+拡散
層16,17及び18が形成されている。また、もう一つのＰ
ウェル15内にはn+拡散層19が形成されており、このn+拡
散層19は前記MOS型FET2のソース領域を構成し、またＰ
ウェル15と共に入力ダイオードも構成している。
以上の各領域が形成されたｎ型Si基板13上には、公知の
手段によりSiO2よりなる酸化膜20が被覆形成され、さら
にその上に多結晶シリコン等のゲート電極21,22、入力
ゲート電極23、蓄積ゲート24、CCDの一部を構成する電
極25等が形成される。
手段によりSiO2よりなる酸化膜20が被覆形成され、さら
にその上に多結晶シリコン等のゲート電極21,22、入力
ゲート電極23、蓄積ゲート24、CCDの一部を構成する電
極25等が形成される。
前記したMOS型FET2のドレインは、蓄積ゲート24直下の
Ｐウェル15の領域に相当し、ゲートは入力ゲート電極23
に相当する。また、MOS型FET6のドレインに相当するの
がn+拡散層16であり、またMOS型FET6のソース及びMOS型
FET7のドレインは常に同電位であるので、いずれもn+拡
散層17で共用する構成とされている。さらに、MOS型FET
7のソースに相当するのがn+拡散層18である。
Ｐウェル15の領域に相当し、ゲートは入力ゲート電極23
に相当する。また、MOS型FET6のドレインに相当するの
がn+拡散層16であり、またMOS型FET6のソース及びMOS型
FET7のドレインは常に同電位であるので、いずれもn+拡
散層17で共用する構成とされている。さらに、MOS型FET
7のソースに相当するのがn+拡散層18である。
また、酸化膜20上にノンドープ多結晶シリコン膜26が形
成されると共に、別の位置に多結晶シリコン膜27、SiO2
等の酸化膜28及び多結晶シリコン膜29が順に積層された
コンデンサＣが形成されている。なお、上記のノンドー
プ多結晶シリコン膜26は負荷抵抗RLを構成している。
成されると共に、別の位置に多結晶シリコン膜27、SiO2
等の酸化膜28及び多結晶シリコン膜29が順に積層された
コンデンサＣが形成されている。なお、上記のノンドー
プ多結晶シリコン膜26は負荷抵抗RLを構成している。
かかる構成において、PV素子１により受光された赤外光
により生じた光電流と、PV素子１の内部抵抗などにより
決まる出力電圧はn+拡散層11よりFET6のゲートに相当す
るゲート電極21に印加され、ゲート電極21、酸化膜20、
n+拡散層16,17、Ｐウェル14及びシリコン基板13よりな
るFET6によりインピーダンス変換されてn+拡散層17より
基板10に正帰還入力される。
により生じた光電流と、PV素子１の内部抵抗などにより
決まる出力電圧はn+拡散層11よりFET6のゲートに相当す
るゲート電極21に印加され、ゲート電極21、酸化膜20、
n+拡散層16,17、Ｐウェル14及びシリコン基板13よりな
るFET6によりインピーダンス変換されてn+拡散層17より
基板10に正帰還入力される。
このようにして増幅された(6)式で表わされるPV素子１
の出力電圧はn+拡散層11より取り出された後コンデンサ
Ｃにより交流成分のみが取り出されゲート電極23に印加
され、入力ゲート電極23直下のＰウェル15の領域を通し
て蓄積ゲート24直下のＰウェル15の領域のポテンシャル
の井戸に信号電荷を蓄積させる。
の出力電圧はn+拡散層11より取り出された後コンデンサ
Ｃにより交流成分のみが取り出されゲート電極23に印加
され、入力ゲート電極23直下のＰウェル15の領域を通し
て蓄積ゲート24直下のＰウェル15の領域のポテンシャル
の井戸に信号電荷を蓄積させる。
本実施例によれば、FET6によるソースホロワの利得Ａは
0.9程度が容易に実現できることから、前記(6)式からわ
かるように出力電圧VOUTを約10倍程度に改善することが
できる。従って、FET2のドレイン電流が大となり、信号
量が大となるのに対し雑音は略一定だから、S/N比を改
善することができることになる。
0.9程度が容易に実現できることから、前記(6)式からわ
かるように出力電圧VOUTを約10倍程度に改善することが
できる。従って、FET2のドレイン電流が大となり、信号
量が大となるのに対し雑音は略一定だから、S/N比を改
善することができることになる。
なお、利得Ａを１としたときは、(6)式からわかるよう
に出力電圧VOUTはVdd−RL・IPとなるから、負荷抵抗RL
の値を大とすることにより、大なる変化範囲の出力電圧
を得ることができる。
に出力電圧VOUTはVdd−RL・IPとなるから、負荷抵抗RL
の値を大とすることにより、大なる変化範囲の出力電圧
を得ることができる。
なお、本発明は上記の実施例に限定されたものではな
く、インピーダンス変化回路３としては、ソースホロワ
に比し電流駆動能力の高いエミッタホロワ、１に近い利
得の得られる演算増幅器を使用してもよい。また、負荷
抵抗RLは多結晶シリコン膜26の代りにMOS型FETの形状比
を変えるなどの他の手段を用いることも可能であること
は勿論である。
く、インピーダンス変化回路３としては、ソースホロワ
に比し電流駆動能力の高いエミッタホロワ、１に近い利
得の得られる演算増幅器を使用してもよい。また、負荷
抵抗RLは多結晶シリコン膜26の代りにMOS型FETの形状比
を変えるなどの他の手段を用いることも可能であること
は勿論である。
更にFET2aは接合型FETでもよい。
上述の如く、本発明によれば、PV素子の内部抵抗を実効
的に1/（１−Ａ）倍に改善することができるので、長波
長受光用PV素子や高温動作条件下でもPV素子出力電圧を
大にでき、よって信号処理回路へ注入する信号のS/N比
を改善することができ、また簡単な回路で構成すること
ができる等の特長を有するものである。
的に1/（１−Ａ）倍に改善することができるので、長波
長受光用PV素子や高温動作条件下でもPV素子出力電圧を
大にでき、よって信号処理回路へ注入する信号のS/N比
を改善することができ、また簡単な回路で構成すること
ができる等の特長を有するものである。
第１図は本発明の原理構成図と等価回路図、 第２図は本発明の一実施例の回路図、 第３図は本発明の一実施例の構造断面図、 第４図は従来の一例の回路図と等価回路図を示す。 図において、 １は光起電力型検知素子（PV素子）、 ２はMOS型電界効果トランジスタ（FET）、 2aは電界効果トランジスタ（FET）、 ３はインピーダンス変換回路、 ４は電流源、 ５は電圧源、 R0はPV素子の内部抵抗、 RLは負荷抵抗、 Ｃはコンデンサ を示す。
Claims (1)
- 【請求項１】負荷(RL)を介してバイアスされた光起電力
型検知素子（１）を電界効果トランジスタ（2a）のゲー
トに交流的に接続し、該電界効果トランジスタ（2a）の
ドレインより信号処理回路へ信号を入力するゲート入力
結合方式信号入力回路において、 該光起電力型検知素子（１）の出力電圧を、利得１以下
のインピーダンス変換回路（３）を介して該光起電力型
検知素子（１）の基板電位へ正帰還することを特徴とす
るゲート結合入力方式信号入力回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62235628A JPH0718759B2 (ja) | 1987-09-19 | 1987-09-19 | ゲート結合入力方式信号入力回路 |
| EP88308435A EP0308169B1 (en) | 1987-09-14 | 1988-09-13 | Charge injection circuit |
| US07/670,384 US5093589A (en) | 1987-09-14 | 1991-03-15 | Charge injection circuit having impedance conversion means |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62235628A JPH0718759B2 (ja) | 1987-09-19 | 1987-09-19 | ゲート結合入力方式信号入力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6478521A JPS6478521A (en) | 1989-03-24 |
| JPH0718759B2 true JPH0718759B2 (ja) | 1995-03-06 |
Family
ID=16988829
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62235628A Expired - Lifetime JPH0718759B2 (ja) | 1987-09-14 | 1987-09-19 | ゲート結合入力方式信号入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0718759B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101578084B1 (ko) * | 2015-06-08 | 2015-12-16 | 이용철 | 바이스용 평행 지지블럭 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006282277A (ja) * | 2005-03-10 | 2006-10-19 | Gifu Plast Ind Co Ltd | パレット及びその成形方法 |
-
1987
- 1987-09-19 JP JP62235628A patent/JPH0718759B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101578084B1 (ko) * | 2015-06-08 | 2015-12-16 | 이용철 | 바이스용 평행 지지블럭 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6478521A (en) | 1989-03-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS61120466A (ja) | 半導体光検出素子 | |
| US4733286A (en) | Semiconductor photoelectric converting device | |
| JPS58105672A (ja) | 半導体撮像装置 | |
| JP2000082839A (ja) | フォトダイオ―ド、これを用いたイメ―ジセンサの単位画素及びこれからデ―タを得る方法 | |
| JP3905139B2 (ja) | 電荷結合素子型イメージセンサ | |
| US5101255A (en) | Amorphous photoelectric conversion device with avalanche | |
| JPH0414543B2 (ja) | ||
| JPH09331051A (ja) | 光電変換半導体装置 | |
| JPH0414544B2 (ja) | ||
| JPH0718759B2 (ja) | ゲート結合入力方式信号入力回路 | |
| EP0480412B1 (en) | Charge transfer and/or amplifying device | |
| US20080099797A1 (en) | Method and device for sensing radiation | |
| JPH0718760B2 (ja) | ゲート入力方式信号入力回路 | |
| JP2590135B2 (ja) | 電荷入力回路 | |
| US5093589A (en) | Charge injection circuit having impedance conversion means | |
| JPH073869B2 (ja) | 電荷入力回路 | |
| JP3246062B2 (ja) | フォトセンサシステム | |
| KR100299575B1 (ko) | 고체촬상장치 | |
| Jhabvala et al. | A monolithic lead sulfide-silicon MOS integrated-circuit structure | |
| JP3591633B2 (ja) | 固体撮像素子 | |
| JPH01112876A (ja) | 電荷入力回路 | |
| Uryu et al. | CMOS image sensor using SOI-MOS/photodiode composite photodetector device | |
| JPH01181462A (ja) | 半導体装置 | |
| JP2002538600A (ja) | 光センサ | |
| US10297704B2 (en) | Low noise detectors for astronomy |