JPH0719191B2

JPH0719191B2 - メモリ装置

Info

Publication number: JPH0719191B2
Application number: JP57071025A
Authority: JP
Inventors: 譲治福田; 裕大久保
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1982-04-27
Filing date: 1982-04-27
Publication date: 1995-03-06
Anticipated expiration: 2010-03-06
Also published as: JPH04357519A; JPS58189750A; JPH0792734B2

Description

【発明の詳細な説明】本発明はいわゆるマイクロコンピユータに接続される大
容量のメモリ装置に関する。

いわゆるマイクロコンピユータは以下のように構成され
ている。第１図において、（１）は中央処理装置（CP
U）であつて、このCPU（１）からデータバスライン
（２）、コントロールバスライン（３）、アドレスバス
ライン（４）が導出される。この各ライン（２）〜
（４）がそれぞれCPU（１）の動作のプログラム等の書
き込まれたリードオンリーメモリ（ROM）（５）及びデ
ータの記憶等を行うランダムアクセスメモリ（RAM）
（６）に接続される。さらにこれらの各ライン（２）〜
（４）が入出力回路（７）に接続される。なお（10）は
CPU（１）の動作のタイミングを作る発振器である。

この装置において、外部からのデータが入出力回路
（７）を通じてCPU（１）に読み込まれ、さらにRAM
（６）に書き込まれる。そしてROM（５）のプログラム
に従つてデータの処理が行われ、得られた結果のデータ
が入出力回路（７）を通じて外部に取り出される。

ところがこのような装置において、RAM（６）の記憶容
量には限度があり、そのためあまり多くのデータを扱う
ことができず、例えばコンパイラやエデイテイング、ソ
ーテイング等の処理が行えない。

そこで外部に大容量のメモリ装置を設け、データを所定
量ずつ入出力して実質的にRAM（６）の記憶容量を増加
させることが行われている。

そのようなメモリ装置として、例えばフロツピーデイス
クと呼ばれるものがある。

フロツピーデイスクは、第２図に示すように例えば直径
８インチの磁気円盤で、77本の同心円状のトラツク（０
〜76）が設けられ、各トラツクが26のセクター（１〜2
6）に分割され、各セクター毎に128バイトのデータの記
憶ができるようにされている。

そして第１図の入出力回路（７）からの各ライン（２）
〜（４）の信号がフローピーデイスクコントローラー
（FDC）（８）に供給され、このFDC（８）によつてフロ
ツピーデイスク（９）が駆動されて、データの入出力が
行われる。

すなわちCPU（１）からのフロツピーデイスク（９）を
用いるか否かの信号がアドレスバスライン（４）を通じ
てFDC（８）に供給される。またフロツピーデイスク
（９）のトラツク及びセクターの番号を指定する信号が
データバスライン（２）を通じてFDC（８）に供給され
る。さらに書き込みあるいは読み出しの制御信号がコン
トロールバスライン（３）を通じてFDC（８）に供給さ
れる。そしてフロツピーデイスク（９）が回転され、ま
た磁気ヘッドの位置が移動されて指定された番号のセク
ターの書き込み及び読み出しがデータバスライン（２）
を通じて行われる。なおデータバスライン（２）の信号
がトラツクの番号であるか、セクターの番号であるか、
入出力されるデータであるかの識別信号がアドレスバス
ライン（４）を通じてFDC（８）に供給される。

このようにしてフロツピーデイスク（９）のデータが入
出力される。

しかしながらこのようなフロツピーデイスク（９）の場
合、指定さたセクターに達するまでの時間、いわゆるア
クセス時間が機械駆動のために多く必要であり、入出力
を効率良く行うことができなかつた。

ところでランダムアクセスメモリ等のメモリ素子の価格
が開発当初に比べて大幅に低下しており、多数のメモリ
素子を設けることが価格的に問題なくなつてきた。

そこで例えばRAM（６）そのものを大容量にすることが
考えられたが、通常の用途にあつてはこのような大容量
は不要であり、またRAM（６）の容量を増すことはアド
レス設定のプログラム等のソフトウエアあるいはハード
ウエアの設計変更が必要で、すでに実用化されている汎
用のCPU（１）を使用する上では問題が多かつた。

本発明はこのような点にかんがみ、フロツピーデイスク
と同等に扱えると共に、アクセス時間の短いメモリ装置
を提供するものである。

すなわち本発明においては、リードオンリーメモリ及び
ランダムアクセスメモリを有し、リードオンリーメモリ
及びランダムアクセスメモリを複数のセクターに分割
し、データバスを通じて供給されるセクターの番号と内
蔵カウンタの出力とを合成してリードオンリーメモリ及
びランダムアクセスメモリのアドレスとし、セクター単
位で読み出し及び書き込みを行うようにする。

以下図面を参照しながら本発明の一実施例について説明
しよう。

第３図において、（20）はダイナミツク形のランダムア
クセスメモリである。このメモリ（20）はフロツピーデ
イスク１枚のデータエリアの記憶容量に等しい約190Kバ
イトの記憶容量を有し、これは例えば64Kバイトのメモ
リ部を３個並列に設けて形成される。

また（21）はリードオンリーメモリであつて、このメモ
リ（21）はフロツピーデイスクのオペレーシヨンシステ
ム等のコンピユータを稼動するに必要なプログラムの書
き込まれたエリアに相当し、これは例えば64Kバイトの
マスクROMにて形成される。

さらにアドレスバスライン（４）からのROM（５）,RAM
（６）あるいは外部メモリ装置のいずれを用いているか
を示す信号がアドレスデコーダ（19）に供給されて、そ
れぞれの使用されているメモリ装置に対応した信号が形
成される。これらの信号がそれぞれROM（５）,RAM
（６）及び後述する外部のメモリ装置に供給される。な
お図の例は外部メモリ装置を２つ設けられるようにした
場合であつて、その一方をフロツピーデイスク（９）、
他方を本発明によるメモリ装置としている。

そして入出力回路（７）からのデータバスライン（２）
がデータバツフア回路（11）、トラツク番号レジスタ
（12）、セクター番号レジスタ（13）に接続される。さ
らにアドレスバスライン（４）からの、データバスライ
ン（２）の信号がトラツクの番号であるかセクターの番
号であるか入出力されるデータであるかを識別する信号
がデコーダ（14）に供給される。このデコーダ（14）の
制御端子にデコーダ（19）からの信号が供給される。そ
して、デコードされた信号が上述のバツフア回路（1
1）、レジスタ（12），（13）の駆動端子に供給され
る。またコントロールバスライン（３）からの書き込み
あるいは読み出しの制御信号がバツフア回路（11）、レ
ジスタ（12），（13）の制御端子に供給される。

さらに書き込みあるいは読み出しの制御信号がメモリ
（20）の駆動及びリフレツシユ回路（15）に供給され
る。またデコーダ（14）からのデータバスライン（２）
の信号が入出力されるデータであるときの信号が駆動及
びリフレツシユ回路（15）に供給される。またレジスタ
（12）からのトラツクの番号を示す数値の例えば上位２
ビツトの信号が駆動及びリフレツシユ回路（15）に供給
される。さらに発振器（10）からのクロツク信号が駆動
及びリフレツシユ回路（15）に供給される。そしてこの
駆動及びリフレツシユ回路（15）から信号がメモリ（2
0）のリフレツシユ制御及びチツプセレクト端子に供給
されると共に、駆動及びリフレツシユ回路（15）の出力
信号が128進のカウンタ（16）に供給される。これよっ
てカウンタ（16）は、書き込み及び読出しの制御信号に
関連して駆動され連続した計数値を出力する。

また書き込みあるいは読み出しの制御信号がメモリ（2
1）の駆動回路（17）に供給され、さらにレジスタ（1
2）からのトラツク番号の上位の２ビツトの信号が駆動
回路（17）に供給される。そして駆動回路（17）からの
信号がメモリ（21）のチツプセレクト端子に供給され
る。

さらにカウンタ（16）の計数値と、上述のトラツク番号
レジスタ（12）の数値及びセクター番号レジスタ（13）
の数値とが合成回路（18）に供給される。また駆動及び
リフレツシユ回路（15）からの信号が合成回路（18）の
制御端子に供給される。

この合成回路（18）で形成された数値がメモリ（20）の
アドレス端子に供給される。またカウンタ（16）及びレ
ジスタ（12），（13）の数値がメモリ（21）のアドレス
端子に供給される。さらにデータバツフア回路（11）が
メモリ（20），（21）のデータ端子に接続される。

そしてメモリ（20），（21）において、チツプセレクト
端子に信号が供給されることによつてメモリ（20）の３
つのメモリ部の一つあるいはメモリ（21）が選択され、
アドレス端子にアドレスを指定することによつて指定さ
れたアドレスの書き込み及び読み出しが行われる。

この回路において、まず通常の動作時について説明する
と、ランダムアクセスメモリ（20）の書き込みを行うに
は、最初に書き込みを行おうとするトラツクの番号及び
セクターの番号がデータバスライン（２）を通じて供給
される。このときデコーダ（14）からトラツクの番号及
びセクターの番号の識別信号がそれぞれレジスタ（1
2），（13）に供給され、これらのレジスタ（12），（1
3）にトラツクの番号及びセクターの番号が記憶され
る。さらにレジスタ（12）の上位の２ビットが駆動及び
リフレツシユ回路（15）及び駆動回路（17）に供給さ
れ、この場合に駆動及びリフレツシユ回路（15）からの
信号により、メモリ（20）の３つのメモリ部の一つが選
択される。

次に書き込まれるデータがデータバスライン（２）を通
じて供給される。このときデコーダ（14）からのデータ
の入出力の識別信号がバツフアー回路（11）に供給され
ると共に、駆動及びリフレツシユ回路（15）に供給さ
れ、この回路（15）からのデータの供給のタイミングに
関連した信号によりカウンタ（16）が駆動される。そし
てこのカウンタ（16）の計数値と、レジスタ（12），
（13）に記憶されたトラツクの番号及びセクターの番号
とが合成回路（18）に供給され、メモリ（20）のアドレ
ス番号が形成される。

ここでアドレス番号の形成は、例えば上位２ビツトを除
くトラツクの番号をアドレス番号の上位ビツトとし、セ
クターの番号を中位ビツトとし、カウンタ（16）の計数
値を下位ビツトとする。

そして形成されたアドレス番号で指定されたアドレスに
データが記憶され、以後128バイト分のデータが順次連
続する128個のアドレスに記憶される。

またランダムアクセスメモリ（20）の読み出しを行うに
は、最初の読み出しを行おうとするトラツクの番号及び
セクターの番号がデータバスライン（２）を通じて供給
され、これらの番号がレジスタ（12），（13）に記憶さ
れ、メモリ（20）内のメモリ部の一つが選択される。そ
してデコーダ（14）からデータの入出力の識別信号が駆
動及びリフレツシユ回路（15）に供給されると、カウン
タ（16）が駆動され、レジスタ（12），（13）の数値と
カウンタ（16）の計数値とによつて指定された128個の
アドレスのデータが順次読み出される。

この読み出されたデータがバツフア回路（11）を通じて
データバスライン（２）に供給される。

さらにこの回路において動作開始時には、最初に所定の
トラツクの番号及びセクターの番号がデータバスライン
（２）を通じて供給され、これらの番号がレジスタ（1
2），（13）に記憶される。そしてこの場合にレジスタ
（12）の上位２ビツトの信号は駆動回路（17）にて判別
され、リードオンリーメモリ（21）を選択する数値とさ
れる。さらにデコーダ（14）からデータの入出力の識別
信号が駆動及びリフレツシユ回路（15）に供給され、カ
ウンタ（16）が駆動され、レジスタ（12），（13）の数
値とカウンタ（16）の計数値とによつて指定された128
個のアドレスのデータが順次読み出される。

こうしてデータの書き込み及び読み出し、さらにプログ
ラムの読み出しが行われるわけであるが、本発明によれ
ば、トラツクの番号とセクターの番号とがデータバスラ
イン（２）を通じて供給されることにより、このセクタ
ーに含まれる128のアドレスが書き込みあるいは読み出
され、これは上述したフロツピーデイスクの書き込み及
び読み出しと同等である。

またリードオンリーメモリ（21）においてフロツピーデ
イスクのオペレーシヨンシステム等に相当するプログラ
ムを記憶させておくことができ、フロツピーデイスクと
全く同等に扱うことができる。

従つて、CPU（１）及びROM（５）に内蔵されたフロツピ
ーデイスク（９）の書き込み及び読み出しのプログラム
をそのまま用いてデータの書き込み及び読み出しを行う
ことができる。そしてこの場合に、メモリ（20）はメモ
リ素子で構成されているので、機械的なアクセスの遅れ
などがなく、極めて効率良く入出力を行うことができ
る。

すなわち本発明によれば、比較的小容量の内蔵RAMを有
し、フロツピーデイスクを駆動するプログラムを有する
マイクロコンピュータにおいて、内部的に設計変更を行
うことなく、高速で大容量のメモリを設けることができ
る。

従つて例えばコンパイラ，エデイテイング，ソーテイン
グ等の処理を極めて高速に行うことができる。

なお上述のシステム等のプログラムの規模が小さいとき
にはリードオンリーメモリ（21）の容量を小さくし、そ
の分ランダムアクセスメモリ（20）の容量を大きくして
もよい。

【図面の簡単な説明】

第１図，第２図は従来の装置の説明のための図、第３図
は本発明の一例の構成図である。（１）はCPU、（２）はデータバスライン、（３）コン
トロールバスライン、（４）はアドレスバスライン、
（５）はROM、（６）はRAM、（７）は入出力回路、（1
1）はデータバツフア回路、（12）はトラツク番号レジ
スタ、（13）はセクター番号レジスタ、（14）はデコー
ダ、（15）は駆動及びリフレツシユ回路、（16）はカウ
ンタ、（17）は駆動回路、（18）は合成回路、（20）は
ランダムアクセスメモリ、（21）はリードオンリーメモ
リである。

Claims

【特許請求の範囲】

【請求項１】少なくとも磁気ディスクの書き込み及び読
み出しのためのプログラムの内蔵されたコンピュータに
対して、その外部装置として接続されるメモリ装置であ
って、それぞれ複数のセクターに分割されたリードオンリーメ
モリ及びランダムアクセスメモリと、上記磁気ディスクの書き込み及び読み出しのためのセク
ター番号及びトラック番号を上記コンピュータから伝送
するためのデータ線と、伝送された上記セクター番号及びトラック番号を記憶す
るための記憶手段と、上記コンピュータからの書き込み及び読み出しの制御信
号に関連して駆動され連続した計数値を出力する内蔵カ
ウンタと、上記記憶手段からの出力と上記内蔵カウンタの計数値に
基づいてアドレス信号を形成するアドレス信号形成手段
とを有し、上記ランダムアクセスメモリは、少なくとも上記磁気ディスク１枚分のデータエリアの記
憶容量に等しい記憶容量を有し、形成されたアドレス信号により上記リードオンリーメモ
リ及びランダムアクセスメモリを上記セクター単位で書
き込み及び読み出しするようになすと共に、上記コンピュータに設けられるディスクコントローラに
接続された上記磁気ディスクと併用して、独立した磁気
ディスクの機能を有するように上記コンピュータに接続
されることを特徴とするメモリ装置。