JPH06266596A - フラッシュメモリファイル記憶装置および情報処理装置 - Google Patents

Abstract

(57)【要約】 （修正有） 【構成】 Ｘビットのデータバスを介し最小消去単位が
Ｘビットより大きくデータアクセス幅がｘビット（ｘ＝
Ｘ／ｐ：ｐは２以上の整数）であるフラッシュメモリ素
子を用いるファイル記憶装置において、それぞれ同時に
アクセス可能なｐ組のフラッシュメモリ素子群により構
成したフラッシュメモリ装置５、データバス上のデータ
を少なくともｐ分割する分割手段５１〜５４、少なくと
も、ｐ個のｘビットデータをフラッシュメモリ素子群の
１組に対応付ける第１の機能、及びｐ個のｘビットデー
タをそれぞれフラッシュメモリ素子群の別個の組に対応
付ける第２の機能とを有するデータ分配手段６１、並び
にアクセス対象ファイルのファイル管理の記憶容量単位
の数に応じて、第１及び第２の機能を切替るようデータ
分配手段６１を制御する制御手段５６を備える。 【効果】 記憶エリアを有効に利用しながら複数バイト
並列同時書込みが可能になる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、フラッシュメモリを記
憶媒体とするファイル記憶装置を搭載した情報機器に係
り、特に高速のファイルアクセスを要求する情報機器に
適したファイル記憶装置のファイルアクセス方式に関す
る。

【０００２】

【従来の技術】パーソナルコンピュータを始めとする今
日の汎用の情報機器では補助記憶装置はほとんど必須と
いえる周辺機器である。しかも、補助記憶装置は、本体
の機器に内蔵されているのが一般的であり、ユーザは常
に大容量のファイルを扱うことができるようになってい
る。

【０００３】最近では、ノートサイズやパームトップ型
のパーソナルコンピュータが使われることが多くなって
きており、移動して使用する用途が重要視され始めてい
る。このため振動に弱く消費電力が大きい磁気ディスク
記憶装置のかわりに半導体を記憶媒体としたファイル記
憶装置が注目を浴びている。例えば、特開平２−２９２
７９８号公報には、記憶媒体としてフラッシュメモリを
使用した半導体ファイル記憶装置の技術が開示されてい
る。

【０００４】フラッシュメモリとは、電気的書換え可能
な不揮発性メモリであり、大容量低価格化が可能である
ため、半導体ファイル記憶装置の記憶媒体として最も有
効なメモリの一つである。先記の特開平公報技術は、こ
のメモリを使用してファイル記憶装置を構築する際に問
題となる点を解決し、使い勝手を向上させる工夫をして
いる。例えば書換えの頻発により素子が劣化するという
フラッシュメモリの欠点を救済する方法や、フラッシュ
メモリの書換えに必要な消去というフェーズにおける高
速化の手法などを提案している。また、ホストとなる情
報機器とのインタフェースとしては磁気ディスク装置と
同一であることを提案しており、磁気ディスク装置に代
替できるシステムの構築を目的としている。

【０００５】

【発明が解決しようとする課題】上記従来技術の半導体
ファイル記憶装置はホストとなる情報機器の既存のイン
タフェースバスを使用し、磁気ディスク装置とのコンパ
チビリティを重視している。これにより半導体ファイル
記憶装置をユーザに抵抗なく受け入れられるようにして
いるが、磁気ディスク装置との互換性を重視する反面、
半導体記憶素子の磁気ディスク装置に対する優位性の利
用に考慮がなされていない。

【０００６】すなわち、半導体記憶素子は、回転するデ
ィスクからデータを拾い上げ書き込みを行う磁気ディス
ク装置と異なり、静的な記録媒体なので非常に高速なデ
ータアクセスを可能とするが、磁気記憶装置と同一のイ
ンタフェースではこの高速アクセスの優位性を活かすこ
とができないという問題がある。

【０００７】本発明は、半導体記憶素子を記憶媒体とす
ることにより、アクセスの高速性能を最大限に引き出す
インタフェースを構築し、磁気ディスク装置の欠点とい
えるアクセス性能の向上を新しい補助記憶装置を提供す
ることにある。

【０００８】

【課題を解決するための手段】本発明によるフラッシュ
メモリファイル記憶装置は、ファイルのデータをＸビッ
トのデータバスを介して格納するファイル記憶装置であ
って、最小消去単位が前記Ｘビットより大きくデータア
クセス幅がｘビット（ｘ＝Ｘ／ｐ：ｐは２以上の整数）
であるフラッシュメモリ素子を用いるフラッシュメモリ
ファイル記憶装置において、それぞれ同時にアクセス可
能なｐ組のフラッシュメモリ素子群により構成したフラ
ッシュメモリ装置と、前記Ｘビットのデータバス上のデ
ータを少なくともｐ分割する分割手段と、少なくとも、
該分割により得られたｐ個のｘビットデータを前記フラ
ッシュメモリ素子群の１組に対応付ける第１の機能と、
前記ｐ個のｘビットデータをそれぞれ前記フラッシュメ
モリ素子群の別個の組に対応付ける第２の機能とを有す
るデータ分配手段と、アクセス対象ファイルのファイル
管理の記憶容量単位の数に応じて、前記第１および第２
の機能を切替るよう前記データ分配手段を制御する制御
手段とを備えることを特徴とする。

【０００９】

【作用】現状のパーソナルコンピュータに使用されてい
る磁気ディスク装置では、データアクセスがパーソナル
コンピュータのメモリアクセスに比較して遅く、パーソ
ナルコンピュータ内のＣＰＵと同期して動作する必要は
ない。そのため磁気ディスク装置のデータの授受は非同
期のバス上で行われている。半導体を記憶媒体とした場
合にはＣＰＵの動作に追随することができるため、同期
動作にすることが有意義となる。

【００１０】しかしながらこの時の問題点として、ＣＰ
Ｕの処理のバス幅とフラッシュメモリ１チップのデータ
アクセスのバス幅が異なるという点がある。ＤＲＡＭな
どではこのバス幅の違いをメモリチップを並列して使用
することにより解決できるが、フラッシュメモリでは消
去単位が決まっており、最小の消去単位は例えば５１２
バイトである。この場合、複数チップを並列に利用する
と、一度に消去を行う消去単位の容量が（５１２×並列
チップ数）バイトとなってしまう。これでは、消去対象
容量が大きすぎて、消去対象以外のデータまで消去して
しまうことになる。

【００１１】一方、現在、パーソナルコンピュータのフ
ァイル管理はこの５１２バイト単位を一区切り（１セク
タ）としているため、このファイル管理の記憶容量単位
（以下、ファイル管理単位ともいう）を変更することは
避けるべきである。従って、ファイル管理単位である１
セクタのアクセスにおいて例えばフラッシュメモリ４チ
ップを並列に利用しようとすると、結果的に最小消去単
位が大きくなり、このセクタの書替時に前述のように１
セクタの４倍の容量を同時に消去することが必要にな
る。このような事態を避けるために、例えばＣＰＵが３
２ビットバス、フラッシュメモリが８ビットバスであれ
ば、１チップを４回順次アクセスしてＣＰＵの３２ビッ
トバスに対応する必要がある。

【００１２】しかし、４セクタ以上の連続アクセス時に
は、各４セクタのデータについて、４チップに並列に同
時アクセスして、１回のアクセスでＣＰＵのデータバス
からの３２ビットを同時アクセスするようにしても問題
ない。すなわち、最初に第１セクタの５１２バイトが３
２ビットずつ１６回に分けて書き込むと、各チップに１
２８（１６×８）バイトが分散する。次に第２セクタの
５１２バイト３２ビットずつ１６回に分けて書き込む。
続いて、同様に、第３セクタの５１２バイトを、さらに
第４セクタの５１２バイトを書き込む。この時点で、４
チップの最小消去単位の容量がすべてデータで満たされ
ることになる。したがって、このファイルの書替時には
この４セクタ分の容量を一括して消去して問題ない。

【００１３】このようにして、ファイルを４セクタずつ
同時４チップ並列アクセスを繰返す。最後の４セクタに
満たないデータが残った場合には、別の対処が必要とな
る。

【００１４】３セクタ残った場合には、ＣＰＵの３２ビ
ットが３で割り切れないので、２セクタと１セクタに分
けて対処する。

【００１５】２セクタ残った場合、あるいは、初めから
２セクタのファイルである場合、ＣＰＵからの３２ビッ
トのデータを２分割し、一度に１６ビットずつ２チップ
に同時アクセスする。第１セクタの５１２バイトは、１
６ビットずつ３２回に分けて２チップに書き込まれ、各
チップに２５６（３２×８）バイトずつに分散すること
になる。次に、第２セクタの５１２バイトが同様に１６
ビットずつ３２回に分けて２チップに書き込まれる。

【００１６】１セクタ残った場合、あるいは初めから１
セクタのファイルの場合、ＣＰＵからの３２ビットのデ
ータを４分割し、一度に８ビットずつ１チップにアクセ
スする。１セクタの５１２バイトは６４回に分けてどの
チップの１セクタエリアに格納される。

【００１７】以上のように、連続アクセスするセクタ数
によりデータの格納方法を変え、アクセスの高速化に寄
与するとともにフラッシュメモリに伴う消去の問題を解
決できる。すなわち、いずれの格納方法においても、１
チップの最小消去エリア内には同一のファイルのデータ
のみが格納されることが保証されるので、フラッシュメ
モリの消去に伴う上述の問題が解消される。

【００１８】なお、本発明では、フラッシュメモリを同
期動作させるが、アクセス形式によって遅延が生じる。
この問題に対しては、ＣＰＵにレディ信号入力があるも
のを用いることにより、任意にＣＰＵに待機状態を要求
できる。レディ信号入力のあるＣＰＵは今日では一般的
である。例えば現在の汎用のパーソナルコンピュータに
搭載されているＣＰＵとして最も一般的なＩＮＴＥＬ社
の１６ビット処理以上のＣＰＵには全て備えられてい
る。このレディ信号をネゲートすることによりＣＰＵは
処理サイクルを停止するため、アクセスデータの読み出
し、書き込みが終了していなければこの信号をネゲート
するだけで良く、アクセスが終了したらアサートすれば
ＣＰＵは処理の実行を再開する。これらはファイル記憶
装置がＣＰＵと同期動作をして初めて可能となる制御で
あるため、この時に同期したクロックを双方に入力して
同期動作させることは必須である。これらの制御により
一回の処理におけるデータ幅がＣＰＵとフラッシュメモ
リで異なる場合にも、データ幅が揃うまでＣＰＵを待機
させることにより容易に対応可能である。

【００１９】ファイル管理上一度連続セクタで扱ったも
のを後から分割することは通常あり得ない。すなわち、
ファイルシステムはファイル単位でしかアクセスされな
い。したがって、複数セクタの連続アクセスの場合は書
き込みの時点で複数チップを同時アクセスして複数セク
タを並列使用するようにすれば、読み出しの際に同様の
並列アクセスをすれば書き込んだままのファイルのデー
タを得ることができる。

【００２０】以上のように、本発明によればフラッシュ
メモリを記憶媒体とするファイル記憶装置を搭載した情
報処理装置において、磁気ディスク装置と比較して優位
性が大きいアクセス性能において、最大限の性能を引き
出せるようシステムとの同期制御を行う。その際にシス
テムのＣＰＵに入力するレディ信号により適宜ＣＰＵを
待機状態においてタイミングを合わせる。システムのデ
ータバス幅とフラッシュメモリ１チップのアクセスデー
タビット数が異なる場合でも、できるかぎり高速にアク
セスすることが可能になる。

【００２１】特にアクセス速度がユーザに認識されやす
い大容量のファイルのリードライトすなわち連続セクタ
アクセスにおいて効果が大きい。また、システムのデー
タバス幅とフラッシュメモリ１チップのアクセスデータ
ビット数は用途、性能、時代によって異なるが、様々な
ものに対応できる柔軟性の高い構成を可能とする。また
メモリをインタリーブアクセスして高速化する方法にも
応用できる。

【００２２】連鎖情報を備える構成によれば、システム
からのアクセス手順を簡略化し高速アクセスを援助す
る。そしてファイル管理自体を簡略化でき、コントロー
ル回路や制御プログラムなどの簡素化が図れる。

【００２３】また、メモリ素子の中にデータ分配機能を
備えることにより、周辺回路の削減、データ処理の高速
化が図れる。

【００２４】

【実施例】以下、本発明における実施例を図を用いて詳
細に説明する。

【００２５】まず、図１に標準的なパーソナルコンピュ
ータの構成に本発明のフラッシュメモリファイル装置を
設置したものを示す。図中、１はデータやプログラムの
処理を司るＣＰＵであり、そのデータバス幅は３２ビッ
トであるものとする。２はシステム全体の同期クロック
を発生するクロック発生器である。３はシステム内部の
バスでデータバス、アドレスバス、メモリコマンド、Ｉ
Ｏコマンドなどを含む。４は本発明のフラッシュメモリ
ファイル装置のファイル管理やメモリ制御を行うファイ
ル制御回路である。５は、フラッシュメモリファイル装
置の記憶媒体となるフラッシュメモリアレイであり、１
チップのアクセスデータビット数は８ビットであるとす
る。６はシステムの主記憶を管理制御する主記憶制御回
路、７は主記憶であるＤＲＡＭである。８は周辺ＩＯバ
スの制御回路であり、周辺ＩＯ装置の一つとして表示制
御回路９と表示装置１０が接続されている。この他の周
辺ＩＯ装置として、通信装置１１や外部大容量記憶装置
１２などが挙げられる。

【００２６】通常、周辺ＩＯバス制御回路８には別のク
ロック発生回路が内蔵されており、これら周辺ＩＯ装置
はそのクロックの周期に基づいて動作する。しかし高速
化のために内部システムバス３に直接接続して、ＣＰＵ
１と同期動作するものも考えられる。１３は、内部シス
テムバス３に接続された回路を同期させるためにＣＰＵ
１を含む各回路に供給されるクロック信号である。但
し、ＣＰＵ１に与えられるクロックと全く同一である必
要はなく、回路によっては分周したものでも同期してい
れば良い。

【００２７】１４は、ＣＰＵ１に入力されるレディ制御
信号であり、各回路より出力された状態提示信号をレデ
ィ制御回路１５で統括してＣＰＵ１に入力される。１６
は、本システムの使用者が所望の処理を指示するための
入力装置の制御回路であり、１７は入力装置である。図
では入力装置１７をキーボードとし、その制御回路１６
はキーボードコントローラ（ＫＢＤＣ）としている。

【００２８】次に、図１のシステムの動作を説明する。
通常の動作時は、使用者から入力装置１７により指示さ
れた処理を実行すべく主記憶７に格納されているプログ
ラムやデータをＣＰＵ１が演算処理し、その結果を表示
装置１０に表示する。また必要であれば通信装置１１を
起動したり、大容量外部記憶装置１２へ大容量データの
格納を行う。そして、ファイルを引き出したり格納した
りという動作の際にはファイル制御回路４とフラッシュ
メモリ５からなるフラッシュメモリファイル装置を動作
させる。システムの立ち上げ時もここからシステムプロ
グラムをロードすることになる。これらの動作の際に
は、クロック発生器２が発生するクロック１３により同
期動作し、ある回路がＣＰＵ１に待機を要求する必要が
生じたら、その回路がレディ制御回路１５にＣＰＵ待機
を要求し、レディ信号１４のネゲートによりＣＰＵ１に
それが伝えられる。ＣＰＵ１はレディ信号１４が再度ア
サートされるまで待機を続けることになる。この時、フ
ァイル制御回路４はＣＰＵ１に要求されるファイル数に
よりＣＰＵ待機時間を増減する制御を行えるようになっ
ている。この仕組みを図２により説明する。

【００２９】図２は、フラッシュメモリファイル装置の
内部構成を説明する図である。図中、３、４、５、１３
は図１と同様のものであり、以下はファイル制御回路４
内部の構成要素である。２１は、システムバス３とイン
タフェースを行うレジスタ群であり、２２はファイル制
御回路４の状態をＣＰＵ１に報告するためのステータス
レジスタ、２３はアクセスするスタートセクタ番号の設
定レジスタ、２４はアクセスする最後のセクタ番号の設
定レジスタ、２５はＣＰＵ１が要求する処理をコマンド
コードとして指示するコマンドレジスタ、２６はシステ
ムバスとのデータの授受を行う窓となるデータレジスタ
である。２７は、ファイル制御回路４内部の制御を統括
するコントローラであり、ワンチップマイコンなどのプ
ログラム可能なインテリジェントなＬＳＩが理想的であ
る。２８は記憶媒体であるフラッシュメモリ５の制御を
行う制御回路、２９はフラッシュメモリに書き込みある
いは読み出すデータの制御を行うデータ制御回路であ
る。３０はメモリのアクセスを高速に行うためのＤＭＡ
制御回路であり、システムのクロック信号１３は本回路
に入力される。３１はレディ制御回路１５に出力する状
態提示信号、３２はこのフラッシュメモリファイル装置
内のローカルバス、３３はフラッシュメモリをアクセス
するための制御信号及びアドレスである。

【００３０】次に図２のフラッシュメモリファイル装置
の動作を説明する。ＣＰＵ１はフラッシュメモリファイ
ル装置へのアクセスの必要性が生じたら、システムバス
３を通してアクセスを行う。それにはまずステータスレ
ジスタ２２の内容を読み出してアクセス可能な状況か確
認する。そして次にアクセスするセクタをスタートセク
タレジスタ２３とエンドセクタレジスタ２４に設定す
る。そして要求するアクセスのコマンドコード（リード
またはライト）をコマンドレジスタ２５に書き込む。そ
して再びステータスレジスタ２２を読み出し、アクセス
可能であればデータレジスタ２６へのデータの書き込み
あるいは読み出しを行う。

【００３１】この際、コントローラ２７はこれらインタ
フェースレジスタ２１の管理を行い、ＣＰＵ１からの要
求に応えるようにする。つまりスタートセクタレジスタ
２３やエンドセクタレジスタ２４、コマンドレジスタ２
５を読み取ってフラッシュメモリ５のアクセス内容を把
握し、現在の状態を示すコードをステータスレジスタ２
２に書き込んでＣＰＵ１に報告する。

【００３２】コントローラ２７はＣＰＵ１からのアクセ
ス要求に応えるためのフラッシュメモリアクセスを直接
行うには動作速度が遅いことが考えられるので、ＤＭＡ
制御回路３０により高速にフラッシュメモリアクセスを
行い、システムバス３とのデータの授受を行う構成とし
ている。そのためのＤＭＡ制御回路３０やメモリ制御回
路２８へのアクセス内容の設定やＤＭＡの起動などをコ
ントローラ２７が行うことになる。

【００３３】ＤＭＡ制御回路３０はＤＭＡを行うための
アドレス発生及びタイミング生成を行い、メモリ制御回
路２８はそのタイミングに従いアクセス信号を発生す
る。フラッシュメモリ５はこれらの入力信号によりデー
タ制御回路２９とデータの授受を行う。データ制御回路
２９はアクセスのセクタ数に応じてデータの生成を行
う。

【００３４】例えば、１セクタのライトアクセスであれ
ばシステムバス３からの１回のアクセスにより送られる
データをフラッシュメモリの１チップの書き込みビット
数に合致させる。本実施例では、システムバス３のデー
タバス幅を３２ビットとしているため１回のアクセスに
よる転送で３２ビットのデータが得られる。そしてフラ
ッシュメモリ１チップのデータ幅を８ビットとしている
ので送られたデータを４回に分けてフラッシュメモリ５
に書き込むことになる。そのために３２ビットデータを
４つの８ビットデータへ分割する処理を、データ制御回
路２９がラッチ回路を用いて行う。また逆に１セクタの
リードアクセスであれば、フラッシュメモリ５を４回リ
ードアクセスして３２ビットデータを用意して、１回の
バス転送とする。この際に生ずるシステムバス３の待ち
時間はデータ制御回路２９が発生する状態提示信号３１
によるＣＰＵ１への待機要求で生じさせる。

【００３５】一方、複数セクタのアクセスの場合は、デ
ータ制御回路２９がラッチするデータを調節してアクセ
スを高速化して正常実行する。例えば４セクタの連続リ
ードアクセスであれば、８ビットアクセスのフラッシュ
メモリ５を４チップ同時にリードすることにより３２ビ
ットのデータが完成するため、システムバス３の待ち時
間を大きく減らすことができる。ただしフラッシュメモ
リ５への書き込みの時点で４チップ同時ライトアクセス
を行っておく必要がある。そうしないとデータの順番が
異なってしまい正常なファイルデータではなくなる。た
だし、ファイル記憶装置を扱うシステムでは、ファイル
単位で管理を行うのが一般的であるため、書き込んだと
きのセクタ数と同じセクタ数をリードアクセスするのが
普通であり、セクタ数によるアクセスの形式をライトと
リードで全く等しくしていれば先述の情報を記録する必
要はない。つまり、例えば５セクタの連続ライトの際に
は最初の４セクタは４チップに並列に同時書き込みし、
残る１セクタは１チップに４分割する、というアクセス
形式をリードとライトのいずれにおいても採用すれば常
に正常なファイルデータをアクセスできる。なお、念の
ために、フラッシュメモリ５に格納されているセクタ単
位のデータに、データ格納形式の情報を記録しておいて
もよい。その記録場所としてはフラッシュメモリのデー
タ格納領域以外の冗長領域が存在すればそこに格納する
のが適当であり、冗長領域がない場合は別の記憶領域を
設置して記録する。

【００３６】６セクタの連続アクセスに際しては、４セ
クタの並列アクセスと２セクタの並列アクセスにより処
理を行う。

【００３７】次に、これらのアクセス信号およびデータ
制御方法を図３によりさらに詳しく説明する。

【００３８】図３では、システムバスを３２ビット、フ
ラッシュメモリを８ビットのビット幅としたときの構成
を示している。図中、既出の番号はこれまでに説明した
ものと同一のものである。新たに、４１は、ＤＭＡ制御
回路３０のアドレス発生のためのカウンタであり、シス
テムクロック１３やシステムバス３のＩＯアクセス（コ
マンド）信号あるいはメモリアクセス（コマンド）信号
を入力し、これに同期してカウントアップする。４２
は、コントローラ２７のローカルバス３２が接続される
ＤＭＡ制御の起動レジスタであり、このレジスタにコー
ドを書き込むことにより所望のＤＭＡ転送を開始するこ
とができる。４３は、やはりローカルバス３２に接続さ
れるセクタ番号レジスタであり、アクセスするセクタ番
号を書き込むことにより任意のセクタ番号のＤＭＡ転送
を行うことができる。実動作上は、このセクタ番号の書
き込み値をメモリ制御回路２８に入力してフラッシュメ
モリの上位アドレスやチップセレクト信号の生成に使用
される。４４は、ＤＭＡ転送時に各制御回路で同期をと
るためのタイミング信号を発生するタイミング回路であ
る。４５は、カウンタ４１とセクタレジスタ４３の値に
基づいてメモリ制御回路２８が発生するメモリアドレス
である。４６は、メモリアドレス４５の発生に合わせて
生成するメモリ制御信号である。５１、５２、５３、５
４は、各々１バイト（８ビット）のデータラッチであ
り、データ制御回路２９内における３２ビットデータと
８ビットデータとの間のデータ幅変換のための４バイト
（３２ビット）のデータラッチを構成している。システ
ムバス３のデータをＤ０〜Ｄ３１とすると、ラッチ５１
はＤ０〜Ｄ７、ラッチ５２はＤ８〜Ｄ１５、ラッチ５３
はＤ１６〜Ｄ２３、ラッチ５４はＤ２４〜Ｄ３１をそれ
ぞれラッチする。５５は、これらデータラッチのラッチ
信号発生回路である。５６は、ローカルバス３２と接続
されてデータ幅やデータの並び方を設定するデータ制御
設定レジスタである。本実施例では、このデータ制御設
定レジスタ５６にリードアクセス時の連続アクセスセク
タ数として“１"、“２"、“４"のいずれかを設定する
ことによりラッチ信号の発生とそのタイミングをラッチ
信号発生回路５５に指示する。そしてデータラッチ５
１、５２、５３、５４のそれぞれに入力するラッチ信号
が５７、５８、５９、６０である。例えば“１"を設定
すれば、ラッチ信号５７、５８、５９、６０を順次一つ
ずつ出力し、１チップのフラッシュメモリからのデータ
を４回アクセスして３２ビットのデータを生成してシス
テムバス３に出力する。また“２"を設定すれば、ラッ
チ信号５７、５８を同時に出力し、その後ラッチ信号５
９、６０に同時に出力するということを交互に行い、２
チップのフラッシュメモリからのデータを２回ずつアク
セスして３２ビットのデータを生成してシステムバス３
に出力する。また“４"を設定すればラッチ信号５７、
５８、５９、６０に同時に出力して、４チップのフラッ
シュメモリからのデータを１回だけアクセスして３２ビ
ットのデータを生成してシステムバス３に出力する。

【００３９】一方、ライトアクセスの時は常にデータラ
ッチ５１、５２、５３、５４に同時にラッチ信号を送っ
てシステムからの３２ビットデータを一度にラッチする
ことになる。６１は、データラッチ５１、５２、５３、
５４に格納されたデータあるいはメモリ５からのデータ
を振り分けるデータ分配回路である。６２は、フラッシ
ュメモリ５とデータ分配回路６１を結ぶ３２ビットのデ
ータバスである。６３は、データ分配回路６１のデータ
の方向を決定するためのリードライト信号であり、イン
タフェースレジスタ２１のコマンドレジスタ２５などか
ら供給を受けるのが良い。データ分配回路６１は双方向
のバッファになっており、片側はデータラッチ５１、５
２、５３、５４に接続され、もう一方はフラッシュメモ
リ５に接続されている。フラッシュメモリ５側では３２
ビット分の入力となっており、フラッシュメモリ５の全
チップを４組に分けて１組ずつ別のビット群（ビット０
〜７）（ビット８〜１５）（ビット１６〜２３）（ビッ
ト２４〜３１）に分け、計３２ビットとして入力してい
る。そしてリードかライトかによって方向を定め、それ
ぞれのデータの振り分けをデータ制御設定レジスタ５６
の設定内容によって決定する。

【００４０】このデータの分配について図１２、図１
３、図１４により具体的に説明する。これらの図は、デ
ータ分配回路６１のデータ分配例をデータ制御設定レジ
スタ５６の設定値別に示したものである。それぞれ、図
１２は連続アクセスセクタ数が１、図１３は連続アクセ
スセクタ数が２、図１４は連続アクセスセクタ数が４、
である場合におけるデータ分配を示しており、各場合に
４つのメモリ群のどれにアクセスするかにより４種類の
データ分配がある。またリードライトも区別されてい
る。連続アクセスセクタ数が１の場合には４つのシステ
ムサイクルで１アクセスとなり、連続アクセスセクタ数
が２の場合には２つのシステムサイクルで１アクセス、
連続アクセスセクタ数が４の場合には１つのシステムサ
イクルで１アクセスとなる。

【００４１】連続アクセスセクタ数が１の場合は４つに
分割したメモリのどこにアクセスするかにより４種類に
分けられるが、連続アクセス数が２及び４においては、
どのメモリ群を起点にするかによりやはり４種類に分か
れる。すなわちメモリの使われ方により起点を適宜決め
ることができ、このようにすることにより使用されるメ
モリ群が偏ることを防ぐことができる。例えば必ずメモ
リ群１を起点にするとデータの分配法は簡素化できる
が、メモリ群１が使用される比率が高くなり使用量、使
用頻度ともに偏りが生じることが予想できる。偏りが生
じると最終的には、一つのメモリ群が使用できなくな
り、連続セクタ数が４の高速書き込みアクセスができな
くなってしまうことになる。従って起点は全てのメモリ
群に設定可能とする。

【００４２】なお、連続セクタ数が１または２のリード
においては、図では分配回路のデータ結線をそれぞれの
サイクルにおいて別々にしているが、ラッチ信号を目的
のラッチ以外には出力しないため、各サイクルで分ける
ことなく結線を一緒にしてもよい。つまり連続セクタ数
が１（図１２）のＡのリードにおいては、分配を順次の
サイクルで、ラッチ１−メモリ群１、ラッチ２−メモリ
群１、ラッチ３−メモリ群１、ラッチ４−メモリ群１と
しているが、全てのサイクルで全てのラッチへの結線を
メモリ群の１に接続しても構わない。これはデータの結
線をしていてもラッチ信号を出力しなければ影響がない
からである。

【００４３】さらに具体的な説明を加えれば、例えば１
セクタのライトアクセスでは図１２を参照し、３２ビッ
トのデータバス６２のうちアクセス対象のフラッシュメ
モリ群の１つに接続された１バイトを、１回目ではデー
タラッチ５１に、２回目ではデータラッチ５２に、３回
目ではデータラッチ５３に、４回目ではデータラッチ５
４に、以下５１から順番に繰り返してフラッシュメモリ
への書き込みを行う。リードにおいては、ラッチ信号に
より１サイクルずつ各ラッチにデータを振り分ける。

【００４４】２セクタのライトアクセスでは、すなわち
データ幅２バイトのライトであれば、図１３より３２ビ
ットのデータバス６２のうち該当する２つのメモリ群に
接続されている２バイトのデータとして１回目のアクセ
スではデータラッチ５１、５２より、２回目のアクセス
では５３、５４よりデータを受け取り、以下交互に振り
分ける。一方、リードアクセスでは方向が逆になり、該
当する２つのメモリ群から１回目のアクセスではデータ
ラッチ５１、５２に、２回目のアクセスでは５３、５４
にデータを振り分け、これを繰り返す。

【００４５】４セクタのライトアクセス、すなわちデー
タ幅４バイトのライトであればバッファの方向はデータ
ラッチからフラッシュメモリ５の方向となり、３２ビッ
トのデータバス６２は先頭に当たるメモリ群から順にデ
ータラッチ５１、５２、５３、５４に接続され、１サイ
クルのアクセスで３２ビットのアクセスが完了する。リ
ードでは方向が逆になる。

【００４６】以上の動作を行うためにコントローラ２７
はＤＭＡ制御回路３０に起動をかける前に、これまでに
説明したレジスタ類に適切な値を設定しておく必要があ
る。

【００４７】高速化のために、前述のように、複数のメ
モリ群に同時にアクセスを行う場合、各メモリ群に与え
るアドレスについて、以下、図５を参照して検討する。

【００４８】図５において、８１〜８４は、それぞれメ
モリ群１〜４を示している。同図（１）は、ある程度の
ファイルの書込みが行われた状態を示し、同図（２）
は、その後、あるファイルについて更新されそのファイ
ル容量が増えた状態を示している。図示のデータ記号
（ｍ−ｎ）のｍはファイル番号、ｎは各ファイル内のセ
クタ番号である。例えば、（３−２）は、ファイル番号
３番の２セクタめを示す。但し、この図は、各ファイル
の１以上のセクタに対して、どのメモリ群のエリア（１
セクタ分の容量を有する）がどのように利用されるかを
総体的に示したものであり、実際には、２以上のセクタ
の連続アクセス時には、各メモリ群の１セクタ容量エリ
ア内に単独のセクタ内容のみが格納されるのではなく、
複数のセクタの内容が分散して格納される。この点に関
しては、ファイル管理の説明において後に詳述する。

【００４９】図５（１）において、ファイル番号１（１
−ｎと付されている全てのセクタ）のアクセスにおい
て、１−１から１−４までの同時アクセスにおいては、
これらが同じ列に並んでいるため、各メモリ群に同一の
アドレスを与えることができる。しかし、ファイル番号
２においては、２−１から２−４までを同時アクセス使
用とすると、メモリ群４には他のメモリ群とは異なるア
ドレスを与える必要がある。これは、アドレスバスをメ
モリの数だけ設ける必要があることを意味する。あるい
は、メモリ群に異なるアドレスを与えるなんらかの方法
が必要となる。従って、これを避けるためには、ファイ
ル番号２のアクセスにおいては、２−１は単独でアクセ
スし、２−２、２−３を同時アクセスし、さらに２−４
は再度単独でアクセスするというアクセス形式をとる必
要がある。しかし、これでは高速化においては無駄が生
じる。そこで、異なるアドレスを与える構成例を図９に
より説明する。

【００５０】図９は、メモリ群数を４としたときのメモ
リ制御回路２８内のアドレス生成回路の構成例である。
図中、２０１〜２０４はフラッシュメモリ５を構成する
４つのメモリ群であり、２０１は第１のメモリ群ａ、２
０２は第２のメモリ群ｂ、２０３は第３のメモリ群ｃ、
２０４は第４のメモリ群ｄである。２０５は、メモリ群
ｂに与える上位アドレスのラッチ回路ｂ、２０６はメモ
リ群ｃに与えるラッチ回路ｃ、２０７はメモリ群ｄに与
えるラッチ回路ｄである。２０８は、メモリ制御回路２
８のアドレスバス（図３の４５に対応）、２０９はアド
レスバス２０８の下位アドレスである。そのアドレスビ
ット数は、フラッシュメモリチップのデータ消去最小単
位あるいはファイル管理の最小単位の記憶容量をアクセ
スするのに相当するアドレスビット数とする。例えば、
データ消去最小単位が５１２バイトであれば、９ビット
となる。フラッシュメモリチップのデータ消去最小単位
がファイル管理の最小単位よりも小さい場合に限り、フ
ァイル管理の最小単位に相当するアドレスビット数とす
ることが有効である。２１０は、アドレスバス２０８の
下位アドレス２０９を除いた上位アドレスである。但
し、メモリ群をアクセスするのに不要なさらに上位のア
ドレスは除くものとする。２１１は、メモリ群ｂをアク
セスするためにアドレスラッチｂに記憶された上位アド
レス、２１２はメモリ群ｃをアクセスするためにアドレ
スラッチｃに記憶された上位アドレス、２１３はメモリ
群ｄをアクセスするためにアドレスラッチｄに記憶され
た上位アドレスである。２１４はメモリ群ａ２０１のメ
モリ制御信号、２１５はメモリ群ｂ２０２のメモリ制御
信号、２１６はメモリ群ｃ２０３のメモリ制御信号、２
１７はメモリ群ｄ２０４のメモリ制御信号である。

【００５１】図９の構成において、メモリ群ａからメモ
リ群ｄまでを同時にアクセスする場合には予めアドレス
ラッチ２０５〜２０７にそれぞれのメモリ群をアクセス
する上位アドレスを書き込んでおく。そして、アクセス
を行う際には、下位アドレス２１０はすべてのメモリ群
に共通であるため、アドレスバスはメモリ群ａだけをア
クセスするためのアドレスを供給し、メモリ群ａ以外の
メモリ群は対応するアドレスラッチ回路から上位アドレ
スによりアクセスを行う。なお、アクセスの制御はメモ
リ制御信号２１４〜２１７に委ねられ、例えば、メモリ
群ａとメモリ群ｂだけのアクセスであれば、メモリ制御
信号２１４、２１５だけがアクティブになるようにす
る。また、例えばメモリ群ｄだけのアクセスにおいて
は、メモリ群ａにはメモリ制御信号２１４をアクティブ
にしなければいかなるアドレスが与えられても問題な
い。以上により、各メモリ群に異なるアドレスを与える
ことが可能となり、メモリ群さえ４つに分散していれ
ば、物理的にアドレスの異なる箇所に格納されている同
一ファイルのデータを同時にアクセスすることができ、
高速化の貢献度を高めることができる。図９の構成で
は、メモリ群ａのアドレスラッチを省略することができ
る。勿論、メモリ群ａにもアドレスラッチを設けること
が有効であれば、そのようにしてもよい。

【００５２】以上の実施例によれば、ＣＰＵ１は比較的
少ないレジスタに簡単な指定を行うことで、所望のセク
タのリードライトアクセスを高速にアクセスできる。ま
た、ファイルコントローラをワンチップマイコンとして
きめ細かい制御をソフトウェアにより指示することがで
き、ＤＭＡ転送制御回路を搭載することによりワンチッ
プマイコンがシステムより遅い動作しかできなくてもデ
ータ転送を高速に行える。ただし、もしワンチップマイ
コンの動作速度がシステムに対して十分に高速な動作が
可能であるならば、ＤＭＡ制御回路は必要なく全てのデ
ータ転送をワンチップマイコンが行う構成も考えられ
る。

【００５３】また、本実施例ではデータバスをシステム
３２ビット、フラッシュメモリ８ビットとして説明を行
ってきたが、１６ビット動作のＣＰＵ１や６４ビット動
作のＣＰＵ、また１６ビット入出力のフラッシュメモリ
などに対しても、データラッチの数やデータ制御設定レ
ジスタなどの構成やコントローラの制御プログラムなど
を変えることにより容易に他のデータ幅に対応できる。
その具体例を図１５に示した。図１５は各ビット幅の組
合せにおける、ハード構成の具体的数値を示している。
図の横の構成はフラッシュメモリのデータのビット数で
あり、４ビット、８ビット、１６ビット、３２ビットを
例に挙げている。縦の構成はシステムのデータ幅を示し
ており、簡単な情報機器の８ビットから、現在のパソコ
ンの主流である１６ビット、３２ビット、そして将来的
なパソコンや高性能コンピュータの６４ビット、１２８
ビットの例を示している。またハード構成として挙げて
いるデータ分配回路は、実施例のデータ分配回路６１で
説明すれば、図中の円一つのビット数×円の数で示して
いる。各円の接続は図１２〜図１４と同様の考え方で示
すことができる。ラッチ数は実施例におけるラッチ５１
〜５４の数の増減であるが、システムデータ幅よりメモ
リデータビット数の方が大きい場合にはラッチの位置は
データ分配回路メモリ側に構成されることになる。メモ
リ群数は実施例では４つに分けているメモリの分割数を
示している。

【００５４】ただし、本実施例を含めデータ分配回路の
分配数やラッチ数、メモリ群数は最低限度の数であり、
回路規模、端子数などに余裕があれば、増やすことによ
りさらに効果的なシステム構成となる。というのはメモ
リ群数を増やすことによりデータの格納メモリの選択に
余裕ができるため、先に述べたようなメモリの使用量、
使用頻度の偏りをさらに防ぐことができる。また並列ア
クセスするメモリ数を増やすことができるため、高速化
をさらに進めることができる。特にシステムデータ幅と
メモリデータビット数が等しいかあるいはメモリのデー
タビット数の方が多い場合には、実施例で述べてきたよ
うなデータバス幅を合わせるという効果は全くないが、
複数のメモリチップを同時アクセスしていわゆるインタ
リーブ方式による高速化を実現することができる。この
際にはメモリ群数を増やすことにより同時にデータ分配
回路におけるメモリのデータの分配数や、ラッチ数を同
時に増やす必要がある。

【００５５】なお、本実施例ではフラッシュメモリがシ
ステムからのデータ転送に追随できることとして説明し
ているが、そのためには、フラッシュメモリ内にライト
バッファを搭載することが望ましい。今後、高速に書き
込みを行えるフラッシュメモリが実現すれば、このよう
なライトバッファは必要なくなる。フラッシュメモリに
ライトバッファが内蔵されていない場合には、ライトバ
ッファをフラッシュメモリとデータ制御回路の間に設置
することができる。そしてライトアクセスの際には直接
フラッシュメモリに書き込まずライトバッファに書き込
みを行ってシステムからのデータ転送終了後にライトバ
ッファからフラッシュメモリへの書き込みを行うことに
なる。この場合の実施例の構成図を図４に示した。

【００５６】図４中、既出の番号はこれまでに説明した
ものと同一のものである。新出のものとして７１はアク
セスがリードかライトかによってデータ分配回路６１と
の接続を切り換えるデータセレクタ、７２はライトデー
タを一時的に格納する３２ビット幅のライトバッファ、
７３はデータセレクタ７１を切り換えるためのリードラ
イト信号であり、コマンドレジスタ２５のデータの一部
を入力すると良い。もしアクセスがライトであればデー
タ分配回路６１をライトバッファに接続し、ライトデー
タをライトバッファに格納してシステムからのデータ転
送後コントローラがフラッシュへの書き込みを行う。リ
ードであればデータ分配回路６１がフラッシュメモリに
直接接続され前述の図３のリードアクセスと同様の動作
が実行される。以上の構成にすることにより、ライトバ
ッファを内蔵しておらず、書き込みの遅いフラッシュメ
モリを使用してもシステムから見れば高速なアクセスが
可能となる。

【００５７】次にファイル管理の実施例として図５を例
にして説明する。これまではハード構成の実施例を説明
してきたが、実際上、フラッシュメモリにどのように格
納するかについて以下に述べる。基本的にこの操作はシ
ステムのＣＰＵ及びシステムプログラムとフラッシュメ
モリファイルのコントローラが行うことになり、ソフト
ウェアによる操作が中心となる。図５による説明ではそ
のソフトウェア自体の内容ではなく、その操作の結果と
して、フラッシュメモリの各メモリ群の単位容量エリア
（１セクタ分）が総体的にどのようにファイルのセクタ
に割り当てられるかを示す。ファイルの各セクタに対し
て、順次のメモリ群に単位容量エリアが確保される。４
以上の連続セクタに対しては、４セクタ（例えば、図の
１−１〜１−４）に対して、順次メモリ群１〜４の１単
位容量エリアが割り付けられる。但し、実際にはこれら
の各セクタのデータは４つの単位容量エリア内に分散し
て格納される。２セクタ（例えば図の１−５〜１−６）
に対しては、２つのメモリ群の単位容量エリアが割り当
てられる。この場合も各セクタのデータは２つの単位容
量エリア内に分散して格納される。ファイル１の最後の
セクタ１−７には単独のメモリ群の単位容量エリアが割
り当てられる。

【００５８】ここで、２セクタおよび４セクタの分散格
納の様子について、図１０および図１１によりさらに詳
細に説明する。図１０は４バイト同時書込みの例を示
し、図１１は２バイト同時書込みの例を示す。前述と同
様、ホストのシステムバスが３２ビット、１メモリ群の
メモリアクセス幅が８ビットとする。

【００５９】図１０において、メモリ群ａ〜ｄへの４セ
クタ同時書込みの例を示す。図中、２１１は、、ホスト
のシステムバスからのデータを示し、３２ビット（４バ
イト）を単位として送られてくる。２２２〜２２５は、
８ビット（１バイト）単位のデータの通し番号を示して
おり、２２２は１バイト目のデータ、２２３は２バイト
目のデータ、２２４は３バイト目、２２５は４バイト目
のデータである。以下、連続して４セクタ分として２０
４８バイト目までが送られてくる。実際には、３２ビッ
トバスであるため、１バイト目から４バイト目までが同
時に受領され、以下も同様である。５１〜５４は図３で
示したデータ一時記憶のためのデータラッチである。

【００６０】４バイトずつの同時書込みであるため、３
２ビットデータつまり４バイトを同時にデータラッチ５
１〜５４に格納した後、各バイトがメモリ群ａ〜ｄに分
散して１バイトずつ書き込まれる。次の３２ビットデー
タについて各バイトがメモリ群ａ〜ｄの後続部分に書き
込まれる。このようにして、１セクタ分の５１２バイト
目までが書き込まれると、続いて第２のセクタについて
同様に４バイトずつメモリ群ａ〜ｄの後続部分に書き込
まれる。図５では、便宜上、各セクタを特定のメモリ群
に割り当てるように図示したが、以上の説明のように、
実際には、各セクタのデータは特定のメモリ群のみに格
納されるのではなく、メモリ群ａ〜ｄに分散して書き込
まれる。ただし、４セクタ全体のデータがメモリ群ａ〜
ｄの４セクタ分のエリアに格納されることは事実であ
る。

【００６１】図１１においては、メモリ群ａとメモリ群
ｂへの２バイト同時書込みの例を示す。

【００６２】２バイトずつの同時書込みであるため、３
２ビットデータつまり４バイトを同時にデータラッチ５
１〜５４に格納した後、これが２バイトずつに二分さ
れ、前半の２バイトがまずメモリ群ａとメモリ群ｂに１
バイトずつ書き込まれ、次に後半の２バイトがメモリ群
ａとメモリ群ｂに１バイトずつ書き込まれる。このよう
にして、１セクタ分の５１２バイト目までが書き込まれ
ると、続いて第２のセクタの１バイト目から同様にして
メモリ群ａ，ｂの後続部分に書き込まれる。この場合
も、第１セクタは特定のメモリ群のみに格納されるので
はなく、メモリ群ａ，ｂに分散して書き込まれ、同様
に、第２セクタも第１セクタに続いてメモリ群ａ，ｂに
分散して書き込まれる。

【００６３】単一セクタの書込みについては図示しない
が、この場合には、同時にデータラッチ５１〜５４の各
バイトデータが順次あるメモリ群に格納される。この場
合のみ１セクタのデータは分散されずに特定のメモリ群
内に格納される。

【００６４】以上から分かるように、重要なことは、以
上の動作の結果、フラッシュメモリ素子の最小消去単位
（ここでは１セクタ容量に相当する５１２バイト）のエ
リア内には異なるファイルのデータが混在しないことで
ある。これが保証されることにより、ファイル書替時に
別のファイルのデータを消去することなく、かつ、メモ
リの記憶エリアを有効に利用しながら複数バイト並列同
時書込みにより高速のファイルデータ格納を達成するこ
とが可能になる。

【００６５】前述のように、図５（１）はある程度のフ
ァイルの書き込みが行われた状態、図５（２）はその後
あるファイルについては更新されかつファイル容量が増
えてしまった状態を示している。図５（１）では格納さ
れるファイル番号順、セクタ番号順に異なるメモリが割
り当てられるように格納する。管理上無駄がないよう
に、原則として、詰めて空きがないようにする。

【００６６】図５（１）に示したように、メモリ群に空
きが生じないようにファイルのセクタを、順次、連続的
に詰めて格納するものとすると、ファイル更新によりフ
ァイル容量が増えた場合には図５（２）に示すように物
理的な格納位置としては連続的に格納することができな
い場合が生じる。このような場合であっても、メモリ群
の順番としては連続的になるように格納する。つまり、
ファイル番号４番のファイルを例にすると、（１）では
４−１から４−５までの５セクタが格納されているが、
（２）で２セクタ追加されると、４−１がメモリ群３か
ら開始されているため、４−６、４−７の増加分はメモ
リ群２、３のエリアが確保されることになる。セクタ数
が増加したファイルの書込み時には、この時には４−５
と４−６と２セクタ連続セクタとして扱われ、４−７は
単独セクタとして扱われることになる。つまり追加セク
タに対しても既格納セクタと合わせて連続セクタとして
の扱いを受けることになる。これらのファイル管理の格
納と読み出しをスムーズに行うためには、ハードウェア
構成としてシステムからのアクセスセクタの指定は開始
セクタとセクタ数にし、物理的な格納位置の把握はファ
イルシステム内部において行われた方が適当であると考
えられる。つまりシステムからのアクセスファイルの指
定は高速化のため極力簡略化すべきであるが、物理的な
位置が分散していると物理的な位置の指定が複雑化して
しまう。従って図２に示したエンドセクタ２４はこの意
味からは取り去るべきである。そしてファイルの連鎖を
示す情報をメモリのデータ以外の情報を格納する冗長領
域があればそこに、なければ他の記憶手段に格納するこ
とにより、ファイルの開始番号が指定されればそれに続
くセクタ番号の物理的な位置が全て連鎖して明らかにな
るため、連続アクセスが可能となる。

【００６７】図６には連鎖情報の例を示している。図
中、８５はメモリに格納されているファイルデータであ
り、ファイル番号４、セクタ番号５のデータである。８
６はそれに続くファイル番号４、セクタ番号６のデータ
である。そして８７はさらにそれに続くファイル番号
４、セクタ番号７のデータである。ただし、これらのデ
ータはセクタ番号を順番にしているが、実際の格納状態
としては混じり合っている場合がある。つまり、連続セ
クタアクセスにより複数チップ同時アクセスすることに
よりデータをスクランブルして格納している場合があ
る。もっともこのときにもバイトごとのデータ格納の順
番付けが必要であるため、セクタ番号は非常に重要であ
る。８８はファイルデータ８５が格納されているメモリ
上の物理的な位置を示す物理アドレスであり、左側の数
字"３"はメモリ群番号、右側の数字"５"はそのメモリ群
の中のアドレスである。８９、９０は同様にファイルデ
ータ８６、ファイルデータ８７の物理アドレスである。
９１はファイルデータ８５の次のセクタが格納されてい
る物理アドレスを示す連鎖情報であり、ファイルデータ
８５がファイル番号４、セクタ番号５のデータであるた
め、連鎖情報９１はファイル番号４、セクタ番号６のデ
ータが格納されている物理アドレスを示していることに
なる。左側の数字がメモリ群番号、右側がメモリ群の中
のアドレスである。同様にして、連鎖情報９２はファイ
ル番号４、セクタ番号７のデータが格納されている物理
アドレスを示しており、連鎖情報９３は次のセクタが存
在しない場合を示している。つまりファイル番号４のフ
ァイルは７セクタで終了することがわかる。この連鎖情
報がファイルデータに添付されていれば、システムのＣ
ＰＵはファイル格納の物理的な位置を把握する必要はな
く単にファイル自体をアクセスする形式をとれる。そし
てファイル制御のコントローラが連鎖情報を参照しなが
らメモリの物理的なアクセスを行うことにより、一つの
ファイルでありながら物理的な格納位置が連続しておら
ず分散しているファイルでも連続的なアクセスが可能と
なる。その際、異なるメモリ群の同時アクセスのために
異なるアドレスを入力する構成が必要である。ただし、
図９で前述したように、１セクタアクセス分の下位アド
レスは共用でき、それ以上の上位アドレスに関してだけ
で十分である。以上、連鎖情報を用いる実施例によれば
システムからのアクセス指定を簡略化でき、少ない情報
量で実施可能である。

【００６８】次にメモリ素子自体に各種機能を組み込む
実施例について説明する。

【００６９】図７は複数のメモリチップを１つのパッケ
ージに収め、それに付加回路を設けたメモリ素子の構成
図である。図中、１０１はメモリパッケージ、１０２か
ら１０５は同様の機能を持ったメモリチップ、１０６か
ら１０９はメモリパッケージ１０１の入出力データ端子
で、それぞれ一つで一つのメモリチップのデータ入出力
が可能である。例えばメモリチップ１０２が８ビットの
データ入出力であれば１０６から１０９まで全部で８ビ
ット×４＝３２ビットのデータ入出力端子を持つことに
なる。１１０はこれらのメモリチップと入出力端子を接
続する経路を指定する信号入力端子、１１１は指定信
号、１１２は接続経路設定回路である。本メモリ１０１
のユーザは、データ入出力端子１０６から１０９の設定
を信号入力端子１１０により行ってからアクセスを実行
する。この設定には先述の図１２、図１３、図１４のよ
うな接続経路から選択するものが一例として考えられ
る。メモリ１０１では設定されたデータ接続を指定信号
１１１として接続経路設定回路１１２に送り、接続設定
回路１１２では設定に従ってメモリチップ１０２から１
０５をデータ入出力端子１０６から１０９に接続し、所
望のデータバスにメモリチップのデータを接続すること
を実現する。

【００７０】図８は、ユーザからのデータ接続の設定を
コマンド入力により行うメモリ素子の構成例である。図
中、１１３はコマンド設定値のレジスタとその設定値か
ら指定信号１１１を作り出すコマンド制御回路である。
１１４はデータ入出力端子の一部を使用してユーザがコ
マンド設定値を設定するデータ線である。その他は図７
の同じ番号と同一のものである。ユーザはデータの接続
経路を図１２、図１３、図１４を一例として選択し、コ
マンドコードとしてコマンド制御回路１１３にデータバ
スの一部１１４から設定し、コマンド制御回路１１３で
は設定されたコマンドコードから接続経路設定回路１１
２に該当する指定信号１１１を送る。以下は、図７の説
明と同様である。図７、図８による本実施例によれば、
メモリ素子としてこれまでに説明した他の実施例を実現
することができ、周辺回路の削減を図ることができる効
果がある。なお本実施例ではメモリパッケージ内に複数
のチップと制御回路を搭載することとしているが、これ
らを一つにチップにまとめることにより小型化と高速化
を助長できる。

【００７１】

【発明の効果】本発明によれば、フラッシュメモリ装置
において、ファイル書替時に別のファイルのデータを消
去することなく、かつ、メモリの記憶エリアを有効に利
用しながら複数バイト並列同時書込みにより高速のファ
イルデータ格納を達成することが可能になる。

【図面の簡単な説明】

【図１】本発明を実現するシステム構成を示すブロック
図

【図２】フラッシュメモリファイル装置の実施例の構成
を示すブロック図

【図３】実施例の動作を説明するための主要部分のブロ
ック図

【図４】実施例における書き込みが遅いフラッシュメモ
リチップを使用した場合のデータ制御を示す説明図

【図５】実施例におけるメモリへのファイル格納の実行
例の説明図

【図６】本発明の他の実施例における連鎖情報格納の実
行例の説明図

【図７】信号端子入力指定によるデータ分配機能をメモ
リ素子内に備えたメモリ構成例の説明図

【図８】コマンド設定入力指定によるデータ分配機能を
メモリ素子内に備えたメモリ構成例の説明図

【図９】実施例におけるメモリ群のアドレス接続の説明
図

【図１０】実施例における４バイト同時書込み時の動作
の説明図

【図１１】実施例における２バイト同時書込み時の動作
の説明図システムバス３２ビット、

【図１２】実施例におけるメモリ１チップ同時アクセス
のデータ分配の説明図

【図１３】実施例におけるメモリ２チップ同時アクセス
のデータ分配の説明図

【図１４】実施例におけるメモリ４チップ同時アクセス
のデータ分配の説明図

【図１５】システムバスとメモリのデータバスの様々な
構成におけるハード構成の説明図

【符号の説明】

２…クロック発生回路、４…ファイル制御回路、５…フ
ラッシュメモリ、１５…レディ制御回路、２１…Ｉ／Ｆ
レジスタ、２２…ステータスレジスタ、２３…スタート
セクタレジスタ、２４…エンドセクタレジスタ、２５…
コマンドレジスタ、２６…データレジスタ、２７…コン
トローラ、２８…メモリ制御回路、２９…データ制御回
路、３０…ＤＭＡ制御回路、３１…状態提示信号、５１
…ラッチ回路、５２…ラッチ回路、５３…ラッチ回路、
５４…ラッチ回路、５５…ラッチ信号発生回路、５６…
データ制御設定レジスタ、６１…データ分配回路、７１
…データ切り換え回路、７２…ライトバッファ、９１…
連鎖情報、１０１…メモリパッケージ、１１０…指定信
号入力端子、１１２…接続経路設定回路、１１３…コマ
ンド制御回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 北原 潤 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所マイクロエレクトロニク ス機器開発研究所内 (72)発明者 飛田 庸博 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所マイクロエレクトロニク ス機器開発研究所内 (72)発明者 古沢 和則 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体設計開発センタ内

Claims (11)

【特許請求の範囲】
1. 【請求項１】ファイルのデータをＸビットのデータバス
   を介して格納するファイル記憶装置であって、最小消去
   単位が前記Ｘビットより大きくデータアクセス幅がｘビ
   ット（ｘ＝Ｘ／ｐ：ｐは２以上の整数）であるフラッシ
   ュメモリ素子を用いるフラッシュメモリファイル記憶装
   置において、 それぞれ同時にアクセス可能なｐ組のフラッシュメモリ
   素子群により構成したフラッシュメモリ装置と、 前記Ｘビットのデータバス上のデータを少なくともｐ分
   割する分割手段と、 少なくとも、該分割により得られたｐ個のｘビットデー
   タを前記フラッシュメモリ素子群の１組に対応付ける第
   １の機能と、前記ｐ個のｘビットデータをそれぞれ前記
   フラッシュメモリ素子群の別個の組に対応付ける第２の
   機能とを有するデータ分配手段と、 アクセス対象ファイルのファイル管理の記憶容量単位の
   数に応じて、前記第１および第２の機能を切替るよう前
   記データ分配手段を制御する制御手段と、 を備えることを特徴とするフラッシュメモリファイル記
   憶装置。
2. 【請求項２】前記制御手段は、前記フラッシュメモリ素
   子の最小消去単位のメモリエリア内には異なるファイル
   のデータが混在しないよう、前記データ分配手段を制御
   することを特徴とする請求項１記載のフラッシュメモリ
   ファイル記憶装置。
3. 【請求項３】前記制御手段は、前記ファイルの連続する
   ｐ個の記憶容量単位のデータに対して前記第２の機能を
   選択し、１個の記憶容量単位のデータに対して前記第１
   の機能を選択するよう、前記データ分配手段を制御する
   ことを特徴とする請求項１または２記載のフラッシュメ
   モリファイル記憶装置。
4. 【請求項４】前記記憶容量単位と、前記フラッシュメモ
   リ素子の最小消去単位が等しいことを特徴とする請求項
   １または２記載のフラッシュメモリファイル記憶装置。
5. 【請求項５】プログラムおよびデータを処理する中央演
   算処理手段と、該中央演算処理手段を駆動するクロック
   発振手段と、フラッシュメモリを記憶媒体としたファイ
   ル記憶手段と、該ファイル記憶手段のフラッシュメモリ
   のアクセスを制御するファイル記憶制御手段を構成要素
   とする情報処理装置において、 前記クロック発振手段が発生するクロック信号と同一の
   信号あるいは同期する信号を前記ファイル記憶制御手段
   に入力し、前記中央演算処理手段と該ファイル記憶制御
   手段が同期動作を行ってファイルデータを送受すること
   を特徴としたフラッシュメモリファイル記憶装置を搭載
   する情報処理装置。
6. 【請求項６】前記中央演算処理手段と前記ファイル記憶
   手段の１回のデータアクセス幅が異なる場合、前記ファ
   イル記憶制御手段はファイルデータの処理中か処理完了
   かを示す状態提示信号を出力する手段を備え、前記中央
   演算処理手段は前記状態提示信号を受け、これが処理中
   であることを示していれば処理終了までの期間、処理の
   進行を停止する機能を有し、前記ファイル記憶制御手段
   は前記ファイル記憶手段が扱うデータビット数を前記中
   央演算処理装置の処理データビット幅に合わせるデータ
   ビット幅制御手段を有し、該データビット幅制御手段は
   データビット幅を一致させるために必要とする期間、前
   記状態提示信号により処理中であることを前記中央演算
   処理手段に示して待機させ、双方の処理データ幅を一致
   させてデータのやり取りを行うことを特徴とした請求項
   ５記載の情報処理装置。
7. 【請求項７】前記中央演算処理手段のデータアクセス幅
   に等しいビット数のデータを生成するために必要な数の
   フラッシュメモリ群により前記ファイル記憶手段を構成
   し、それぞれのメモリ群にシーケンシャルな順序を規定
   し、複数の記憶容量単位数に及ぶファイルの格納におい
   てはこの規定されたメモリ群の順序に従うこととし、一
   旦格納されたファイルを更新することにより記憶容量単
   位数が増加する場合には該増加に対して、前回格納した
   ときにファイルの最後のデータが格納されていたメモリ
   群の次の順序に規定されているメモリ群から増加記憶容
   量単位分の記憶エリアを確保することを特徴とする請求
   項６記載の情報処理装置。
8. 【請求項８】中央処理装置と、ファイル記憶装置を備え
   る情報処理装置において、 前記ファイル記憶装置の記憶媒体として、複数のフラッ
   シュメモリ素子を用い、該フラッシュメモリのデータの
   最小消去単位をファイル管理の記憶容量単位と等しく
   し、かつ、 前記中央処理装置がファイルアクセスを要求する際の記
   憶容量単位数が複数である場合は前記複数のフラッシュ
   メモリ素子を同時にアクセスし、記憶容量単位数が１で
   ある場合には、前記複数のフラッシュメモリ素子の１個
   をアクセスすることを特徴とした情報処理装置。
9. 【請求項９】フラッシュメモリを記憶媒体とするファイ
   ル記憶装置において、記憶するある１つのファイルの記
   憶容量が複数の記憶容量単位に及ぶ場合には、各記憶容
   量単位ごとに、次に続く記憶容量単位が格納されている
   物理的な位置の情報を記憶する連鎖情報記憶手段を備え
   たことを特徴とするフラッシュメモリファイル記憶装
   置。
10. 【請求項１０】１つのパッケージに複数のメモリチップ
    が組み込まれているメモリ素子において、 前記メモリパッケージが全メモリチップのデータ入出力
    数の総計に相当する数の入出力データ端子を備え、また
    各メモリチップの入出力データとデータの入出力端子を
    切り換え接続制御するデータ制御手段と、該データ制御
    手段に対するメモリ使用者からの指示のための制御信号
    端子を備え、該制御信号端子の指示により前記複数のメ
    モリチップのデータを切り換え接続して前記入出力デー
    タ端子の任意の端子に任意のメモリチップの入出力デー
    タを接続することを可能としたメモリ素子。
11. 【請求項１１】１つのパッケージに複数のメモリチップ
    が組み込まれているメモリ素子において、 前記メモリパッケージが全メモリチップのデータ入出力
    数の総計に相当する数の入出力データ端子を備え、また
    各メモリチップの入出力データとデータの入出力端子を
    切り換え接続制御するデータ制御手段と、該データ制御
    手段に対するメモリ使用者からの指示のための制御コマ
    ンド設定手段を備え、該制御コマンド設定手段の指示に
    より前記複数のメモリチップのデータを切り換え接続し
    て前記入出力データ端子の任意の端子に任意のメモリチ
    ップの入出力データを接続することを可能としたメモリ
    素子。