JPH07192106A - 情報カード - Google Patents
情報カードInfo
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- JPH07192106A JPH07192106A JP5347601A JP34760193A JPH07192106A JP H07192106 A JPH07192106 A JP H07192106A JP 5347601 A JP5347601 A JP 5347601A JP 34760193 A JP34760193 A JP 34760193A JP H07192106 A JPH07192106 A JP H07192106A
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- volatile storage
- storage means
- power supply
- card
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Abstract
(57)【要約】
【目的】本発明は、情報カードにおいて、内部に揮発性
記憶手段を複数配され、外部より電源を供給されないと
きの内部の電源の使用効率を向上させ得るようにする。 【構成】アドレス入力信号Ｓ１を復号する復号手段３が
選択しなかつた揮発性記憶手段２に対しては、情報カー
ド外部の電源ＶCC2 を供給されないとき、その選択され
なかつた揮発性記憶手段２に接続された電源供給制御手
段１２が情報カード内部の電源ＶCC1 を供給せず、複数
の揮発性記憶手段２の記憶保持用電流を全体として減少
させる。
記憶手段を複数配され、外部より電源を供給されないと
きの内部の電源の使用効率を向上させ得るようにする。 【構成】アドレス入力信号Ｓ１を復号する復号手段３が
選択しなかつた揮発性記憶手段２に対しては、情報カー
ド外部の電源ＶCC2 を供給されないとき、その選択され
なかつた揮発性記憶手段２に接続された電源供給制御手
段１２が情報カード内部の電源ＶCC1 を供給せず、複数
の揮発性記憶手段２の記憶保持用電流を全体として減少
させる。
Description
【０００１】
【目次】以下の順序で本発明を説明する。 産業上の利用分野 従来の技術（図５） 発明が解決しようとする課題（図５） 課題を解決するための手段（図１及び図４） 作用（図１） 実施例（図１〜図４） 発明の効果
【０００２】
【産業上の利用分野】本発明は情報カードに関し、特に
情報を記憶するメモリ集積回路を内部に複数配したもの
に適用し得る。
情報を記憶するメモリ集積回路を内部に複数配したもの
に適用し得る。
【０００３】
【従来の技術】従来、この種の情報カード（以下カード
という）には、揮発性メモリ集積回路を電池と共に薄肉
長方形状のカード内に配したものがあり、銀行口座の金
銭授受用キヤツシユカード、特定の人間の識別用社員証
カード、物品購入用クレジツトカード、特定の荷物に取
り付けて行き先等を指定するタグカード等が開発されて
いる。
という）には、揮発性メモリ集積回路を電池と共に薄肉
長方形状のカード内に配したものがあり、銀行口座の金
銭授受用キヤツシユカード、特定の人間の識別用社員証
カード、物品購入用クレジツトカード、特定の荷物に取
り付けて行き先等を指定するタグカード等が開発されて
いる。
【０００４】カード内の揮発性メモリ集積回路に記憶さ
れた各種情報は、例えばカードの挿入部をもつカード処
理装置いわゆるカードリーダにカードを挿入し、カード
の外部接続端子をカードリーダの接触子に接続させるこ
とによつて読み取ることができるようになされている。
れた各種情報は、例えばカードの挿入部をもつカード処
理装置いわゆるカードリーダにカードを挿入し、カード
の外部接続端子をカードリーダの接触子に接続させるこ
とによつて読み取ることができるようになされている。
【０００５】図５に示すように、カードの記憶部１には
揮発性半導体メモリであるランダムアクセスメモリ（Ra
ndom Access Memory）の集積回路（以下ＲＡＭという）
チツプ２が複数配されている。
揮発性半導体メモリであるランダムアクセスメモリ（Ra
ndom Access Memory）の集積回路（以下ＲＡＭという）
チツプ２が複数配されている。
【０００６】カードにおけるアドレス入力Ｓ１の一部は
カード内部の所定のＲＡＭチツプ２を選択するべくデコ
ーダ３に入力される。このデコーダ３はカードがカード
リーダ（図示せず）に挿入される等の使用状態のとき入
力端子Ｅに値「１」のイネーブル（enable）信号Ｓ２が
与えられて有効にされる。
カード内部の所定のＲＡＭチツプ２を選択するべくデコ
ーダ３に入力される。このデコーダ３はカードがカード
リーダ（図示せず）に挿入される等の使用状態のとき入
力端子Ｅに値「１」のイネーブル（enable）信号Ｓ２が
与えられて有効にされる。
【０００７】またデコーダ３は、カードがカードリーダ
より抜かれる等の非使用状態のとき入力端子Ｅに値
「０」のイネーブル信号Ｓ２が与えられてその出力すな
わちチツプイネーブル（chip enable ）信号Ｓ３を値
「０」とする。これにより値「０」のチツプイネーブル
信号Ｓ３を入力端子ＣＥに与えられた全てのＲＡＭチツ
プ２は非選択状態となる。
より抜かれる等の非使用状態のとき入力端子Ｅに値
「０」のイネーブル信号Ｓ２が与えられてその出力すな
わちチツプイネーブル（chip enable ）信号Ｓ３を値
「０」とする。これにより値「０」のチツプイネーブル
信号Ｓ３を入力端子ＣＥに与えられた全てのＲＡＭチツ
プ２は非選択状態となる。
【０００８】電源切換え回路４は、カードが使用状態の
とき記憶部１の外部のカードリーダ等から例えば５
〔Ｖ〕の電源電圧ＶCC2 を供給される。これにより電源
切換え回路４は、内部電池５の例えば２〔Ｖ〕の電圧Ｖ
CC1 との電圧の違いを検知して入力端子ＩＮ2 側に切り
換え、電源電圧ＶCC2 を出力端子ＯＵＴからＲＡＭチツ
プ２の電源入力端子ＶCCに供給する。
とき記憶部１の外部のカードリーダ等から例えば５
〔Ｖ〕の電源電圧ＶCC2 を供給される。これにより電源
切換え回路４は、内部電池５の例えば２〔Ｖ〕の電圧Ｖ
CC1 との電圧の違いを検知して入力端子ＩＮ2 側に切り
換え、電源電圧ＶCC2 を出力端子ＯＵＴからＲＡＭチツ
プ２の電源入力端子ＶCCに供給する。
【０００９】これに対して電源切換え回路４は、カード
が非使用状態のとき記憶部１の外部のカードリーダ等か
ら電源電圧ＶCC2 を供給されなくなる。これにより電源
切換え回路４は、電圧の違いを検知して入力端子ＩＮ1
側に切換え、内部電池５の電圧ＶCC1 をＲＡＭチツプ２
の電源入力端子ＶCCに供給する。
が非使用状態のとき記憶部１の外部のカードリーダ等か
ら電源電圧ＶCC2 を供給されなくなる。これにより電源
切換え回路４は、電圧の違いを検知して入力端子ＩＮ1
側に切換え、内部電池５の電圧ＶCC1 をＲＡＭチツプ２
の電源入力端子ＶCCに供給する。
【００１０】
【発明が解決しようとする課題】ところで上述のように
カードがカードリーダ等から切り離され非使用状態とな
つて電源電圧ＶCC2 が供給されないとき、ＲＡＭチツプ
２は内部電池５の電圧ＶCC1 を供給されて記憶したデー
タを保持している。この内部電池５としては、カードの
厚みを１〔mm〕以下にするため、通常は超薄型の電池い
わゆるペーパー電池が使用されている。ペーパー電池は
超薄型であるため電源としての容量が少なく、実際上、
ＲＡＭチツプ２のデータ保持のみに使用されている。従
つて内部電池の寿命がＩＣカードの寿命を決めることに
なる。
カードがカードリーダ等から切り離され非使用状態とな
つて電源電圧ＶCC2 が供給されないとき、ＲＡＭチツプ
２は内部電池５の電圧ＶCC1 を供給されて記憶したデー
タを保持している。この内部電池５としては、カードの
厚みを１〔mm〕以下にするため、通常は超薄型の電池い
わゆるペーパー電池が使用されている。ペーパー電池は
超薄型であるため電源としての容量が少なく、実際上、
ＲＡＭチツプ２のデータ保持のみに使用されている。従
つて内部電池の寿命がＩＣカードの寿命を決めることに
なる。
【００１１】ところが、従来のカードの記憶部１におい
ては、有効データを書き込んでいるか否かに係わらず全
てのＲＡＭチツプ２が内部電池５によつてバツクアツプ
されて同一電流を消費している。これによりカード内部
に搭載するＲＡＭチツプ２の数が多い程、カードが非使
用状態のときのＲＡＭチツプ２全体の消費電流が多くな
つて内部電池５の寿命が短くなる。
ては、有効データを書き込んでいるか否かに係わらず全
てのＲＡＭチツプ２が内部電池５によつてバツクアツプ
されて同一電流を消費している。これによりカード内部
に搭載するＲＡＭチツプ２の数が多い程、カードが非使
用状態のときのＲＡＭチツプ２全体の消費電流が多くな
つて内部電池５の寿命が短くなる。
【００１２】従つてＲＡＭチツプ２の数が多い程、ＲＡ
Ｍチツプ２の記憶及び保持の時間すなわちカードの寿命
が短くなるという問題があつた。また有効データを書き
込んでいるか否かに係わらずＲＡＭチツプ２が同一電流
を消費しているため、内部電池５の利用効率が悪いとい
う問題もあつた。
Ｍチツプ２の記憶及び保持の時間すなわちカードの寿命
が短くなるという問題があつた。また有効データを書き
込んでいるか否かに係わらずＲＡＭチツプ２が同一電流
を消費しているため、内部電池５の利用効率が悪いとい
う問題もあつた。
【００１３】この問題を解決するため、内部電池５の寿
命が尽きたとき内部電池５を交換することが考えられ
る。ところがＲＡＭチツプ２の数が多い程、内部電池５
の交換頻度が多くなつて煩わしいと共に、一般の使用者
にとつてはカード内の電池交換は実際上容易ではなく解
決策としては未だ不十分であつた。
命が尽きたとき内部電池５を交換することが考えられ
る。ところがＲＡＭチツプ２の数が多い程、内部電池５
の交換頻度が多くなつて煩わしいと共に、一般の使用者
にとつてはカード内の電池交換は実際上容易ではなく解
決策としては未だ不十分であつた。
【００１４】これを解決するため内部電池５を容量の大
きなものとすることが考えられる。ところが容量の大き
な電池は大型であり、カードの厚みが内部電池の大きさ
によつて制限されてカードの薄型化が困難であるという
欠点がある。
きなものとすることが考えられる。ところが容量の大き
な電池は大型であり、カードの厚みが内部電池の大きさ
によつて制限されてカードの薄型化が困難であるという
欠点がある。
【００１５】本発明は以上の点を考慮してなされたもの
で、内部に揮発性記憶手段を複数配され、外部より電源
を供給されないときの内部の電源の使用効率を向上させ
得る情報カードを提案しようとするものである。
で、内部に揮発性記憶手段を複数配され、外部より電源
を供給されないときの内部の電源の使用効率を向上させ
得る情報カードを提案しようとするものである。
【００１６】
【課題を解決するための手段】かかる課題を解決するた
め本発明においては、情報を記憶する揮発性記憶手段２
を複数内蔵する情報カードにおいて、揮発性記憶手段２
に記憶された情報を保持する電源ＶCC1 と、入力された
アドレス入力信号Ｓ１を復号して複数の揮発性記憶手段
２のうち所定の揮発性記憶手段２を選択するチツプ選択
信号Ｓ３を出力する復号手段３と、電源ＶCC1 と揮発性
記憶手段２との間に介挿され、動作を許される動作許可
信号Ｓ２と当該揮発性記憶手段２を選択するチツプ選択
信号Ｓ３とに応じて当該揮発性記憶手段２に対する電源
ＶCC1 の供給を制御する電源供給制御手段１２とを設
け、復号手段３によつて選択されたことがある揮発性記
憶手段２のみに電源ＶCC1 を供給するようにした。
め本発明においては、情報を記憶する揮発性記憶手段２
を複数内蔵する情報カードにおいて、揮発性記憶手段２
に記憶された情報を保持する電源ＶCC1 と、入力された
アドレス入力信号Ｓ１を復号して複数の揮発性記憶手段
２のうち所定の揮発性記憶手段２を選択するチツプ選択
信号Ｓ３を出力する復号手段３と、電源ＶCC1 と揮発性
記憶手段２との間に介挿され、動作を許される動作許可
信号Ｓ２と当該揮発性記憶手段２を選択するチツプ選択
信号Ｓ３とに応じて当該揮発性記憶手段２に対する電源
ＶCC1 の供給を制御する電源供給制御手段１２とを設
け、復号手段３によつて選択されたことがある揮発性記
憶手段２のみに電源ＶCC1 を供給するようにした。
【００１７】また本発明においては、情報を記憶する揮
発性記憶手段２を複数内蔵する情報カードにおいて、揮
発性記憶手段２に記憶された情報を保持する電源ＶCC1
と、入力されたアドレス入力信号Ｓ１を復号して複数の
揮発性記憶手段２のうち所定の揮発性記憶手段２を選択
するチツプ選択信号Ｓ３を出力する復号手段３と、電源
ＶCC1 と揮発性記憶手段２との間に介挿され、動作を許
される動作許可信号Ｓ２と当該揮発性記憶手段２を選択
するチツプ選択信号Ｓ３と当該揮発性記憶手段２に情報
を書き込むときの書込み許可信号Ｓ５とに応じて当該揮
発性記憶手段２に対する電源ＶCC1 の供給を制御する電
源供給制御手段１２及び２２とを設け、復号手段３によ
つて選択されかつ情報を書き込まれたことがある揮発性
記憶手段２のみに電源ＶCC1 を供給するようにした。
発性記憶手段２を複数内蔵する情報カードにおいて、揮
発性記憶手段２に記憶された情報を保持する電源ＶCC1
と、入力されたアドレス入力信号Ｓ１を復号して複数の
揮発性記憶手段２のうち所定の揮発性記憶手段２を選択
するチツプ選択信号Ｓ３を出力する復号手段３と、電源
ＶCC1 と揮発性記憶手段２との間に介挿され、動作を許
される動作許可信号Ｓ２と当該揮発性記憶手段２を選択
するチツプ選択信号Ｓ３と当該揮発性記憶手段２に情報
を書き込むときの書込み許可信号Ｓ５とに応じて当該揮
発性記憶手段２に対する電源ＶCC1 の供給を制御する電
源供給制御手段１２及び２２とを設け、復号手段３によ
つて選択されかつ情報を書き込まれたことがある揮発性
記憶手段２のみに電源ＶCC1 を供給するようにした。
【００１８】
【作用】アドレス入力信号Ｓ１を復号する復号手段３が
選択しなかつた揮発性記憶手段２に対しては、情報カー
ド外部の電源ＶCC2 を供給されないとき、その選択され
なかつた揮発性記憶手段２に接続された電源供給制御手
段１２が情報カード内部の電源ＶCC1 を供給せず、複数
の揮発性記憶手段２の記憶保持用電流を全体として減少
させることによつて、情報カード内部の電源ＶCC1 の使
用効率を向上させ得る。
選択しなかつた揮発性記憶手段２に対しては、情報カー
ド外部の電源ＶCC2 を供給されないとき、その選択され
なかつた揮発性記憶手段２に接続された電源供給制御手
段１２が情報カード内部の電源ＶCC1 を供給せず、複数
の揮発性記憶手段２の記憶保持用電流を全体として減少
させることによつて、情報カード内部の電源ＶCC1 の使
用効率を向上させ得る。
【００１９】
【実施例】以下図面について、本発明の一実施例を詳述
する。
する。
【００２０】図５との対応部分に同一符号を付して示す
図１において、１１は全体として、カードリーダに差し
込まれて使用され外部接続端子を介してカードリーダ側
より電源電圧ＶCC2 を供給されるカードの記憶部を示
し、従来の記憶部１に加えてＲＡＭチツプ２の使用履歴
を記憶、判断する判断回路１２が電源切換え回路４とそ
れぞれのＲＡＭチツプ２との間に介挿されている。
図１において、１１は全体として、カードリーダに差し
込まれて使用され外部接続端子を介してカードリーダ側
より電源電圧ＶCC2 を供給されるカードの記憶部を示
し、従来の記憶部１に加えてＲＡＭチツプ２の使用履歴
を記憶、判断する判断回路１２が電源切換え回路４とそ
れぞれのＲＡＭチツプ２との間に介挿されている。
【００２１】図２に示すように、判断回路１２は例えば
ＣＭＯＳ回路でなり、イネーブル信号Ｓ２は入力端子Ｒ
Ｅを介して反転回路１３に入力されて２入力ノア回路１
４の第１の反転入力端に入力される。またイネーブル信
号Ｓ２が２入力ナンド回路１５の第１の条件入力として
入力される。
ＣＭＯＳ回路でなり、イネーブル信号Ｓ２は入力端子Ｒ
Ｅを介して反転回路１３に入力されて２入力ノア回路１
４の第１の反転入力端に入力される。またイネーブル信
号Ｓ２が２入力ナンド回路１５の第１の条件入力として
入力される。
【００２２】ナンド回路１５は、チツプイネーブル信号
Ｓ３を入力端子Ａを介して第２の条件入力として入力さ
れ、その出力はドレイン及びソースをそれぞれ共通に接
続されたＭＯＳ構成のトランジスタＱ１及びＱ２を介し
てＭＯＳ構成のトランジスタＱ３に与える。
Ｓ３を入力端子Ａを介して第２の条件入力として入力さ
れ、その出力はドレイン及びソースをそれぞれ共通に接
続されたＭＯＳ構成のトランジスタＱ１及びＱ２を介し
てＭＯＳ構成のトランジスタＱ３に与える。
【００２３】トランジスタＱ１及びＱ２とトランジスタ
Ｑ３との共通接続点は２入力ナンド回路１６の第１の入
力端に接続されている。ナンド回路１６の出力は反転回
路１７を介してノア回路１４の第２の反転入力端に入力
されると共に、２入力ナンド回路１８の第１の入力端に
入力される。ナンド回路１８は、第２の反転入力端に入
力端子Ｒを介してリセツト信号Ｓ４を与えられ、その出
力をナンド回路１６の第２の入力端及びトランジスタＱ
２のゲートに与える。
Ｑ３との共通接続点は２入力ナンド回路１６の第１の入
力端に接続されている。ナンド回路１６の出力は反転回
路１７を介してノア回路１４の第２の反転入力端に入力
されると共に、２入力ナンド回路１８の第１の入力端に
入力される。ナンド回路１８は、第２の反転入力端に入
力端子Ｒを介してリセツト信号Ｓ４を与えられ、その出
力をナンド回路１６の第２の入力端及びトランジスタＱ
２のゲートに与える。
【００２４】またナンド回路１８は、その出力を反転回
路１９を介してトランジスタＱ１の反転入力ゲート及び
トランジスタＱ３の非反転入力ゲートに与える。ノア回
路１４の出力は、ＭＯＳ構成のトランジスタＱ４の反転
入力ゲートに与えられる。トランジスタＱ４は、電源切
換え回路４の出力端子ＯＵＴに接続された入力端子Ｖ
CCI と対応するＲＡＭチツプ２の電源入力端子ＶCCに接
続された出力端子ＶCCOとの間に介挿されている。
路１９を介してトランジスタＱ１の反転入力ゲート及び
トランジスタＱ３の非反転入力ゲートに与える。ノア回
路１４の出力は、ＭＯＳ構成のトランジスタＱ４の反転
入力ゲートに与えられる。トランジスタＱ４は、電源切
換え回路４の出力端子ＯＵＴに接続された入力端子Ｖ
CCI と対応するＲＡＭチツプ２の電源入力端子ＶCCに接
続された出力端子ＶCCOとの間に介挿されている。
【００２５】因みにデコーダ３と、判断回路１２と、記
憶部１１の外でデコーダ３及び判断回路１２に与えるイ
ネーブル信号Ｓ２及びリセツト信号Ｓ４を発生する回路
（図示せず）とは、ＲＡＭチツプ２を制御するマイクロ
コンピユータが形成された同一チツプ上に形成されてい
る。
憶部１１の外でデコーダ３及び判断回路１２に与えるイ
ネーブル信号Ｓ２及びリセツト信号Ｓ４を発生する回路
（図示せず）とは、ＲＡＭチツプ２を制御するマイクロ
コンピユータが形成された同一チツプ上に形成されてい
る。
【００２６】以上の構成において、判断回路１２は図３
に示す真理値表に従つて、入力端子ＲＥ、Ａ及びＲに入
力されるイネーブル信号Ｓ２、チツプイネーブル信号Ｓ
３及びリセツト信号Ｓ４の論理レベルの組み合わせに対
応して入力端子ＶCCI 及び出力端子ＶCCO の間をＯＮ、
ＯＦＦする。
に示す真理値表に従つて、入力端子ＲＥ、Ａ及びＲに入
力されるイネーブル信号Ｓ２、チツプイネーブル信号Ｓ
３及びリセツト信号Ｓ４の論理レベルの組み合わせに対
応して入力端子ＶCCI 及び出力端子ＶCCO の間をＯＮ、
ＯＦＦする。
【００２７】すなわち判断回路１２は、カードがカード
リーダから引き抜かれ非使用状態となつて電源電圧Ｖ
CC2 が供給されなくなり、値「０」のイネーブル信号Ｓ
２が与えられたとき、リセツト信号Ｓ４が値「１」にな
るとリセツトされて入力端子ＶCCI 及び出力端子ＶCCO
の間をＯＦＦさせる。これにより全てのＲＡＭチツプ２
は電源入力端子ＶCCが出力端子ＯＵＴから一旦切り離さ
れてカードの内部電池５からも電源電圧ＶCC1 を供給さ
れないようになる。
リーダから引き抜かれ非使用状態となつて電源電圧Ｖ
CC2 が供給されなくなり、値「０」のイネーブル信号Ｓ
２が与えられたとき、リセツト信号Ｓ４が値「１」にな
るとリセツトされて入力端子ＶCCI 及び出力端子ＶCCO
の間をＯＦＦさせる。これにより全てのＲＡＭチツプ２
は電源入力端子ＶCCが出力端子ＯＵＴから一旦切り離さ
れてカードの内部電池５からも電源電圧ＶCC1 を供給さ
れないようになる。
【００２８】また判断回路１２は、カードがカードリー
ダに差し込まれ使用状態となつて電源電圧ＶCC2 が供給
されるようになり、値「１」のイネーブル信号Ｓ２が与
えられると入力端子ＶCCI 及び出力端子ＶCCO の間をＯ
Ｎさせる。これにより全てのＲＡＭチツプ２は電源入力
端子ＶCCが電源切換え回路４の出力端子ＯＵＴに接続さ
れ、電源電圧ＶCC2 を供給される。
ダに差し込まれ使用状態となつて電源電圧ＶCC2 が供給
されるようになり、値「１」のイネーブル信号Ｓ２が与
えられると入力端子ＶCCI 及び出力端子ＶCCO の間をＯ
Ｎさせる。これにより全てのＲＡＭチツプ２は電源入力
端子ＶCCが電源切換え回路４の出力端子ＯＵＴに接続さ
れ、電源電圧ＶCC2 を供給される。
【００２９】さらにひとたびデコーダ３の出力すなわち
チツプイネーブル信号Ｓ３が値「１」となり、あるＲＡ
Ｍチツプ２が選択された場合には、そのＲＡＭチツプ２
に接続された判断回路１２はそのＲＡＭチツプ２が選択
されたことを記憶する。これによりカードが非使用状態
となつて電源電圧ＶCC2 が供給されなくなり、値「０」
のイネーブル信号Ｓ２が与えられても、そのＲＡＭチツ
プ２は電源入力端子ＶCCが出力端子ＯＵＴに接続された
ままに維持され、内部電池５より電源電圧ＶCC1 を供給
される。
チツプイネーブル信号Ｓ３が値「１」となり、あるＲＡ
Ｍチツプ２が選択された場合には、そのＲＡＭチツプ２
に接続された判断回路１２はそのＲＡＭチツプ２が選択
されたことを記憶する。これによりカードが非使用状態
となつて電源電圧ＶCC2 が供給されなくなり、値「０」
のイネーブル信号Ｓ２が与えられても、そのＲＡＭチツ
プ２は電源入力端子ＶCCが出力端子ＯＵＴに接続された
ままに維持され、内部電池５より電源電圧ＶCC1 を供給
される。
【００３０】これに対してチツプイネーブル信号Ｓ３が
値「０」の状態が継続してＲＡＭチツプ２が選択され
ず、カードが非使用状態となつて電源電圧ＶCC2 が供給
されなくなり、値「０」のイネーブル信号Ｓ２が与えら
れる場合には、そのＲＡＭチツプ２は電源入力端子ＶCC
が出力端子ＯＵＴから切り離されて内部電池５より電源
電圧ＶCC1 を供給されることはない。
値「０」の状態が継続してＲＡＭチツプ２が選択され
ず、カードが非使用状態となつて電源電圧ＶCC2 が供給
されなくなり、値「０」のイネーブル信号Ｓ２が与えら
れる場合には、そのＲＡＭチツプ２は電源入力端子ＶCC
が出力端子ＯＵＴから切り離されて内部電池５より電源
電圧ＶCC1 を供給されることはない。
【００３１】以上の構成によれば、アドレス入力Ｓ１を
復号するデコーダ３が選択しなかつたＲＡＭチツプ２に
対しては、カードがカードリーダから切り離されて電源
電圧ＶCC2 を供給されないとき、そのＲＡＭチツプ２に
接続された判断回路１２が内部電池５を接続しないこと
によつて、カード内部に複数配されたＲＡＭチツプ２の
カードの記憶保持用電流を全体として減少させることが
できる。
復号するデコーダ３が選択しなかつたＲＡＭチツプ２に
対しては、カードがカードリーダから切り離されて電源
電圧ＶCC2 を供給されないとき、そのＲＡＭチツプ２に
接続された判断回路１２が内部電池５を接続しないこと
によつて、カード内部に複数配されたＲＡＭチツプ２の
カードの記憶保持用電流を全体として減少させることが
できる。
【００３２】また複数のＲＡＭチツプ２が選択されたか
否かに応じて、カードが非使用状態のときＲＡＭチツプ
２が記憶したデータを保持するための消費電流を調整で
きることにより、内部電池５の消費電流が減少して、記
憶、保持時間を従来に比して一段と長時間化したりある
いは内部電池５を効率的に使用することができる。
否かに応じて、カードが非使用状態のときＲＡＭチツプ
２が記憶したデータを保持するための消費電流を調整で
きることにより、内部電池５の消費電流が減少して、記
憶、保持時間を従来に比して一段と長時間化したりある
いは内部電池５を効率的に使用することができる。
【００３３】なお上述の実施例においては、有効データ
が書込まれているか否かあるいは有効データを読み出す
意図がなくても選択したＲＡＭチツプ２に内部電池５よ
り電源電圧ＶCC1 を供給する場合について述べたが、本
発明はこれに限らず、有効データが書込まれているＲＡ
Ｍチツプ２だけに内部電池５より電源電圧ＶCC1 を供給
する場合にも適用できる。この場合には内部電池５の記
憶保持用電流を上述の実施例に比して一段と減少させる
ことができる。
が書込まれているか否かあるいは有効データを読み出す
意図がなくても選択したＲＡＭチツプ２に内部電池５よ
り電源電圧ＶCC1 を供給する場合について述べたが、本
発明はこれに限らず、有効データが書込まれているＲＡ
Ｍチツプ２だけに内部電池５より電源電圧ＶCC1 を供給
する場合にも適用できる。この場合には内部電池５の記
憶保持用電流を上述の実施例に比して一段と減少させる
ことができる。
【００３４】図４に示すように、カードの記憶部２１
は、記憶部１１に加えて２入力アンド回路２２を配され
ている。アンド回路２２はイネーブル信号Ｓ２とＲＡＭ
チツプ２のライトイネーブル（write enable）信号Ｓ５
との論理積をとつた信号Ｓ６を判断回路１２の入力端子
ＲＥに出力する。
は、記憶部１１に加えて２入力アンド回路２２を配され
ている。アンド回路２２はイネーブル信号Ｓ２とＲＡＭ
チツプ２のライトイネーブル（write enable）信号Ｓ５
との論理積をとつた信号Ｓ６を判断回路１２の入力端子
ＲＥに出力する。
【００３５】これにより有効データが書込まれているＲ
ＡＭチツプ２のみが判定され、そのＲＡＭチツプ２には
カード非使用状態のときでも電源入力端子ＶCCが内部電
池５に接続される。これに対して有効データが書込まれ
ていないＲＡＭチツプ２はカード非使用状態のとき電源
入力端子ＶCCが内部電池５に接続されず、無駄な待機電
流を消費することを防止できる。
ＡＭチツプ２のみが判定され、そのＲＡＭチツプ２には
カード非使用状態のときでも電源入力端子ＶCCが内部電
池５に接続される。これに対して有効データが書込まれ
ていないＲＡＭチツプ２はカード非使用状態のとき電源
入力端子ＶCCが内部電池５に接続されず、無駄な待機電
流を消費することを防止できる。
【００３６】因みにデコーダ３と、判断回路１２と、ア
ンド回路２２と、記憶部１１の外でデコーダ３、判断回
路１２、アンド回路２２及びＲＡＭチツプ２に与えるイ
ネーブル信号Ｓ２、リセツト信号Ｓ４及びライトイネー
ブル信号Ｓ５を発生する回路（図示せず）とは、ＲＡＭ
チツプ２を制御するマイクロコンピユータが形成された
同一チツプ上に形成されている。
ンド回路２２と、記憶部１１の外でデコーダ３、判断回
路１２、アンド回路２２及びＲＡＭチツプ２に与えるイ
ネーブル信号Ｓ２、リセツト信号Ｓ４及びライトイネー
ブル信号Ｓ５を発生する回路（図示せず）とは、ＲＡＭ
チツプ２を制御するマイクロコンピユータが形成された
同一チツプ上に形成されている。
【００３７】また上述の実施例においては、カードが外
部接続端子を介してカードリーダ側より電源電圧ＶCC2
を供給される場合について述べたが、本発明はこれに限
らず、カードが外部接続端子をもたずカードの外部より
任意の方法で電源電圧ＶCC2を供給される場合にも適用
できる。
部接続端子を介してカードリーダ側より電源電圧ＶCC2
を供給される場合について述べたが、本発明はこれに限
らず、カードが外部接続端子をもたずカードの外部より
任意の方法で電源電圧ＶCC2を供給される場合にも適用
できる。
【００３８】
【発明の効果】上述のように本発明によれば、アドレス
入力信号を復号する復号手段が選択しなかつた揮発性記
憶手段に対しては、情報カード外部の電源を供給されな
いとき、その選択されなかつた揮発性記憶手段に接続さ
れた電源供給制御手段が情報カード内部の電源を供給せ
ず、複数の揮発性記憶手段の記憶保持用電流を全体とし
て減少させることによつて、情報カード内部の電源の使
用効率を向上させ得る情報カードを実現できる。
入力信号を復号する復号手段が選択しなかつた揮発性記
憶手段に対しては、情報カード外部の電源を供給されな
いとき、その選択されなかつた揮発性記憶手段に接続さ
れた電源供給制御手段が情報カード内部の電源を供給せ
ず、複数の揮発性記憶手段の記憶保持用電流を全体とし
て減少させることによつて、情報カード内部の電源の使
用効率を向上させ得る情報カードを実現できる。
【図１】本発明による情報カードの一実施例によるカー
ドの記憶部を示す接続図である。
ドの記憶部を示す接続図である。
【図２】判断回路の構成を示す接続図である。
【図３】その動作による入力端子ＶCCI 及び出力端子Ｖ
CCO 間の接続状態を示す真理値表である。
CCO 間の接続状態を示す真理値表である。
【図４】他の実施例によるカードの記憶部を示す接続図
である。
である。
【図５】従来のカードの記憶部の説明に供する接続図で
ある。
ある。
１、１１、２１……記憶部、２……ＲＡＭチツプ、３…
…デコーダ、４……電源切換え回路、５……内部電池、
１２……判断回路、１３、１７、１９……反転回路、１
４……ノア回路、１５、１６、１８……ナンド回路、２
２……アンド回路。
…デコーダ、４……電源切換え回路、５……内部電池、
１２……判断回路、１３、１７、１９……反転回路、１
４……ノア回路、１５、１６、１８……ナンド回路、２
２……アンド回路。
Claims (4)
- 【請求項１】情報を記憶する揮発性記憶手段を複数内蔵
する情報カードにおいて、 上記揮発性記憶手段に記憶された上記情報を保持する電
源と、 入力されたアドレス入力信号を復号して複数の上記揮発
性記憶手段のうち所定の上記揮発性記憶手段を選択する
チツプ選択信号を出力する復号手段と、 上記電源と上記揮発性記憶手段との間に介挿され、動作
を許される動作許可信号と当該揮発性記憶手段を選択す
る上記チツプ選択信号とに応じて当該揮発性記憶手段に
対する上記電源の供給を制御する電源供給制御手段とを
具え、上記復号手段によつて選択されたことがある上記
揮発性記憶手段のみに上記電源を供給するようにしたこ
とを特徴とする情報カード。 - 【請求項２】情報を記憶する揮発性記憶手段を複数内蔵
する情報カードにおいて、 上記揮発性記憶手段に記憶された上記情報を保持する電
源と、 入力されたアドレス入力信号を復号して複数の上記揮発
性記憶手段のうち所定の上記揮発性記憶手段を選択する
チツプ選択信号を出力する復号手段と、 上記電源と上記揮発性記憶手段との間に介挿され、動作
を許される動作許可信号と当該揮発性記憶手段を選択す
る上記チツプ選択信号と当該揮発性記憶手段に上記情報
を書き込むときの書込み許可信号とに応じて当該揮発性
記憶手段に対する上記電源の供給を制御する電源供給制
御手段とを具え、上記復号手段によつて選択されかつ上
記情報を書き込まれたことがある上記揮発性記憶手段の
みに上記電源を供給するようにしたことを特徴とする情
報カード。 - 【請求項３】上記揮発性記憶手段に対する上記電源供給
制御手段の電源の供給を停止させるリセツト信号及び又
は上記アドレス入力信号及び又は上記動作許可信号及び
又は上記書込み許可信号を発生する信号発生手段を有す
ることを特徴とする請求項１又は請求項２に記載の情報
カード。 - 【請求項４】上記揮発性記憶手段を制御する記憶制御手
段の一部又は全部が形成された半導体チツプを有し、 上記半導体チツプに上記復号手段及び又は上記電源供給
制御手段及び又は上記信号発生手段が形成されているこ
とを特徴とする請求項１又は請求項２又は請求項３に記
載の情報カード。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5347601A JPH07192106A (ja) | 1993-12-25 | 1993-12-25 | 情報カード |
| US08/358,003 US5452256A (en) | 1993-12-25 | 1994-12-13 | Integrated circuit card having improved power efficiency |
| KR1019940035707A KR950020310A (ko) | 1993-12-25 | 1994-12-21 | 종합회로카드 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5347601A JPH07192106A (ja) | 1993-12-25 | 1993-12-25 | 情報カード |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07192106A true JPH07192106A (ja) | 1995-07-28 |
Family
ID=18391325
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5347601A Pending JPH07192106A (ja) | 1993-12-25 | 1993-12-25 | 情報カード |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07192106A (ja) |
-
1993
- 1993-12-25 JP JP5347601A patent/JPH07192106A/ja active Pending
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