JPH07192107A - 情報カード - Google Patents
情報カードInfo
- Publication number
- JPH07192107A JPH07192107A JP5347602A JP34760293A JPH07192107A JP H07192107 A JPH07192107 A JP H07192107A JP 5347602 A JP5347602 A JP 5347602A JP 34760293 A JP34760293 A JP 34760293A JP H07192107 A JPH07192107 A JP H07192107A
- Authority
- JP
- Japan
- Prior art keywords
- card
- volatile storage
- power supply
- information
- storage means
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Power Sources (AREA)
Abstract
(57)【要約】
【目的】本発明は、情報カードにおいて、内部に揮発性
記憶手段を複数配され、外部より電源を供給されないと
きの内部の電源の使用効率を向上させ得るようにする。 【構成】記憶領域情報Ｓ４に基づいて判定手段１２が所
定の情報を記憶していないと判定した揮発性記憶手段２
に対しては、情報カード外部の電源ＶCC2 を供給されな
いとき、その揮発性記憶手段２に接続された電源供給制
御手段１３が情報カード内部の電源ＶCC1 を接続せず、
複数配された揮発性記憶手段２の記憶保持用電流を全体
として減少させる。
記憶手段を複数配され、外部より電源を供給されないと
きの内部の電源の使用効率を向上させ得るようにする。 【構成】記憶領域情報Ｓ４に基づいて判定手段１２が所
定の情報を記憶していないと判定した揮発性記憶手段２
に対しては、情報カード外部の電源ＶCC2 を供給されな
いとき、その揮発性記憶手段２に接続された電源供給制
御手段１３が情報カード内部の電源ＶCC1 を接続せず、
複数配された揮発性記憶手段２の記憶保持用電流を全体
として減少させる。
Description
【０００１】
【目次】以下の順序で本発明を説明する。 産業上の利用分野 従来の技術（図５） 発明が解決しようとする課題（図５） 課題を解決するための手段（図１） 作用（図１） 実施例（図１〜図４） 発明の効果
【０００２】
【産業上の利用分野】本発明は情報カードに関し、特に
情報を記憶するメモリ集積回路を内部に複数配したもの
に適用し得る。
情報を記憶するメモリ集積回路を内部に複数配したもの
に適用し得る。
【０００３】
【従来の技術】従来、この種の情報カード（以下カード
という）には、揮発性半導体メモリ集積回路を電池と共
に薄肉長方形状のカード内に配したものがあり、銀行口
座の金銭授受用キヤツシユカード、特定の人間の識別用
社員証カード、物品購入用クレジツトカード、特定の荷
物に取り付けて行き先等を指定するタグカード等が開発
されている。
という）には、揮発性半導体メモリ集積回路を電池と共
に薄肉長方形状のカード内に配したものがあり、銀行口
座の金銭授受用キヤツシユカード、特定の人間の識別用
社員証カード、物品購入用クレジツトカード、特定の荷
物に取り付けて行き先等を指定するタグカード等が開発
されている。
【０００４】カード内の揮発性半導体メモリ集積回路に
記憶された各種情報は、例えばカードの挿入部をもつカ
ード処理装置いわゆるカードリーダにカードを挿入し、
カードの外部接続端子をカードリーダの接触子に接続さ
せることによつて読み取ることができるようになされて
いる。
記憶された各種情報は、例えばカードの挿入部をもつカ
ード処理装置いわゆるカードリーダにカードを挿入し、
カードの外部接続端子をカードリーダの接触子に接続さ
せることによつて読み取ることができるようになされて
いる。
【０００５】図５に示すように、カードの記憶部１には
揮発性半導体メモリであるランダムアクセスメモリ（Ra
ndom Access Memory）の集積回路（以下ＲＡＭという）
チツプ２が複数配されている。
揮発性半導体メモリであるランダムアクセスメモリ（Ra
ndom Access Memory）の集積回路（以下ＲＡＭという）
チツプ２が複数配されている。
【０００６】カードにおけるアドレス入力Ｓ１の一部は
カード内部の所定のＲＡＭチツプ２を選択するべくデコ
ーダ３に入力される。このデコーダ３はカードがカード
リーダ（図示せず）に挿入される等の使用状態のとき入
力端子Ｅに値「１」のイネーブル（enable）信号Ｓ２が
与えられて有効にされる。
カード内部の所定のＲＡＭチツプ２を選択するべくデコ
ーダ３に入力される。このデコーダ３はカードがカード
リーダ（図示せず）に挿入される等の使用状態のとき入
力端子Ｅに値「１」のイネーブル（enable）信号Ｓ２が
与えられて有効にされる。
【０００７】またデコーダ３は、カードがカードリーダ
より抜かれる等の非使用状態のとき入力端子Ｅに値
「０」のイネーブル信号Ｓ２が与えられてその出力すな
わちチツプイネーブル（chip enable ）信号Ｓ３を値
「０」とする。これにより値「０」のチツプイネーブル
信号Ｓ３を入力端子ＣＥに与えられた全てのＲＡＭチツ
プ２は非選択状態となる。
より抜かれる等の非使用状態のとき入力端子Ｅに値
「０」のイネーブル信号Ｓ２が与えられてその出力すな
わちチツプイネーブル（chip enable ）信号Ｓ３を値
「０」とする。これにより値「０」のチツプイネーブル
信号Ｓ３を入力端子ＣＥに与えられた全てのＲＡＭチツ
プ２は非選択状態となる。
【０００８】電源切換え回路４は、カードが使用状態の
とき記憶部１の外部のカードリーダ等から例えば５
〔Ｖ〕の電源電圧ＶCC2 を供給される。これにより電源
切換え回路４は、内部電池５の例えば２〔Ｖ〕の電圧Ｖ
CC1 との電圧の違いを検知して入力端子ＩＮ2 側に切り
換え、電源電圧ＶCC2 を出力端子ＯＵＴからＲＡＭチツ
プ２の電源入力端子ＶCCに供給する。
とき記憶部１の外部のカードリーダ等から例えば５
〔Ｖ〕の電源電圧ＶCC2 を供給される。これにより電源
切換え回路４は、内部電池５の例えば２〔Ｖ〕の電圧Ｖ
CC1 との電圧の違いを検知して入力端子ＩＮ2 側に切り
換え、電源電圧ＶCC2 を出力端子ＯＵＴからＲＡＭチツ
プ２の電源入力端子ＶCCに供給する。
【０００９】これに対して電源切換え回路４は、カード
が非使用状態のとき記憶部１の外部のカードリーダ等か
ら電源電圧ＶCC2 を供給されなくなる。これにより電源
切換え回路４は、電圧の違いを検知して入力端子ＩＮ1
側に切換え、内部電池５の電圧ＶCC1 をＲＡＭチツプ２
の電源入力端子ＶCCに供給する。
が非使用状態のとき記憶部１の外部のカードリーダ等か
ら電源電圧ＶCC2 を供給されなくなる。これにより電源
切換え回路４は、電圧の違いを検知して入力端子ＩＮ1
側に切換え、内部電池５の電圧ＶCC1 をＲＡＭチツプ２
の電源入力端子ＶCCに供給する。
【００１０】
【発明が解決しようとする課題】ところで上述のように
カードがカードリーダ等から切り離され非使用状態とな
つて電源電圧ＶCC2 が供給されないときＲＡＭチツプ２
は内部電池５の電圧ＶCC1 を供給されて記憶したデータ
を保持している。この電池５としては、カードの厚みを
１〔mm〕以下にするため、通常は超薄型の電池いわゆる
ペーパー電池が使用されている。ペーパー電池は超薄型
であるため電源としての容量が少なく、実際上、ＲＡＭ
チツプ２のデータ保持のみに使用されている。従つて電
池の寿命がカードの寿命を決めることになる。
カードがカードリーダ等から切り離され非使用状態とな
つて電源電圧ＶCC2 が供給されないときＲＡＭチツプ２
は内部電池５の電圧ＶCC1 を供給されて記憶したデータ
を保持している。この電池５としては、カードの厚みを
１〔mm〕以下にするため、通常は超薄型の電池いわゆる
ペーパー電池が使用されている。ペーパー電池は超薄型
であるため電源としての容量が少なく、実際上、ＲＡＭ
チツプ２のデータ保持のみに使用されている。従つて電
池の寿命がカードの寿命を決めることになる。
【００１１】ところが、従来のカードの記憶部１におい
ては、有効データを書き込んでいるか否かに係わらず全
てのＲＡＭチツプ２が電池５によつてバツクアツプされ
て同一電流を消費している。これによりカード内部に搭
載するＲＡＭチツプ２の数が多い程、カードが非使用状
態のときのＲＡＭチツプ２全体の消費電流が多くなつて
電池の寿命が短くなる。
ては、有効データを書き込んでいるか否かに係わらず全
てのＲＡＭチツプ２が電池５によつてバツクアツプされ
て同一電流を消費している。これによりカード内部に搭
載するＲＡＭチツプ２の数が多い程、カードが非使用状
態のときのＲＡＭチツプ２全体の消費電流が多くなつて
電池の寿命が短くなる。
【００１２】従つてＲＡＭチツプ２の数が多い程、ＲＡ
Ｍチツプ２の記憶及び保持の時間すなわちカードの寿命
が短くなるという問題があつた。また有効データを書き
込んでいるか否かに係わらずＲＡＭチツプ２が同一電流
を消費しているため、電池５の利用効率が悪いという問
題もあつた。
Ｍチツプ２の記憶及び保持の時間すなわちカードの寿命
が短くなるという問題があつた。また有効データを書き
込んでいるか否かに係わらずＲＡＭチツプ２が同一電流
を消費しているため、電池５の利用効率が悪いという問
題もあつた。
【００１３】この問題を解決するため、電池５の寿命が
尽きたとき電池５を交換することが考えられる。ところ
がＲＡＭチツプ２の数が多い程、電池５の交換頻度が多
くなつて煩わしいと共に、一般の使用者にとつてはカー
ド内の電池交換は実際上容易ではなく解決策としては未
だ不十分であつた。
尽きたとき電池５を交換することが考えられる。ところ
がＲＡＭチツプ２の数が多い程、電池５の交換頻度が多
くなつて煩わしいと共に、一般の使用者にとつてはカー
ド内の電池交換は実際上容易ではなく解決策としては未
だ不十分であつた。
【００１４】これを解決するため電池を容量の大きなも
のとすることが考えられる。ところが容量の大きな電池
は大型であり、カードの厚みが電池の大きさによつて制
限されてカードの薄型化が困難であるという欠点があ
る。
のとすることが考えられる。ところが容量の大きな電池
は大型であり、カードの厚みが電池の大きさによつて制
限されてカードの薄型化が困難であるという欠点があ
る。
【００１５】本発明は以上の点を考慮してなされたもの
で、内部に揮発性記憶手段を複数配され、外部より電源
を供給されないときの内部の電源の使用効率を向上させ
得る情報カードを提案しようとするものである。
で、内部に揮発性記憶手段を複数配され、外部より電源
を供給されないときの内部の電源の使用効率を向上させ
得る情報カードを提案しようとするものである。
【００１６】
【課題を解決するための手段】かかる課題を解決するた
め本発明においては、情報を記憶する揮発性記憶手段２
を複数内蔵する情報カードにおいて、揮発性記憶手段２
に記憶された情報を保持する電源ＶCC1 と、所定の情報
が揮発性記憶手段２のどの記憶領域まで記憶されている
か及び又は複数の揮発性記憶手段２のうちどの揮発性記
憶手段２まで記憶されているかを示す記憶領域情報Ｓ４
に基づいて、所定の情報が記憶された揮発性記憶手段２
を判定して判定信号Ｓ５を出力する判定手段１２と、電
源ＶCC1と揮発性記憶手段２との間に介挿され、動作を
許される動作許可信号Ｓ２と当該揮発性記憶手段２を判
定した判定信号Ｓ５とに応じて当該揮発性記憶手段２に
対する電源ＶCC1 の供給を制御する電源供給制御手段１
３とを設け、所定の情報が記憶された揮発性記憶手段２
のみに電源ＶCC1 を供給するようにした。
め本発明においては、情報を記憶する揮発性記憶手段２
を複数内蔵する情報カードにおいて、揮発性記憶手段２
に記憶された情報を保持する電源ＶCC1 と、所定の情報
が揮発性記憶手段２のどの記憶領域まで記憶されている
か及び又は複数の揮発性記憶手段２のうちどの揮発性記
憶手段２まで記憶されているかを示す記憶領域情報Ｓ４
に基づいて、所定の情報が記憶された揮発性記憶手段２
を判定して判定信号Ｓ５を出力する判定手段１２と、電
源ＶCC1と揮発性記憶手段２との間に介挿され、動作を
許される動作許可信号Ｓ２と当該揮発性記憶手段２を判
定した判定信号Ｓ５とに応じて当該揮発性記憶手段２に
対する電源ＶCC1 の供給を制御する電源供給制御手段１
３とを設け、所定の情報が記憶された揮発性記憶手段２
のみに電源ＶCC1 を供給するようにした。
【００１７】
【作用】記憶領域情報Ｓ４に基づいて判定手段１２が所
定の情報を記憶していないと判定した揮発性記憶手段２
に対しては、情報カード外部の電源ＶCC2 を供給されな
いとき、その揮発性記憶手段２に接続された電源供給制
御手段１３が情報カード内部の電源ＶCC1 を接続せず、
複数配された揮発性記憶手段２の記憶保持用電流を全体
として減少させることによつて、内部の電源ＶCC1 の使
用効率を向上させ得る。
定の情報を記憶していないと判定した揮発性記憶手段２
に対しては、情報カード外部の電源ＶCC2 を供給されな
いとき、その揮発性記憶手段２に接続された電源供給制
御手段１３が情報カード内部の電源ＶCC1 を接続せず、
複数配された揮発性記憶手段２の記憶保持用電流を全体
として減少させることによつて、内部の電源ＶCC1 の使
用効率を向上させ得る。
【００１８】
【実施例】以下図面について、本発明の一実施例を詳述
する。
する。
【００１９】図５との対応部分に同一符号を付して示す
図１において、１１は全体として、カードリーダに差し
込まれて使用され外部接続端子を介してカードリーダ側
より電源電圧ＶCC2 を供給されるカードの記憶部を示
し、従来の記憶部１に加えてセレクタ１２が配されてい
ると共に、電源供給回路１３が電源切換え回路４とそれ
ぞれのＲＡＭチツプ２との間に介挿されている。
図１において、１１は全体として、カードリーダに差し
込まれて使用され外部接続端子を介してカードリーダ側
より電源電圧ＶCC2 を供給されるカードの記憶部を示
し、従来の記憶部１に加えてセレクタ１２が配されてい
ると共に、電源供給回路１３が電源切換え回路４とそれ
ぞれのＲＡＭチツプ２との間に介挿されている。
【００２０】セレクタ１２は、ＲＡＭチツプ２内に記憶
されて有効データがＲＡＭチツプ２内のどの記憶領域
（アドレス）まで存在するか又はどのＲＡＭチツプ２ま
で存在するかを示すポインタＳ４の値をＩ／Ｏデータバ
スを通じて入力される。またセレクタ１２は、有効デー
タを記憶しているＲＡＭチツプ２に接続された電源供給
回路１３に対してはポインタＳ４の値に基づいて値
「１」の供給制御信号Ｓ５を出力端子ＶＡＬＩＤより出
力して電源ＶCC2 又はＶCC1 を供給させる。これに対し
てセレクタ１２は、有効データを記憶していないＲＡＭ
チツプ２に接続された電源供給回路１３に対しては値
「０」の供給制御信号Ｓ５を出力する。
されて有効データがＲＡＭチツプ２内のどの記憶領域
（アドレス）まで存在するか又はどのＲＡＭチツプ２ま
で存在するかを示すポインタＳ４の値をＩ／Ｏデータバ
スを通じて入力される。またセレクタ１２は、有効デー
タを記憶しているＲＡＭチツプ２に接続された電源供給
回路１３に対してはポインタＳ４の値に基づいて値
「１」の供給制御信号Ｓ５を出力端子ＶＡＬＩＤより出
力して電源ＶCC2 又はＶCC1 を供給させる。これに対し
てセレクタ１２は、有効データを記憶していないＲＡＭ
チツプ２に接続された電源供給回路１３に対しては値
「０」の供給制御信号Ｓ５を出力する。
【００２１】電源供給回路１３は、図２に示す真理値表
に従つて、入力端子Ｖ及びＥに入力される供給制御信号
Ｓ５及びイネーブル信号Ｓ２の論理レベルの組み合わせ
に対応して入力端子ＶCCI 及び出力端子ＶCCO の間をＯ
Ｎ、ＯＦＦする。
に従つて、入力端子Ｖ及びＥに入力される供給制御信号
Ｓ５及びイネーブル信号Ｓ２の論理レベルの組み合わせ
に対応して入力端子ＶCCI 及び出力端子ＶCCO の間をＯ
Ｎ、ＯＦＦする。
【００２２】デコーダ３と、セレクタ１２と、電源供給
回路１３と、記憶部１１の外でデコーダ３及び電源供給
回路１３に与えるイネーブル信号Ｓ２を発生する回路
（図示せず）とは、ＲＡＭチツプ２を制御するマイクロ
コンピユータが形成された同一チツプ上に形成されてい
る。
回路１３と、記憶部１１の外でデコーダ３及び電源供給
回路１３に与えるイネーブル信号Ｓ２を発生する回路
（図示せず）とは、ＲＡＭチツプ２を制御するマイクロ
コンピユータが形成された同一チツプ上に形成されてい
る。
【００２３】以上の構成において、ポインタＳ４の値
は、カードに対してデータが書き込まれる、又は消去さ
れる毎に更新されると共に、カードがカードリーダから
引き抜かれ非使用状態となる前にＲＡＭチツプ２より読
み出されてセレクタ１２に入力される。電源供給回路１
３は、ＲＡＭチツプ２上に有効データが無い場合にはセ
レクタ１２より値「０」の供給制御信号Ｓ５を入力され
る。これにより有効データが無いＲＡＭチツプ２はカー
ドが非使用状態となつたとき内部電池５の電圧ＶCC1 の
供給が断たれることになる。
は、カードに対してデータが書き込まれる、又は消去さ
れる毎に更新されると共に、カードがカードリーダから
引き抜かれ非使用状態となる前にＲＡＭチツプ２より読
み出されてセレクタ１２に入力される。電源供給回路１
３は、ＲＡＭチツプ２上に有効データが無い場合にはセ
レクタ１２より値「０」の供給制御信号Ｓ５を入力され
る。これにより有効データが無いＲＡＭチツプ２はカー
ドが非使用状態となつたとき内部電池５の電圧ＶCC1 の
供給が断たれることになる。
【００２４】以上の構成によれば、ポインタＳ４に基づ
いてセレクタ１２が有効データを記憶していないと判定
したＲＡＭチツプ２に対しては、カードがカードリーダ
から切り離されて電源電圧ＶCC2 を供給されないとき、
そのＲＡＭチツプ２に接続された電源供給回路１３が内
部電池５を接続しないことによつて、カード内部に複数
配されたＲＡＭチツプ２の記憶保持用電流を全体として
減少させることができる。
いてセレクタ１２が有効データを記憶していないと判定
したＲＡＭチツプ２に対しては、カードがカードリーダ
から切り離されて電源電圧ＶCC2 を供給されないとき、
そのＲＡＭチツプ２に接続された電源供給回路１３が内
部電池５を接続しないことによつて、カード内部に複数
配されたＲＡＭチツプ２の記憶保持用電流を全体として
減少させることができる。
【００２５】またカードに搭載されたＲＡＭチツプ２が
有効データを記憶しているか否かに応じて、カード非使
用状態のときＲＡＭチツプ２が記憶したデータを保持す
るための消費電流を調整できることにより、内部電池５
の消費電流が減少して、記憶、保持時間を従来に比して
一段と長時間化したりあるいは電池５を効率的に使用す
ることができる。
有効データを記憶しているか否かに応じて、カード非使
用状態のときＲＡＭチツプ２が記憶したデータを保持す
るための消費電流を調整できることにより、内部電池５
の消費電流が減少して、記憶、保持時間を従来に比して
一段と長時間化したりあるいは電池５を効率的に使用す
ることができる。
【００２６】なお上述の実施例においては、ＲＡＭチツ
プ２内に置かれたポインタＳ４の値が、カードに対して
データが書き込まれる、又は消去される毎に更新される
と共に、カードを非使用状態とする前にＲＡＭチツプ２
より読み出されてセレクタ１２に入力される場合につい
て述べたが、本発明はこれに限らず、ポインタＳ４の値
を記憶する専用のレジスタをセレクタ１２に接続し、こ
のレジスタよりポインタＳ４の値を読み出すようにして
も良い。この場合にも上述と同様の効果を得ることがで
きる。
プ２内に置かれたポインタＳ４の値が、カードに対して
データが書き込まれる、又は消去される毎に更新される
と共に、カードを非使用状態とする前にＲＡＭチツプ２
より読み出されてセレクタ１２に入力される場合につい
て述べたが、本発明はこれに限らず、ポインタＳ４の値
を記憶する専用のレジスタをセレクタ１２に接続し、こ
のレジスタよりポインタＳ４の値を読み出すようにして
も良い。この場合にも上述と同様の効果を得ることがで
きる。
【００２７】図３に示すように、カードの記憶部２１
は、記憶部１１に加えてＩ／Ｏデータバスとセレクタ１
２との間にレジスタ２２が介挿されている。レジスタ２
２にはポインタＳ４の値がＩ／Ｏデータバス又はカード
リーダ等の外部のカードを処理するシステムのデータバ
スを通じて入力され、その値はＲＡＭチツプ２に対する
データの書込みあるいは消去毎に更新される。
は、記憶部１１に加えてＩ／Ｏデータバスとセレクタ１
２との間にレジスタ２２が介挿されている。レジスタ２
２にはポインタＳ４の値がＩ／Ｏデータバス又はカード
リーダ等の外部のカードを処理するシステムのデータバ
スを通じて入力され、その値はＲＡＭチツプ２に対する
データの書込みあるいは消去毎に更新される。
【００２８】またその値はカードを処理するシステムに
応じてアドレス信号又はデータ信号によりレジスタ２２
に書き込まれる。またレジスタ２２はカードが非使用状
態となつて値「０」のイネーブル信号Ｓ２を入力端子Ｅ
に入力されるとその時の値を保持するようになされてい
る。
応じてアドレス信号又はデータ信号によりレジスタ２２
に書き込まれる。またレジスタ２２はカードが非使用状
態となつて値「０」のイネーブル信号Ｓ２を入力端子Ｅ
に入力されるとその時の値を保持するようになされてい
る。
【００２９】電源供給回路２３は電源供給回路１３とは
機能が少し異なり、図４に示す真理値表に従つて動作す
る。これによりカードが非使用状態となると有効データ
が書き込まれていないＲＡＭチツプ２は内部電池５との
接続を断たれる。
機能が少し異なり、図４に示す真理値表に従つて動作す
る。これによりカードが非使用状態となると有効データ
が書き込まれていないＲＡＭチツプ２は内部電池５との
接続を断たれる。
【００３０】また上述の実施例においては、記憶部１１
及び２１にポインタＳ４を１つ配した場合について述べ
たが、本発明はこれに限らず、システムに応じてポイン
タを複数にしても良い。この場合には、セレクタ１２や
セレクタ１２及びレジスタ２２も複数配し、各セレクタ
１２の出力端子ＶＡＬＩＤより出力される信号の論理和
をとつたものを各電源供給回路１３又は２３の入力端子
Ｖに入力すれば良い。
及び２１にポインタＳ４を１つ配した場合について述べ
たが、本発明はこれに限らず、システムに応じてポイン
タを複数にしても良い。この場合には、セレクタ１２や
セレクタ１２及びレジスタ２２も複数配し、各セレクタ
１２の出力端子ＶＡＬＩＤより出力される信号の論理和
をとつたものを各電源供給回路１３又は２３の入力端子
Ｖに入力すれば良い。
【００３１】因みに、セレクタ１２、レジスタ２２、電
源供給回路１３及び２３はデイジタル回路とこれに連動
した例えばＭＯＳトランジスタ、バイポーラトランジス
タ、リレー等のスイツチング手段で構成されている。
源供給回路１３及び２３はデイジタル回路とこれに連動
した例えばＭＯＳトランジスタ、バイポーラトランジス
タ、リレー等のスイツチング手段で構成されている。
【００３２】また上述の実施例においては、カードが外
部接続端子を介してカードリーダ側より電源電圧ＶCC2
を供給される場合について述べたが、本発明はこれに限
らず、カードが外部接続端子をもたずカードの外部より
任意の方法で電源電圧ＶCC2を供給される場合にも適用
できる。
部接続端子を介してカードリーダ側より電源電圧ＶCC2
を供給される場合について述べたが、本発明はこれに限
らず、カードが外部接続端子をもたずカードの外部より
任意の方法で電源電圧ＶCC2を供給される場合にも適用
できる。
【００３３】
【発明の効果】上述のように本発明によれば、記憶領域
情報に基づいて判定手段が所定の情報を記憶していない
と判定した揮発性記憶手段に対しては、情報カード外部
の電源を供給されないとき、その揮発性記憶手段に接続
された電源供給制御手段が情報カード内部の電源を接続
せず、複数配された揮発性記憶手段の記憶保持用電流を
全体として減少させることによつて、内部の電源の使用
効率を向上させ得る情報カードを実現できる。
情報に基づいて判定手段が所定の情報を記憶していない
と判定した揮発性記憶手段に対しては、情報カード外部
の電源を供給されないとき、その揮発性記憶手段に接続
された電源供給制御手段が情報カード内部の電源を接続
せず、複数配された揮発性記憶手段の記憶保持用電流を
全体として減少させることによつて、内部の電源の使用
効率を向上させ得る情報カードを実現できる。
【図１】本発明による情報カードの一実施例によるカー
ドの記憶部を示す接続図である。
ドの記憶部を示す接続図である。
【図２】実施例によるセレクタの動作による入力端子Ｖ
CCI 及び出力端子ＶCCO 間の接続状態を示す真理値表で
ある。
CCI 及び出力端子ＶCCO 間の接続状態を示す真理値表で
ある。
【図３】他の実施例によるカードの記憶部の説明に供す
る接続図である。
る接続図である。
【図４】他の実施例によるセレクタの動作による入力端
子ＶCCI 及び出力端子ＶCCO 間の接続状態を示す真理値
表である。
子ＶCCI 及び出力端子ＶCCO 間の接続状態を示す真理値
表である。
【図５】従来のカードの記憶部の説明に供する接続図で
ある。
ある。
１、１１、２１……記憶部、２……ＲＡＭチツプ、３…
…デコーダ、４……電源切換え回路、５……内部電池、
１２……セレクタ、１３、２３……電源供給回路、２２
……レジスタ。
…デコーダ、４……電源切換え回路、５……内部電池、
１２……セレクタ、１３、２３……電源供給回路、２２
……レジスタ。
Claims (5)
- 【請求項１】情報を記憶する揮発性記憶手段を複数内蔵
する情報カードにおいて、 上記揮発性記憶手段に記憶された上記情報を保持する電
源と、 所定の上記情報が上記揮発性記憶手段のどの記憶領域ま
で記憶されているか及び又は複数の上記揮発性記憶手段
のうちどの上記揮発性記憶手段まで記憶されているかを
示す記憶領域情報に基づいて、上記所定の情報が記憶さ
れた上記揮発性記憶手段を判定して判定信号を出力する
判定手段と、 上記電源と上記揮発性記憶手段との間に介挿され、動作
を許される動作許可信号と当該揮発性記憶手段を判定し
た上記判定信号とに応じて当該揮発性記憶手段に対する
上記電源の供給を制御する電源供給制御手段とを具え、
上記所定の情報が記憶された上記揮発性記憶手段のみに
上記電源を供給するようにしたことを特徴とする情報カ
ード。 - 【請求項２】上記記憶領域情報は、上記揮発性記憶手段
の一部の記憶領域に記憶されることを特徴とする請求項
１に記載の情報カード。 - 【請求項３】複数の上記揮発性記憶手段と別個に、上記
記憶領域情報を記憶させる揮発性記憶手段を有すること
を特徴とする請求項１に記載の情報カード。 - 【請求項４】上記アドレス入力信号及び又は上記動作許
可信号を発生する信号発生手段を有することを特徴とす
る請求項１又は請求項２又は請求項３に記載の情報カー
ド。 - 【請求項５】上記揮発性記憶手段を制御する記憶制御手
段の一部又は全部が形成された半導体チツプを有し、 上記半導体チツプに上記判定手段及び又は上記電源供給
制御手段及び又は上記記憶領域情報を記憶させる揮発性
記憶手段及び又は上記信号発生手段が形成されているこ
とを特徴とする請求項１又は請求項２又は請求項３又は
請求項４に記載の情報カード。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5347602A JPH07192107A (ja) | 1993-12-25 | 1993-12-25 | 情報カード |
| US08/358,003 US5452256A (en) | 1993-12-25 | 1994-12-13 | Integrated circuit card having improved power efficiency |
| KR1019940035707A KR950020310A (ko) | 1993-12-25 | 1994-12-21 | 종합회로카드 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5347602A JPH07192107A (ja) | 1993-12-25 | 1993-12-25 | 情報カード |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07192107A true JPH07192107A (ja) | 1995-07-28 |
Family
ID=18391332
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5347602A Pending JPH07192107A (ja) | 1993-12-25 | 1993-12-25 | 情報カード |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07192107A (ja) |
-
1993
- 1993-12-25 JP JP5347602A patent/JPH07192107A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2003122648A (ja) | 半導体記憶装置 | |
| US6430666B1 (en) | Linked list memory and method therefor | |
| JP4694040B2 (ja) | 半導体記憶装置 | |
| US6904533B2 (en) | Apparatus for delivering the power status data of a smart battery | |
| US6356970B1 (en) | Interrupt request control module with a DSP interrupt vector generator | |
| US5515539A (en) | Apparatus and method for reducing power consumption by peripheral devices after downloading a program therefrom | |
| JP2003015948A (ja) | データ転送制御装置、半導体記憶装置および情報機器 | |
| EP3142015A1 (en) | Low-power memory-access method and associated apparatus | |
| US6577524B2 (en) | Memory structures having selectively disabled portions for power conservation | |
| US6473843B2 (en) | Alternate access mechanism for saving and restoring state of write-only register | |
| JPH07192107A (ja) | 情報カード | |
| US5452256A (en) | Integrated circuit card having improved power efficiency | |
| EP0660330A2 (en) | Data processing system having a memory with a low power operating mode and method therefor | |
| JPH07192106A (ja) | 情報カード | |
| JPH06348606A (ja) | メモリカ−ド | |
| JPH08147438A (ja) | Ｐｃカード | |
| EP0687984A1 (en) | Data processing system having an address/data bus directly coupled to peripheral device | |
| JPS6198441A (ja) | 半導体集積回路 | |
| JPH04172588A (ja) | Ｉｃカード | |
| US7768862B2 (en) | Memory arrangement | |
| CN101194235A (zh) | 存储器控制装置及存储器控制方法 | |
| JPH04105298A (ja) | 半導体メモリ集積回路 | |
| JPH10125070A (ja) | メモリ装置 | |
| JPH0830747A (ja) | メモリカード | |
| JP2522148B2 (ja) | メモリ周辺回路 |