JPH07192459A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】 複数のメモリセルを直列接続してＮＡＮＤ型
のメモリセルユニットを構成する方式で、データの読み
出し及び書き込みに要する時間を短縮することができ、
データアクセスの高速化をはかったＤＲＡＭを提供する
こと。 【構成】 複数のダイナミック型メモリセルを直列接続
してなるメモリセルユニットがマトリックス配置された
メモリセルアレイと、メモリセルユニットの所定個数に
対して１組の割合で設けられ、対応するメモリセルユニ
ットの各メモリセルから読出されたデータを一時記憶
し、メモリセルユニットの各メモリセルに書込むべきデ
ータを一時記憶するレジスタセルとを備えたＤＲＡＭに
おいて、ロウアドレス比較回路２及びデコーダ選択回路
３などを設け、１つ前のロウアドレスと最新のロウアド
レスとを比較し、これらが同一のメモリセルユニットを
現わしている場合、メモリセルではなく直接レジスタセ
ルのデータを読出すことを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ダイナミック型半導体
記憶装置（ＤＲＡＭ）に係わり、特にメモリセルを直列
接続して構成されたメモリセルユニット（ＮＡＮＤ型セ
ル）を用いた半導体記憶装置に関する。

【０００２】

【従来の技術】従来より、複数個のメモリセルを直列接
続してＮＡＮＤ型のメモリセルユニットを構成し、この
メモリセルユニットの複数個をビット線に接続してメモ
リセルアレイを構成する方式のＤＲＡＭが知られてい
る。このＮＡＮＤ型セルアレイ方式では、個々のメモリ
セルをそれぞれビット線に接続する方式に比べてビット
線コンタクトが少なくなるため、セル面積を小さくする
ことができる。

【０００３】ところで、ＮＡＮＤ型セルアレイ方式で、
メモリセルユニット内のビット線コンタクトから遠い方
のメモリセルのデータを読み出す際には、当該メモリセ
ルよりビット線側のメモリセルのトランジスタ部をセル
データが通過する。セルデータが通過する部分では、そ
の部分のメモリセルのデータが破壊される。そこで、メ
モリセルユニット内のデータを一時的に保持してセルの
再書き込みを行うためのレジスタを必要とする。

【０００４】そして、メモリセルのデータを読み出すに
は、メモリセルからレジスタにデータを読み出した後、
レジスタからデータを読み出すことになり、通常のＤＲ
ＡＭよりもデータの読み出しに要する時間が長くなる。
読み出したセルデータのリストアは、各ビットがビット
線に接続されているＤＲＡＭでは読み出したデータの増
幅と同時に行うことができるが、ＮＡＮＤ型セルアレイ
方式では、読み出しサイクルとは別に、レジスタデータ
をセルに書き込むサイクルが必要となる。これも、デー
タ読み出しに要する時間を長くすることになる。

【０００５】また、データの書き込みにおいても、メモ
リセルのデータを一旦レジスタに読み出した後、レジス
タに書き込むべきデータを書き込み、その後レジスタの
データをメモリセルに書き込むことになり、データの書
き込みに要する時間が長くなる。つまり、ＮＡＮＤ型セ
ルアレイ方式では、データアクセスに時間がかかるとい
う問題があった。

【０００６】

【発明が解決しようとする課題】このように従来、ＮＡ
ＮＤ型セルアレイ方式のＤＲＡＭにおいては、データの
読み出し時及び書き込み時にメモリセルとレジスタ間で
のデータ転送が必要となり、データアクセスに時間がか
かるという問題があった。

【０００７】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、複数のメモリセルを直
列接続してＮＡＮＤ型のメモリセルユニットを構成する
方式で、データの読み出し及び書き込みに要する時間を
短縮することができ、データアクセスの高速化をはかっ
た半導体記憶装置を提供することにある。

【０００８】

【課題を解決するための手段】本発明の骨子は、同じア
ドレス（又は近いアドレス）を連続して読み出し又は書
き込みする際には、レジスタに記憶されたデータをその
まま利用することにある。

【０００９】即ち本発明は、複数個のダイナミック型メ
モリセルを直列接続して構成されたメモリセルユニット
が複数個配置されたメモリセルアレイと、メモリセルユ
ニットの所定個数に対して１組の割合で設けられ、対応
するメモリセルユニットの各メモリセルから読み出され
たデータを一時的に記憶し、かつメモリセルユニットの
各メモリセルに書き込むべきデータを一時的に記憶する
レジスタセルとを備えた半導体記憶装置において、１つ
前のロウアドレスと最新のロウアドレスとを比較し、こ
れらのロウアドレスが同一のメモリセルユニットを現わ
している場合、読み出しにおいてはメモリセルではなく
直接レジスタセルのデータを読み出し、書き込みにおい
てはメモリセルのデータを一旦レジスタセルに読み出す
ことなく書き込むべきデータをレジスタセルに書き込む
ことを特徴とする。

【００１０】ここで、本発明の望ましい実施態様として
は、次のものがあげられる。 (1) データの書き込みは通常のＮＡＮＤ型セルアレイ方
式と同様に行い、データの読み出しのみ上記のように、
１つ前のロウアドレスと最新のロウアドレスとが同一の
メモリセルユニットを現わしている場合、メモリセルで
はなく直接レジスタセルのデータを読み出すこと。 (2) データの読み出しは通常のＮＡＮＤ型セルアレイ方
式と同様に行い、データの書き込みのみ上記のように、
１つ前のロウアドレスと最新のロウアドレスとが同一の
メモリセルユニットを現わしている場合、メモリセルの
データを一旦レジスタセルに読み出すことなく、書き込
むべきデータをレジスタセルに書き込むこと。 (3) メモリセルからのデータの読み出し及び書き込みに
際して一時的にデータを蓄えるレジスタセルとは別に、
リフレッシュ用のレジスタセルを設け、リフレッシュ時
にはこのリフレッシュ用レジスタセルを選択すること。 (4) メモリセルユニットの複数個でメモリセルグループ
を構成し、レジスタセルは、メモリセルグループの所定
個数に対して１組の割合で設けられ、対応するメモリセ
ルグループの各メモリセルから読み出されたデータを一
時的に記憶し、かつメモリセルグループの各メモリセル
に書き込むべきデータを一時的に記憶するものであるこ
と。この場合、１つ前のロウアドレスと最新のロウアド
レスが同一のメモリセルグループを現わしている場合、
読み出しにおいてはメモリセルではなく直接レジスタセ
ルのデータを読み出し、書き込みにおいてはメモリセル
のデータをレジスタセルに読み出すことなく直接レジス
タセルに書き込む。

【００１１】

【作用】本発明によれば、同じメモリセルユニットを現
わすロウアドレスが続けて選択された場合、メモリセル
にアクセスすることなく、直接レジスタセルからデータ
を読み出す、或いは直接レジスタセルにデータを書き込
むことができる。このため、セルデータのメモリセルか
らレジスタセルへの転送やレジスタセルからメモリセル
へのリストアにかかる時間を省略して、高速な読み出
し、書き込みを行うことができる。同じメモリセルユニ
ットを現わすロウアドレスが続けて選択されない場合
は、データの読み出し及び書き込みは通常のＮＡＮＤ型
セルアレイ方式と同様に行うことになる。

【００１２】また、レジスタセル（主レジスタセル）と
は別にリフレッシュ用のレジスタセルを設けることによ
り、リフレッシュ時に主レジスタセルのデータを破壊し
ないので、高速化の効果を損なわずにリフレッシュを行
うことができる。

【００１３】

【実施例】以下、図面を参照しながら本発明の実施例を
説明する。 （実施例１）図１は、本発明の第１の実施例に係わるＤ
ＲＡＭの回路構成を示す図である。本実施例では、２個
のメモリセルを直列接続してメモリセルユニットを構成
する例を示すが、直列接続するメモリセルの個数は適宜
変更可能である。

【００１４】図１で、２個のメモリセルＣ０，Ｃ１に対
するワード線をそれぞれのＷＬ０，ＷＬ１とし、セルデ
ータが蓄えられるレジスタセルをＲＣ０，ＲＣ１、それ
らの選択線であるレジスタワード線をＲＷＬ０，ＲＷＬ
１とする。また、メモリセルＣ０，Ｃ１からなるメモリ
セルユニットがつながるビット線ＢＬの一端には、セン
スアンプ（Ｓ／Ａ）６及びイコライザ（ＥＱＬ）７が接
続される。さらに、ビット線ＢＬの途中にはφＴにより
駆動される選択ゲートが挿入されている。

【００１５】なお、センス方式はオープンビットライン
方式であり、センスアンプ６の両側にビット線ＢＬが配
置されている。また、図には示さないが、ビット線ＢＬ
には複数のメモリセルユニットが接続されており、図１
に示す１ラインの構成がワード線方向に複数列配設され
ている。

【００１６】ここまでの構成は通常のＮＡＮＤ型セルア
レイ方式と同様であるが、本実施例ではブロックで示し
た回路１〜５による駆動の仕方に特徴がある。即ち、ロ
ウアドレスは、ロウアドレスラッチ回路１及びロウアド
レス比較回路２に入力され、ロウアドレス比較回路２の
出力に基づきデコーダ選択回路３はロウデコーダ４とレ
ジスタセル用デコーダ５を選択的に駆動する。そして、
ロウデコーダ４によりＷＬ０，ＷＬ１が駆動され、レジ
スタセル用デコーダ５によりＲＷＬ０，ＲＷＬ１が駆動
されるものとなっている。

【００１７】ロウアドレスラッチ回路１は、１回前のロ
ウアドレスを保持する回路であり、図２に模式的に示す
ように構成されている。ここで、ロウアドレスがＲＡ
０，ＲＡ１，ＲＡ２，ＲＡ３の４ビットで、上位３ビッ
トＲＡ３，ＲＡ２，ＲＡ１がユニットセルのロウアドレ
スを表し、最下位ビットＲＡ０がユニットセル内のセル
のロウアドレスを示す。即ち、１ユニットセルに２セル
を持つ場合を示す。但し、ＲＡ０のラッチは必ずしも必
要ではない。ロウアドレス比較回路２は、次のサイクル
で新しいロウアドレスが入力されたら、ロウアドレスラ
ッチ回路１に保持された１回前のロウアドレスと新しい
ロウアドレスとを比較する回路であり、図３に示すよう
に構成されている。ここで、φ＝“Ｈ”で全てのアドレ
ス（ＲＡ１〜ＲＡ３）が一致した時にｃｏｕｔ＝“Ｈ”
となる。

【００１８】デコーダ選択回路３は、図４に示すように
構成されており、新しいロウアドレスと１回前のロウア
ドレスが違うアドレスならばロウデコーダ４を駆動する
信号Ｓ０とレジスタセル用デコーダ５を駆動する信号Ｓ
１を選択し、同じアドレスならばＳ１のみを選択する。
ここで、ｃｏｕｔが“Ｌ”でφが“Ｈ”のときのみ、Ｓ
０は“Ｈ”となる。

【００１９】ロウデコーダ４は、メモリセルのワード線
ＷＬを選択的に駆動するもので、図５に示すように構成
されている。また、レジスタセル用デコーダ５は、レジ
スタワード線ＲＷＬを選択的に駆動するものであり、図
６に示すように構成されている。

【００２０】このような構成においては、ロウアドレス
比較回路２により、入力した新しいロウアドレスと１回
前のロウアドレスが比較され、デコーダ選択回路３によ
り、両者が同じワード線（ＷＬ０，ＷＬ１）を選択する
ものでなければ、ロウデコーダ４及びレジスタセル用デ
コーダ５は通常通りの動作を行う。

【００２１】即ち、ロウデコーダ４によってアドレスに
対応するワード線が立上がり、ビット線コンタクトに近
いメモリセルから順番にデータが読み出される。読み出
されたデータがセンスアンプ６によって増幅されたら、
レジスタセル用デコーダ５は各々のアドレスに対応する
レジスタワード線を立上げてメモリセルのデータをレジ
スタセルに書き込む。ＮＡＮＤ型に接続されたメモリセ
ル全部の読み出しとレジスタセルへの格納が終了した
ら、レジスタセルからのリストアが行われ、ビット線コ
ンタクトから遠いワード線から順番に立ち下がる。

【００２２】書き込みについても同様に、順番にワード
線が立ち上がってレジスタセルにデータを格納し、目的
のセルにデータを書き込み、レジスタセルからリストア
を行う。

【００２３】ここで、同一のワード線（ＷＬ０，ＷＬ
１）を続けて選択するようなロウアドレスが入力されれ
ば、デコーダ選択回路３はＳ１のみを選択する。このと
き、ロウデコーダ４は何も行わない。一方、レジスタセ
ル用デコーダ５は、アドレスに対応したデータが記憶さ
れているレジスタセルのレジスタワード線を直接選択し
て、レジスタセルからのデータの読み出しを行わせる。

【００２４】このとき、セルデータの読み出し時やリス
トア時と同様に、センスアンプ６が動作してレジスタセ
ルのデータを増幅し、かつレジスタセルへのデータのリ
ストアも行う。レジスタセルからメモリセルへのリスト
アは、レジスタセルからの読み出しに続いて行う。

【００２５】データをＤＱ線に転送したのち、ビット線
対のイコライズを行うが、このときＲＷＬは“Ｌ”とし
て、レジスタセルのデータはイコライズしない。こうす
ることにより、再度同じロウアドレスが入力されても、
レジスタセルからデータを読み出すことができる。

【００２６】書き込みの場合、レジスタセルに格納され
ているデータと同じワード線ＷＬが選択されたら、直接
レジスタにデータを書き込み、それをメモリセルにリス
トアすればよい。こうすれば、一旦メモリセルからレジ
スタセルにデータを移す手間が省かれる。

【００２７】書き込みの場合も、ビット線対のイコライ
ズに際して、ＲＷＬは“Ｌ”とし、レジスタセルのデー
タはイコライズしない。こうすることにより、再度同じ
ロウアドレスが入力されても、レジスタセルからデータ
を読み出すことができる。

【００２８】第１の実施例の読み出しの場合の波形図
を、図７及び図８に示す。図７は、１回目の読み出しの
後に、異なるロウアドレスの読み出しが行われた場合で
あり、この場合は２回目の読み出しは１回目の読み出し
と同様にして行われる。そして２回目の読み出しの後
に、１回目の読み出し後のリストアと同様にしてリスト
アが行われる。

【００２９】図８は、１回目の読み出しの後に、同じロ
ウアドレスの読み出しが行われた場合である。この場
合、２回目の読み出しの際には、メモリセルのデータを
レジスタセルに転送する必要はなく、レジスタセルから
直接データを読み出すことになるので、読み出しに要す
る時間が１回目の読み出しよりも短くなる。従って、読
み出しに要する時間を大幅に短縮することができる。

【００３０】なお、図８のような読み出し方式が採用で
きるのは、２つのアドレスが完全に同じとなった場合の
みならず、上位３ビットが同じ、即ち同じメモリセルユ
ニットを現わすアドレスの場合であればよい。

【００３１】また、図には示さないが、書き込みにおい
て、新たなアドレスが１回前のアドレスと同じ場合、レ
ジスタセルにはメモリセルのデータが既に記憶されてい
るので、メモリセルからレジスタセルへのデータの転送
を省略することができ、書き込むべきデータを直接レジ
スタセルに書き込むことができる。これにより、書き込
みに要する時間の短縮をはかることができる。

【００３２】このように本実施例によれば、同じメモリ
セルユニットを現わすロウアドレスが続けて選択された
場合、メモリセルにアクセスすることなく、直接レジス
タセルからデータを読み出す、或いは直接レジスタセル
にデータを書き込むことができる。このため、セルデー
タのメモリセルからレジスタセルへの転送やレジスタセ
ルからメモリセルへのリストアにかかる時間を省略する
ことができ、データアクセス時間の大幅な短縮をはかる
ことが可能となる。 （実施例２）次に、本発明の第２の実施例に係わるＤＲ
ＡＭについて説明する。

【００３３】この実施例は、第１の実施例において、レ
ジスタセルからメモリセルへのリストアを、次のワード
線のアドレスが示されるまで行わないというものであ
る。

【００３４】本実施例の読み出しの場合の波形図を、図
９に示す。この実施例でも、第１の実施例と同様に、ロ
ウアドレスラッチ回路１は１回前のロウアドレスを保持
し、ロウアドレス比較回路２は次のサイクルで新しいロ
ウアドレスが入力されたら両者を比較する。もし、新し
いロウアドレスが前回選択されたものと異なれば、レジ
スタセルからメモリセルへリストアを行い、新しいアド
レスの読み出しサイクルに入る。同一のワード線（ＷＬ
０，ＷＬ１）を続けて選択するようなロウアドレスが入
力されれば、リストアは行わない。レジスタセル用デコ
ーダ５は、ワード線ではなく、アドレスに対応したデー
タが記憶されているレジスタセルのレジスタワード線を
選択して、レジスタセルからのデータの読み出しを行わ
せる。

【００３５】このとき、セルデータの読み出し時やリス
トア時と同様にセンスアンプが動作してレジスタセルの
データを増幅し、かつレジスタセルへのリストアも行
う。

【００３６】データをＤＱ線に転送したのち、ビット線
対のイコライズを行うが、このときＲＷＬは“Ｌ”とし
て、レジスタセルのデータはイコライズしない。こうす
ることにより、再度同じロウアドレスが入力されても、
レジスタセルからデータを読み出すことができる。

【００３７】書き込みの場合、レジスタセルに格納され
ているデータと同じワード線ＷＬが選択されたら、直接
レジスタセルにデータを書き込む。新たにレジスタセル
に書き込まれたデータは、次に違うロウアドレスが入力
された時点で、メモリセルにリストアされる。こうすれ
ば、一旦メモリセルからレジスタセルにデータを移す手
間が省かれる。

【００３８】違うワード線ＷＬが選択された場合には、
読み出しと同様に、現在レジスタセルに格納されている
データをメモリセルにリストアしてから、書き込みサイ
クルに入る。

【００３９】書き込み後のビット線対のイコライズに際
して、ＲＷＬは“Ｌ”として、レジスタセルのデータは
イコライズしない。こうすることにより、再度同じロウ
アドレスが入力されても、レジスタセルからデータを読
み出すことができる。

【００４０】また、第２の実施例においては、リフレッ
シュサイクルに入る前に、レジスタセルの中身を対応メ
モリセルにリストアする。 （実施例３）図１０、図１１は本発明の第３の実施例に
係わるＤＲＡＭの回路構成を示す図である。図１０は、
第１の実施例において、複数のビット線対でレジスタセ
ルやセンスアンプを共有するものである。この図では、
２本のビット線でレジスタセル，センスアンプを共有し
ているが、何本でもかまわない。

【００４１】図１１は、第１の実施例において、レジス
タセルを含む複数のビット線対でセンスアンプを共有す
るものである。この図では、２本のビット線対でセンス
アンプを共有しているが、何本でもかまわない。

【００４２】この実施例の場合も、同じメモリセルユニ
ットを現わすロウアドレスが続けて選択された場合、第
１の実施例と同様にメモリセルとレジスタセル間のデー
タ転送を省略することができ、データアクセス時間の大
幅な短縮をはかることができる。ここで、本実施例では
Ｃ０，Ｃ２からなるメモリセルユニットとＣ１，Ｃ３か
らなるメモリセルユニットとを同一グループとし、これ
にレジスタセルＲＣ０〜ＲＣ３を対応させている。この
ため、同じメモリセルユニットを現わすロウアドレスに
限らず、同じメモリセルグループを現わすロウアドレス
が続けて選択された場合に、上記の方式を採用すること
が可能である。

【００４３】なお、図１０の動作について簡単に説明し
ておく。 (1) まず、ＷＬ０を“Ｈ”とし、φT0を開いてセルＣ０
のデータをＳ／Ａ側に転送する。次いでφＴ０を閉じて
Ｓ／Ａで増幅する。ＲＷＬ０を開けてＣ０をＲＣ０に書
き込む。ＲＷＬ０を閉じ、Ｓ／Ａ終了、ビット線ＢＬを
イコライズ。 (2) φＴ１を開けて、セルＣ１のデータをＳ／Ａ側に転
送。ＲＷＬ１を開けてＣ１をＲＣ１に書き込む。ＲＷＬ
１を閉じる。Ｓ／Ａ終了。ビット線ＢＬをイコライズ。 (3) φＴ０，φＴ１の両方を開いて、ＢＬ０，ＢＬ１，
ＢＬ全てをイコライズ。 (4) (1)〜(3) までをもう１度繰り返し、セルＣ２のデ
ータをＲＷＬ２に、セルＣ３のデータをＲＷＬ３に書き
込む。 （実施例４）図１２は本発明の第４の実施例に係わるＤ
ＲＡＭの回路構成を示す図である。ＲＣ０，ＲＣ１は一
時記憶用のレジスタセル、ＲｅＣ０，ＲｅＣ１はリフレ
ッシュ用の第２のレジスタセル、ＲＷＬ０，ＲＷＬ１は
レジスタセルの選択線、ＲｅＷＬ０，ＲｅＷＬ１はリフ
レッシュ用レジスタセルの選択線である。

【００４４】この実施例では、リフレッシュ時には、メ
モリセルのデータはリフレッシュ用レジスタセルに蓄え
られ、センスアンプで増幅されてメモリセルにリストア
される。従って、一時記憶用のレジスタセルのデータは
破壊されることなく、リフレッシュの後でも一時記憶用
のレジスタセルにアクセスすることができる。 （実施例５）図１３、図１４は本発明の第５の実施例に
係わるＤＲＡＭの回路構成を示す図である。

【００４５】図１３は、第４の実施例において、複数の
ビット線対でレジスタセルやセンスアンプを共有するも
のである。この図では、２本のビット線でレジスタセ
ル，センスアンプを共有しているが、共有するビット線
は何本でもかまわない。

【００４６】図１４は、第４の実施例において、レジス
タセルを含む複数のビット線対でセンスアンプを共有す
るものである。この図では、２本のビット線対でセンス
アンプを共有しているが、共有するビット線は何本でも
かまわない。

【００４７】この実施例は、第３の実施例と第４の実施
例を組み合わせたものであり、それぞれの実施例で述べ
たような効果が得られる。

【００４８】

【発明の効果】以上述べたように本発明によれば、同じ
メモリセルユニットを現わすロウアドレスが続けて２回
以上入力された場合に、直接レジスタセルにアクセスし
てデータの読み出し，書き込みを行うことができ、これ
によりデータアクセスの高速化を実現することができ
る。

【図面の簡単な説明】

【図１】第１の実施例に係わるＮＡＮＤ型ＤＲＡＭを示
す回路構成図。

【図２】第１の実施例に用いたロウアドレスラッチ回路
の構成を模式的に示す図。

【図３】第１の実施例に用いたロウアドレス比較回路の
具体的構成を示す図。

【図４】第１の実施例に用いたデコーダ選択回路の具体
的構成を示す図。

【図５】第１の実施例に用いたロウデコーダの具体的構
成を示す図。

【図６】第１の実施例に用いたレジスタセル用デコーダ
の具体的構成を示す図。

【図７】第１の実施例における読み出し動作を説明する
ための信号波形図。

【図８】第１の実施例における読み出し動作を説明する
ための信号波形図。

【図９】第２の実施例における読み出し動作を説明する
ための信号波形図。

【図１０】第３の実施例に係わるＮＡＮＤ型ＤＲＡＭを
示す回路構成図。

【図１１】第３の実施例に係わるＮＡＮＤ型ＤＲＡＭを
示す回路構成図。

【図１２】第４の実施例に係わるＮＡＮＤ型ＤＲＡＭの
ビット線構成図。

【図１３】第５の実施例に係わるＮＡＮＤ型ＤＲＡＭを
示す回路構成図。

【図１４】第５の実施例に係わるＮＡＮＤ型ＤＲＡＭを
示す回路構成図。

【符号の説明】

１…ロウアドレスラッチ回路 ２…ロウアドレス比較回路 ３…デコーダ選択回路 ４…ロウデコーダ ５…レジスタセル用デコーダ ６…センスアンプ ７…イコライザ Ｃ０，Ｃ１，Ｃ２，Ｃ３…メモリセル ＲＣ１，ＲＣ２…レジスタセル

Claims (1)

【特許請求の範囲】
1. 【請求項１】複数個のダイナミック型メモリセルを直列
   接続して構成されたメモリセルユニットが複数個配置さ
   れたメモリセルアレイと、前記メモリセルユニットの所
   定個数に対して１組の割合で設けられ、対応するメモリ
   セルユニットの各メモリセルから読み出されたデータを
   一時的に記憶し、かつメモリセルユニットの各メモリセ
   ルに書き込むべきデータを一時的に記憶するレジスタセ
   ルと、１つ前のロウアドレスと最新のロウアドレスとを
   比較し、これらのロウアドレスが同一のメモリセルユニ
   ットを現わしているか否かを判定する手段と、該手段に
   より各ロウアドレスが同一のメモリセルを現わしている
   と判定された場合、読み出しにおいてはメモリセルでは
   なく直接レジスタセルのデータを読み出し、書き込みに
   おいてはメモリセルのデータを一旦レジスタセルに読み
   出すことなく書き込むべきデータをレジスタセルに書き
   込む手段とを有することを特徴とする半導体記憶装置。