JPH09139070A

JPH09139070A - 半導体記憶システム

Info

Publication number: JPH09139070A
Application number: JP7295581A
Authority: JP
Inventors: Takashi Ogiwara; 隆荻原; Takehiro Hasegawa; 武裕長谷川
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1995-11-14
Filing date: 1995-11-14
Publication date: 1997-05-27

Abstract

(57)【要約】【課題】従来チップ外部からアクセスできないメモリ
セルへの再書き込みのための時間を省略することで、デ
ータの置き換えを高速化する。【解決手段】互いに交差配置された複数本のワード線
及びビット線によって選択される複数のメモリセルと、
これらのメモリセルのデータを一時記憶するレジスタ
と、メモリセルに対してチップ外部とのデータの置き換
えを指示する信号ＡＬ1 が入ったか否かを判定する制御
回路１０とを備えたＮＡＮＤ型ＤＲＡＭであって、制御
回路１０によりデータの置き換えと判定された場合、デ
ータ置き換えのための１回のサイクル中にアウトプット
‐イネーブル信号（／ＯＥ）とライト‐イネーブル信号
（／ＷＥ）の両方を発生する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶システ
ムに係わり、特にメモリセルのデータを一時的に記憶す
るためのレジスタを有する半導体記憶システムに関す
る。

【０００２】

【従来の技術】従来より、ダイナミック型半導体記憶装
置（ＤＲＡＭ）のコスト削減の方法として、複数個のメ
モリを直列に接続して（ＮＡＮＤ接続）メモリセルユニ
ットを構成し、セル面積を縮小させる技術が知られてき
た（特開平６−２０３５５２号公報等）。この方式は、
個々のメモリセルをそれぞれビット線に接続する方式に
比べてビット線コンタクトが少なくなるため、セル面積
を小さくできるという利点がある。

【０００３】このようなＮＡＮＤ型セルアレイ方式で
は、メモリセルユニット内のビット線から遠い方のメモ
リセルのデータを読み出す際には、当該メモリセルより
ビット線側のデータのメモリセルのデータを破壊しなけ
ればならない。そこで、メモリセルユニット内のデータ
を一時的に保持して再書き込みを行うためのレジスタを
必要とする。このため、ＮＡＮＤ型セルアレイ方式を持
つＤＲＡＭでは、メモリセルからチップ外部にデータを
読み出すための時間の他に、図７から図１０に示すよう
に、一時記憶レジスタからメモリセルへのリストアのた
めの時間が必要となり、この時間はメモリセルへのアク
セスができなかった。従って、データの置き換えを行う
ような場合でも、読み出したデータを再書き込みし、そ
の後に新たなデータを書き込むという動作をしなければ
ならなかった。

【０００４】また、図１１は従来のＮＯＲ型のメモリセ
ルを持つ汎用ＤＲＡＭのリード‐モディファイ‐ライト
動作を、そのままＮＡＮＤ型ＤＲＡＭのブロックシリア
ルモードに適用した場合のタイミングチャートである。
図１１に示されるように、１回のＣＡＳサイクル中に／
ＯＥと／ＷＥを順次“Ｌ”にしてデータを書き直すとい
うことをしていたが、ＮＡＮＤ型ＤＲＡＭではデータを
高速にシリアルに読み出すため、／ＣＡＳを高速にトグ
ルさせる必要があり、この動作では高速な読み出し動作
は実現できない。また、この場合ではリストアサイクル
を省略することはできない。

【０００５】

【発明が解決しようとする課題】このように従来、ＮＡ
ＮＤ型ＤＲＡＭ等のように一時記憶用レジスタを有する
半導体記憶装置においては、データの置き換えを行うよ
うな場合でも、データ読み出しの後にリストアのための
時間が必要となる。そして、この時間はメモリセルへの
アクセスができないため、高速なデータ置き換えを行う
ことは困難であった。

【０００６】本発明は、上記事情を考慮して成されたも
ので、その目的とするところは、従来チップ外部からア
クセスできないメモリセルへの再書き込みのための時間
を省略することで、データの置き換えを高速化すること
のできる半導体記憶システムを提供することにある。

【０００７】

【課題を解決するための手段】

（構成）上記課題を解決するために本発明は、次のよう
な構成を採用している。即ち本発明は、互いに交差配置
された複数本のワード線及びビット線によって選択され
る複数のメモリセルと、これらのメモリセルのデータを
一時記憶するレジスタと、前記メモリセルに対して外部
とのデータの置き換えを指示する信号が入ったか否かを
判定する判定回路とを備えた半導体記憶装置に対し、前
記判定回路によりデータの置き換えと判定された場合、
データ置き換えのための１回のサイクル中に、前記メモ
リセルからのデータ読み出し及び一時記憶レジスタへの
ストアサイクル中に外部へデータを出力することを可と
する信号（アウトプット‐イネーブル）と、前記一時記
憶レジスタから前記メモリセルへのリストアサイクル中
に外部よりメモリセルにデータを書き込み可とする信号
（ライト‐イネーブル）の両方を発生することを特徴と
するメモリ制御回路を有する半導体記憶システムであ
る。

【０００８】ここで、本発明の望ましい実施態様として
は次のものがあげられる。 (1) 選択されたワード線に連なるメモリセルの全データ
をチップ外部と置き換えるように指示する信号が入った
か否かを判定する回路を備え、全データの置き換え信号
が入ったと判定された場合、レジスタを全てＯＦＦする
ように制御すること。 (2) 一時記憶レジスタをＯＮ・ＯＦＦ制御するための時
間を省略することによって、データの置き換えに最適化
された、通常の読み出し／書き込みサイクルに比べて短
いクロックを発生すること。 (3) 選択された１本のワード線に連なるメモリセルの全
データをチップ外部と置き換えるように指示する信号が
入ったか否かを判定する回路を備え、この信号が入った
と判定された場合、１本のワード線に連なるメモリセル
に対応するレジスタのみを選択的にＯＦＦするように制
御すること。 (4) メモリセルは、１トランジスタ／１キャパシタから
なるダイナミック型メモリセルであること。 (5) 複数のダイナミック型メモリセルが直列接続されて
構成された複数のメモリセルユニットが第１のビット線
に接続されて構成される複数のメモリセルアレイと、第
１のビット線に接続された第１のトランスファゲート
と、隣接するメモリセルアレイとの間に配置されて、第
１のビット線に第１のトランスファゲートを介して選択
的に接続される第１のデータノードと第２のデータノー
ドを有する少なくとも一つのセンスアンプと、センスア
ンプとメモリセルとの間に配置されて、第１のデータノ
ードと第２のデータノードの少なくとも一方に直接、又
は第２のトランスファゲートを介して接続され、メモリ
セルユニットから読み出されたメモリセルのデータを一
時記憶する少なくとも一つのレジスタと、第１のビット
線に読み出されたデータをセンスアンプからレジスタに
書き込む際に、センスアンプの第１のデータノードと第
１のビット線との間を切り離すべく第１のトランスファ
ゲートを制御するゲート制御回路を備えたこと。 (6) (5) の構成に加え、複数のセンスアンプの第１のデ
ータノードと第２のデータノードの各々に接続された第
３のトランスファゲートと、第３のトランスファゲート
を介して接続される第２のビット線対と、第２のビット
線対を介してメモリセルのデータを記憶する第２のレジ
スタを備えたこと。 (7) (6) の構成に加え、第２のレジスタと第２のビット
線の間に設けられたデータ転送回路を備えたこと。 (8) ＤＲＡＭとメモリ制御回路を１チップ上に形成した
こと。（作用）本発明によれば、データの置き換えを行う際
に、読み出したデータの一時記憶レジスタからメモリセ
ルへの再書き込みの時間を省略し、引き続きチップ外部
からデータのメモリセルへの書き込みを行うことで、デ
ータの置き換えの時間を大幅に短縮することができる。
また、選択されたワード線に連なるメモリセルに対応す
るレジスタのみを選択的にＯＦＦするように制御するこ
とにより、レジスタワード線を再充電する必要がなくな
り、その分の消費電力を小さくすることができる。ま
た、ＤＲＡＭと制御回路を１チップ上に作り込むこと
で、両者を接続するためのバスラインの引き回しがなく
なることで、占有面積の縮小と高速化を達成できる。

【０００９】

【発明の実施の形態】以下、本発明の詳細を図示の実施
形態によって説明する。（第１の実施形態）図１は、本発明の第１の実施形態に
係わるＮＡＮＤ型ＤＲＡＭ及びメモリ制御回路の基本構
成を示すブロック図である。図２は、図１中のＮＡＮＤ
型ＤＲＡＭの概略構成を示すブロック図である。図３か
ら図５は、図２におけるメモリセルの直列接続部分と一
時記憶レジスタ及びセンスアンプを具体的に示す回路図
である。

【００１０】まず、メモリセルアレイ周辺部の構成につ
いて、図２〜図５を参照して説明する。メモリセルユニ
ットが複数個配列されたメモリセルアレイ１₁ 及び１₂
がセンスアンプ７を挟んで配置されている。メモリセル
アレイ１₁ ，１₂ の端部には、それぞれダミーセルアレ
イ２₁ ，２₂ が設けられている。メモリセルＭＣ及びダ
ミーセルＤＣは、通常のＤＲＡＭに用いられる１トラン
ジスタ／１キャパシタのセルである。

【００１１】センスアンプ７は、ｎＭＯＳトランジスタ
Ｑ41，Ｑ42とｐＭＯＳトランジスタＱ43，Ｑ44からなる
ＣＭＯＳフリップフロップである。センスアンプ７には
隣接してイコライズ回路６が設けられている。イコライ
ズ回路６は、ブリチャージ用ｎＭＯＳトランジスタＱ3
1，Ｑ32とイコライズ用ｎＭＯＳトランジスタＱ33によ
り構成されている。

【００１２】センスアンプ７及びイコライズ回路６とメ
モリセルアレイ１₁ ，１₂ の間に、再書込み用のレジス
タ４₁ ，４₂ が配置されている。この例ではレジスタ４
₁ ，４₂ は、メモリセルアレイ１₁ ，１₂ に用いられる
メモリセルＭＣと同じものを用いて構成されている。ワ
ード線ＷＬ0 〜ＷＬ3 ，／ＷＬ0 〜／ＷＬ3 で選択され
る３２個のメモリセルに対応して、レジスタ４₁ ，４₂
も各ビット線毎にレジスタワード線ＲＷＬ0 〜ＲＷＬ7
，ＲＷＬ8 〜ＲＷＬ15により選択される１６個のメモ
リセルが配置される。

【００１３】一方のメモリセルアレイ１₁ の４本のビッ
ト線ＢＬ0 〜ＢＬ3 （第１のビット線）はそれぞれ、ｎ
ＭＯＳトランジスタＱ11〜Ｑ14からなるトランスファゲ
ート３₁ を介して一つにまとめられて、センスアンプ７
の一方のデータノードＮ1 に接続されている。他方のメ
モリセル１₂ の４本のビット線／ＢＬ0 〜／ＢＬ3 はそ
れぞれ、ｎＭＯＳトランジスタＱ51〜Ｑ54からなるトラ
ンスファゲート３₂ を介して一つにまとめられて、セン
スアンプ７の他方のデータノードＮ2 に接続されてい
る。

【００１４】センスアンプ７のデータノードＮ1 ，Ｎ2
はそれぞれ、ｎＭＯＳトランジスタＱ21，Ｑ22からなる
トランスファゲート５を介してグローバルビット線ＧＢ
Ｌ，／ＧＢＬ（第２のビット線）に接続されている。グ
ローバルビット線ＧＢＬ，／ＧＢＬは、メモリセルアレ
イ１₁ ，１₂ にまたがって配設され、これが図示しない
データ入出力線に接続されることになる。

【００１５】読出し／書込み用ゲート制御回路８は、ア
ドレスに応じて各トランスファゲート３₁ ，３₂ ，５を
制御するためのものである。このゲート制御回路８は基
本的に、メモリセルからビット線に読出されたデータの
うち注目するビット線のデータのみをセンスアンプ７の
データノードに転送し、これをレジスタ４₁ ，４₂ の中
の注目するデータノードにビット線を切り離した状態で
再書込みするように、トランスファゲート３₁ ，３₂ を
制御する。

【００１６】図６は、図１に対応して従来技術におけ
る、汎用ＤＲＡＭ及びメモリ制御回路の概略構成を示し
たものである。従来においてはＮＡＮＤ型ＤＲＡＭに対
応するメモリ制御回路は提案されていなかった。

【００１７】図６を参照しながら、従来技術におけるメ
モリ制御回路の動作について説明する。図中の制御回路
１０は外部アクセス時にアクティブとなるチップセレク
ト信号／ＣＳ、外部アクセス要求がリードの時に
“Ｈ”、ライトの時に“Ｌ”となるリードライト制御信
号Ｒ，／Ｗ及びインターバルタイマ信号φＩが入力さ
れ、ＤＲＡＭに対し／ＲＡＳ，／ＣＡＳ，／ＷＥ，／Ｏ
Ｅを出力し、外部アクセス要求に対して準備が完了した
時に活性化するレディ信号／ＲＤＹを出力すると共に、
各種バッファ１１〜１３に対して出力イネーブル信号／
ＯＥ1 〜／ＯＥ3 を出力するものである。

【００１８】図中のカウンタ１４は、リフレッシュ時に
ロウアドレスを発生させるためのもので、／ＯＥ1 の立
ち上がりのタイミングでカウント値が１上がる、ＤＲＡ
Ｍのロウアドレスのビット線と同じビット数を持つもの
である。リフレッシュ用アドレスバッファ１１は、／Ｏ
Ｅ1 が活性化された時にカウンタ１４のカウント値をロ
ウアドレスとしてアドレスバスに出力する。ロウアドレ
スバッファ１２は、／ＯＥ2 が活性化された時にロウア
ドレス信号をアドレスバスに出力する。カラムアドレス
バッファ１３は、／ＯＥ3 が活性化された時にＣＯＬＵ
ＭＮアドレス信号をアドレスバスに出力する。インター
バルタイマ１５は、一定間隔でφＩを発生させリフレッ
シュのタイミングを生成するものである。

【００１９】また、図中の１６はアドレスバッファ、１
７は／ＲＡＳや／ＣＡＳ等のバッファ、２０はメモリセ
ルアレイ、２１はロウデコーダ、２２はカラムデコー
ダ、２３はセンスアンプ、２４はデータ入力バッファを
示している。

【００２０】本実施形態のＮＡＮＤ型ＤＲＡＭに対する
メモリ制御回路１０では、これに加えてチップ外部、特
にハードディスクやディスクキャッシュとのデータの置
き換えであるか否かを示す信号が入る。図１に示すよう
に、本実施形態では／ＡＬ1という信号を受け、この信
号はチップ外部、特にハードディスクやディスクキャッ
シュとのデータを置き換える際に“Ｌ”となるものであ
る。後述するようにこの信号が入ると、／ＣＡＳ，／Ｗ
Ｅ，／ＯＥが図１３、１４に示すように制御される。

【００２１】次に、外部アクセス要求時の動作について
説明する。まず、／ＣＳがアクティブになると、制御回
路１０はアクセス動作を開始する。制御回路１０がリフ
レッシュ動作との競合をチェックし、競合がなければロ
ウアドレスバッファ１２に対して／ＯＥ2 をアクティブ
とし、このアドレスバッファ１２を通してロウアドレス
を出力し、／ＲＡＳをアクティブとする。一定時間後、
／ＯＥ2 をインアクティブ、／ＯＥ3 をアクティブと
し、カラムアドレスを出力し、次に／ＣＡＳをアクティ
ブとする。またＲ，／Ｗ信号に従って、リードサイクル
であれば／ＯＥを活性化し、ライトサイクルであれば／
ＷＥを活性化する。

【００２２】図７から図１０には、従来技術における読
み出しと書き込みのサイクルが示してある。図７はブロ
ック‐シリアル‐モード‐リード、図８はブロック‐シ
リアル‐モード‐ライト、図９はファースト‐ページ‐
モード‐リード、図１０はファースト‐ページ‐モード
‐ライトである。

【００２３】これらの図に示されているように、従来技
術のメモリ制御回路では、１回のサイクル中に／ＯＥの
みか、／ＷＥのみ活性化される。通常、主記憶とディス
クキャッシュやハードディスクとのデータのやりとり
は、ブロック単位でのデータの置き換えとなる。ここ
で、従来技術におけるＮＡＮＤ型ＤＲＡＭを主記憶とし
て使用した場合、ハードディスク等とのデータのやり取
りは、まず読み出しサイクルに設定した後に、メモリ制
御回路で発生した／ＯＥ信号を受けてデータを一時記憶
レジスタに記憶させると同時にハードディスク等に読み
出し、次にこの一時記憶レジスタからメモリセルに再書
き込みを行う。次に、書き込みサイクルに設定した後
に、メモリ制御回路で発生した／ＷＥ信号を受け、ハー
ドディスク等から送られたデータをまず一時記憶レジス
タに書き込み、次にメモリセルに書き込む。データをブ
ロック単位でハードディスク等と置き換える場合、読み
出したデータは再書き込みの必要はない。

【００２４】ここで、従来汎用ＤＲＡＭで使われてきた
リード‐モディファイ‐ライト動作では、図１１、１２
に示すように、１回のＣＡＳサイクル中に／ＯＥと／Ｗ
Ｅを入れる必要があり、／ＣＡを高速にトグルすること
ができないことと、リストアサイクルを省略することが
できない問題点があった。よって、図１３、１４に示す
ように、前記リードサイクルとライトサイクル中で一時
記憶レジスタからメモリセルへの再書き込みを行う時間
に、／ＷＥと／ＣＡＳをトグルさせて外から書き込むよ
うにメモリを制御すれば、時間は半分に短縮できるはず
である。

【００２５】なお、図１１は従来のリード‐モディファ
イ‐ライトサイクルをＮＡＮＤ型ＤＲＡＭのブロック‐
シリアル‐モードにそのまま適用してデータの置き換え
を行うタイムチャートの前半部、図１２はそれに続くリ
ストアのための後半部である。また、図１３は本実施形
態におけるブロック‐シリアル‐モードでのデータの置
き換えのタイムチャート、図１４は本実施形態における
ファースト‐ページ‐モードでのデータの置き換えのタ
イムチャートである。

【００２６】上記の点に着目して本実施形態では図１に
示すように、まずメモリ制御回路１０でハードディスク
等とのデータのブロック単位でのやり取りか否かを信号
ＡＬ1 が入るか否かで判断する。そして、この信号ＡＬ
1 が入力された場合、図７、８に示すような、本来一時
記憶レジスタからメモリセルに再書き込みを行うリスト
アサイクルを省略し、メモリ制御回路１０から／ＷＥと
／ＣＡＳトグルさせて、ハードディスク等からＤＲＡＭ
にデータを書き込む。従ってメモリ制御回路１０は、デ
ータの置き換えを行う１回のサイクル中に、／ＯＥ信号
と／ＷＥ信号の両方を出すことになる。

【００２７】図１３、１４と図７から図１０を比較する
と、本実施形態では従来技術に比してブロック単位での
データの置き換えのための時間は大幅に短縮されること
が明白である。また、１本のワード線に連なるメモリセ
ルの全データを読み出す場合、ＲＷＬをＯＦＦしたまま
にしておけば、消費電力を低減することもでき、タイミ
ングを最適化することで、一層の高速化も図れる。（第２の実施形態）図１５から図１８は、図３から図５
に示された基本構成を含むＮＡＮＤ型ＤＲＡＭ１チップ
の全体的な構成を示したものである。図１５（ａ）は本
実施形態のＮＡＮＤ型ＤＲＡＭの全体の概略構成を示し
た図であり、６４Ｍビットのメモリセルアレイが４つ配
置されている。図１５（ｂ）（ｃ）はその一部を拡大し
たものである。

【００２８】図１６は、第２のビット線から第２のレジ
スタにデータを転送する第２のセンスアンプと第２のレ
ジスタから第２のビット線にデータを書き込むための書
き込みバッファを示す。図１７は、第２のレジスタの具
体的な構成（ａ）と、データ転送制御回路（ｂ）を示
す。また、図１８は図１６における書き込みバッファの
具体的な構成を示す。

【００２９】この例では、チップ外部とデータのやり取
りをするＩ／ＯレジスタとＩ／Ｏレジスタから第２のビ
ット線にデータを書き込む書き込み回路と、第２のビッ
ト線からＩ／Ｏレジスタにデータを読み出す読み出し回
路を、通常の読み出し書き込みサイクルか、ハードディ
スク等とのデータの置き換えかに応じて、制御の仕方を
変える。

【００３０】従来、一時記憶レジスタからメモリセルに
再書き込みを行う時間には、このＩ／ＯレジスタとＩ／
Ｏレジスタから第２のビット線にデータを書き込む書き
込み回路と、第２のビット線からＩ／Ｏレジスタにデー
タを読み出す読み出し回路は図１７（ｂ）の制御回路に
よって、ＯＦＦされていた。ここで、図１のメモリ制御
回路１０は、ハードディスク等とのデータ置き換えか否
かをまず判断し、置き換えであると判定された場合に
は、前記一時記憶レジスタからメモリセルへ再書き込み
をする時間に／ＷＥ信号を出す事により、図１７（ｂ）
の制御回路と通じてＩ／ＯレジスタとＩ／Ｏレジスタか
ら第２のビット線にデータを書き込む書き込みバッファ
回路をＯＮするようにＮＡＮＤ型ＤＲＡＭを制御する。

【００３１】図１９に、本実施形態に対応したデータの
置き換えモードに対応したタイミングチャートを示す。
図１９の（ａ）はブロック‐シリアル‐モード、（ｂ）
はファースト‐ページ‐モードである。比較のために図
２０及び図２１に、従来型の読み出し、書き込み時のタ
イミングチャートを示す。図２０はブロック‐シリアル
‐モードで、（ａ）はリードサイクル、（ｂ）はライト
サイクルである。図２１はファースト‐ページ‐モード
で、（ａ）はリードサイクル、（ｂ）はライトサイクル
である。

【００３２】図１９を図２０及び図２１と比較すると、
データの置き換えの時間を大幅に低減できることが分
る。（第３の実施形態）図２２は、本発明の第３の実施形態
におけるメモリ制御回路とＮＡＮＤ型ＤＲＡＭの基本構
成を示すブロック図である。この実施形態におけるメモ
リ制御回路１０は、ＣＫ1 ，ＣＫ2 という２種類のクロ
ックを発生させる。ＣＫ1 は、このＤＲＡＭの通常の読
み出し、書き込みのためのサイクルを与えるものであ
る。ＣＫ2 は、このＤＲＡＭを主記憶に使用してハード
ディスク等と、ワード線の立ち上がりによってビット線
に出てきた全セルデータの置き換えのためのクロックで
ある。

【００３３】この場合、選択されるワード線に連なるメ
モリセルの全データの置き換えであるという信号ＡＬ2
が入った場合、ＣＫ2 を出力すると共に、レジスタから
メモリセルへの再書き込み時間に／ＷＥと／ＣＡＳを出
し、全ＲＷＬをＯＦＦするように制御する。よって、再
書き込みのための時間が省略されるだけでなく、クロッ
クサイクルも短くなることで、より一層の高速化を達成
できる。

【００３４】なお、本発明は上述した各実施形態に限定
されるものではない。実施形態ではＮＡＮＤ型のＤＲＡ
Ｍを例に説明したが、本発明はこの種のＤＲＡＭに限る
ものではなく、一時記憶用レジスタを有する半導体記憶
装置であれば適用できる。その他、本発明の要旨を逸脱
しない範囲で、種々変形して実施することができる。

【００３５】

【発明の効果】以上説明したように本発明によれば、デ
ータ置き換えのための１回のサイクル中にアウトプット
‐イネーブル信号とライト‐イネーブル信号の両方を発
生することにより、外部とのデータの置き換えに要する
時間を大幅に短縮することができる。また、１本のワー
ド線に連なるメモリセルの全データを読み出す場合、レ
ジスタワード線をＯＦＦするように制御すれば、消費電
力の低減も達成することができる。

【図面の簡単な説明】

【図１】第１の実施形態に係わるＮＡＮＤ型ＤＲＡＭ及
びメモリ制御回路の基本構成を示すブロック図。

【図２】図１中のＮＡＮＤ型ＤＲＡＭの概略構成を示す
ブロック図。

【図３】図２中のＮＡＮＤ型ＤＲＡＭにおけるメモリセ
ルの直列接続部分の一部を示す回路構成図。

【図４】図２中のＮＡＮＤ型ＤＲＡＭにおける一時記憶
レジスタ及びセンスアンプを示す回路構成図。

【図５】図２中のＮＡＮＤ型ＤＲＡＭにおけるメモリセ
ルの直列接続部分の残りの部分を示す回路構成図。

【図６】従来技術におけるＮＡＮＤ型ＤＲＡＭ及びメモ
リ制御回路の基本構成を示すブロック図。

【図７】本発明の第１の実施形態に対応した、従来技術
におけるブロック‐シリアル‐モードでのデータの読み
出しのタイミングを示す。

【図８】第１の実施形態に対応した、従来技術における
ブロック‐シリアル‐モードでのデータの書き込みのタ
イミングを示す図。

【図９】第１の実施形態に対応した、従来技術における
ファースト‐モードでのデータの読み出しのタイミング
を示す図。

【図１０】第１の実施形態に対応した、従来技術におけ
るファースト‐モードでのデータの書き込みのタイミン
グを示す図。

【図１１】ＮＯＲ型セルを持つ汎用ＤＲＡＭにおけるリ
ード‐モディファイ‐ライト動作を、ＮＡＮＤ型ＤＲＡ
Ｍの従来技術におけるブロック‐シリアル‐モードに適
用した場合のタイミングチャートの前半を示す図。

【図１２】図１１に引き続く後半部を示す図。

【図１３】第１の実施形態におけるブロック‐シリアル
‐モードでのデータの置き換えのタイミングを示す図。

【図１４】第１の実施形態におけるファースト‐ページ
‐モードでのデータの置き換えのタイミングを示す図。

【図１５】第２の実施形態に係わるＮＡＮＤ型ＤＲＡＭ
のチップの全体構成及び一部を拡大して示す図。

【図１６】第２の実施形態における書き込みバッファの
具体的な回路構成を示す図。

【図１７】第２の実施形態における第２のレジスタの具
体的構成とデータ転送制御回路を示す図。

【図１８】第２の実施形態における書き込みバッファの
具体的な回路構成を示す図。

【図１９】第２の実施形態におけるブロック‐シリアル
‐モード及びファースト‐ページ‐モードでのデータの
置き換えのタイミングを示す図。

【図２０】第２の実施形態に対応した、従来技術におけ
るブロック‐シリアル‐モードでのデータの読み出し及
び書き込みのタイミングを示す図。

【図２１】第２の実施形態に対応した、従来技術におけ
るファースト‐ページ‐モードでのデータ読み出し及び
書き込みのタイミングを示す図。

【図２２】第３の実施形態に係わるＮＡＮＤ型ＤＲＡＭ
及びメモリ制御回路の基本構成を示すブロック図。

【符号の説明】

１…メモリセルアレイ２…ダミーセルアレイ３…トランスファゲート４…再書込み用のレジスタ５…トランスファゲート６…イコライズ回路７…センスアンプ８…ゲート制御回路１０…制御回路１１…リフレッシュ用アドレスバッファ１２…ロウアドレスバッファ１３…カラムアドレスバッファ１４…リフレッシュ用カウンタ１５…インターバルタイマ１６…アドレスバッファ２０…メモリセルアレイ２１…ロウデコーダ２２…カラムデコーダ２３…センスアンプ２４…データ入力バッファ

Claims

【特許請求の範囲】

【請求項１】互いに交差配置された複数本のワード線及
びビット線によって選択される複数のメモリセルと、こ
れらのメモリセルのデータを一時記憶するレジスタと、
前記メモリセルに対して外部とのデータの置き換えを指
示する信号が入ったか否かを判定する判定回路とを備え
た半導体記憶装置に対し、前記判定回路によりデータの置き換えと判定された場
合、データ置き換えのための１回のサイクル中に、前記
メモリセルからのデータ読み出し及び一時記憶レジスタ
へのストアサイクル中に外部へデータを出力することを
可とする信号（アウトプット‐イネーブル）と、前記一
時記憶レジスタから前記メモリセルへのリストアサイク
ル中に外部よりメモリセルにデータを書き込み可とする
信号（ライト‐イネーブル）の両方を発生することを特
徴とするメモリ制御回路を有する半導体記憶システム。