JPH07193140A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH07193140A JPH07193140A JP5333422A JP33342293A JPH07193140A JP H07193140 A JPH07193140 A JP H07193140A JP 5333422 A JP5333422 A JP 5333422A JP 33342293 A JP33342293 A JP 33342293A JP H07193140 A JPH07193140 A JP H07193140A
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- JP
- Japan
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- gate electrode
- trench
- memory device
- semiconductor memory
- transistor
- Prior art date
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Abstract
(57)【要約】
【目的】 高集積化を可能にする。
【構成】 半導体基板１に形成されたトレンチの内壁に
沿って絶縁膜１１を介して形成されるゲート電極１２
と、ゲート電極１２をゲート電極としてこのゲート電極
１２の外側に形成される第１導電型のＭＯＳトランジス
タ５，３，１０と、ゲート電極１２をゲート電極として
このゲート電極１２の内側に形成される、蓄積電極１４
を有する第２導電型のＭＯＳトランジスタ１７，１８
と、を備えていることを特徴とする。
沿って絶縁膜１１を介して形成されるゲート電極１２
と、ゲート電極１２をゲート電極としてこのゲート電極
１２の外側に形成される第１導電型のＭＯＳトランジス
タ５，３，１０と、ゲート電極１２をゲート電極として
このゲート電極１２の内側に形成される、蓄積電極１４
を有する第２導電型のＭＯＳトランジスタ１７，１８
と、を備えていることを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、２つのＭＯＳＦＥＴと
蓄積電極（キャパシタ）により形成されるゲイン・メモ
リセルを有する半導体記憶装置に関するものである。
蓄積電極（キャパシタ）により形成されるゲイン・メモ
リセルを有する半導体記憶装置に関するものである。
【０００２】
【従来の技術】近年、ＭＯＳ型のＤＲＡＭ（Dynamic Ra
ndom Access Memory）は、素子の微細化により高集積
化、大容量化の一途を辿っている。そして１ギガビット
以降の時代になると、デバイスの信頼性の確保と、チッ
プの消費電力を削減するために、低電圧化が不可欠とな
っている。しかし、従来のスタック型やトレンチ型セル
において、１Ｖで動作するようにキャパシタや雑音耐性
を大きくしようとすると、非常に薄い酸化膜を形成した
り、極端に深いトレンチを形成しなければならなくな
る。この問題を解決するために、セル自体に増幅機能を
持たせたゲイン・セルがS.Shukuri 等によって提案、試
作されている（S.Shukuri et al,“A Complementary Ga
in Cel Technology for Sub-1V Supply DRAMs ”、IEDM
Tech. Dig., p1006(1992)参照）。このゲイン・セルは
書き込み用（ｐチャネル）と読み出し用（ｎチャネル）
の２個トランジスタと、蓄積キャパシタで構成され、キ
ャパシタ容量を増やさずに、信号増幅と雑音耐性を大き
くできることが知られている。このゲイン・セルの等価
回路図を図９に、縦断面図を図８に示す。図９におい
て、書き込み用トランジスタ７１のゲートがワード線Ｗ
Ｌに、ソースがビット線ＢＬに、ドレインが読み出し用
トランジスタ７２のゲート内に設けられた蓄積電極５８
に接続されている。一方、読み出し用トランジスタ７２
のゲートがワード線ＷＬに、ドレインがビット線に、ソ
ースが接地されている。そして、このゲイン・セルの実
際の構造は図８から分かるように、ｐ型基板５１上にｐ
型の埋め込み層５２が形成され、この埋め込み層５２上
にｎウェル５３が形成されている。そして、このような
半導体基板上にプレーナ型のトランジスタ（書き込み
用）が形成されるとともに、このトランジスタに隣接し
てトレンチが形成され、このトレンチ内に蓄積電極５８
と薄膜トランジスタ（以下、ＴＦＴともいう）６０が形
成されている。なお、ＴＦＴ６０が読み出し用トランジ
スタとなる。蓄積電極５８は、ポリシリコンパッド５６
を介して書き込み用トランジスタのドレイン７１ａに接
続されている。また、書き込み用トランジスタのソース
７１ｂは相互接続用のポリシリコンパッド５７を介して
ビット線ＢＬに接続されている。
ndom Access Memory）は、素子の微細化により高集積
化、大容量化の一途を辿っている。そして１ギガビット
以降の時代になると、デバイスの信頼性の確保と、チッ
プの消費電力を削減するために、低電圧化が不可欠とな
っている。しかし、従来のスタック型やトレンチ型セル
において、１Ｖで動作するようにキャパシタや雑音耐性
を大きくしようとすると、非常に薄い酸化膜を形成した
り、極端に深いトレンチを形成しなければならなくな
る。この問題を解決するために、セル自体に増幅機能を
持たせたゲイン・セルがS.Shukuri 等によって提案、試
作されている（S.Shukuri et al,“A Complementary Ga
in Cel Technology for Sub-1V Supply DRAMs ”、IEDM
Tech. Dig., p1006(1992)参照）。このゲイン・セルは
書き込み用（ｐチャネル）と読み出し用（ｎチャネル）
の２個トランジスタと、蓄積キャパシタで構成され、キ
ャパシタ容量を増やさずに、信号増幅と雑音耐性を大き
くできることが知られている。このゲイン・セルの等価
回路図を図９に、縦断面図を図８に示す。図９におい
て、書き込み用トランジスタ７１のゲートがワード線Ｗ
Ｌに、ソースがビット線ＢＬに、ドレインが読み出し用
トランジスタ７２のゲート内に設けられた蓄積電極５８
に接続されている。一方、読み出し用トランジスタ７２
のゲートがワード線ＷＬに、ドレインがビット線に、ソ
ースが接地されている。そして、このゲイン・セルの実
際の構造は図８から分かるように、ｐ型基板５１上にｐ
型の埋め込み層５２が形成され、この埋め込み層５２上
にｎウェル５３が形成されている。そして、このような
半導体基板上にプレーナ型のトランジスタ（書き込み
用）が形成されるとともに、このトランジスタに隣接し
てトレンチが形成され、このトレンチ内に蓄積電極５８
と薄膜トランジスタ（以下、ＴＦＴともいう）６０が形
成されている。なお、ＴＦＴ６０が読み出し用トランジ
スタとなる。蓄積電極５８は、ポリシリコンパッド５６
を介して書き込み用トランジスタのドレイン７１ａに接
続されている。また、書き込み用トランジスタのソース
７１ｂは相互接続用のポリシリコンパッド５７を介して
ビット線ＢＬに接続されている。
【０００３】
【発明が解決しようとする課題】このような従来の半導
体記憶装置においては、図８から分かるように、書き込
み用トランジスタと、その中に読み出し用トランジスタ
が設けられるトレンチとが隣り合うように配置されてい
るため、ゲイン・セルの占有面積が広く、高集積化に向
かないという問題があった。
体記憶装置においては、図８から分かるように、書き込
み用トランジスタと、その中に読み出し用トランジスタ
が設けられるトレンチとが隣り合うように配置されてい
るため、ゲイン・セルの占有面積が広く、高集積化に向
かないという問題があった。
【０００４】本発明は、上記事情を考慮してなされたも
のであって、セルの占有面積を可及的に小さくすること
が可能で、高集積化することのできる半導体記憶装置を
提供することを目的とする。
のであって、セルの占有面積を可及的に小さくすること
が可能で、高集積化することのできる半導体記憶装置を
提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明による半導体記憶
装置は、半導体基板に形成されたトレンチの内壁に沿っ
て絶縁膜を介して形成されるゲート電極と、前記ゲート
電極をゲート電極としてこのゲート電極の外側に形成さ
れる第１導電型のＭＯＳトランジスタと、前記ゲート電
極をゲート電極としてこのゲート電極の内側に形成され
る、蓄積電極を有する第２導電型のＭＯＳトランジスタ
と、を備えていることを特徴とする。
装置は、半導体基板に形成されたトレンチの内壁に沿っ
て絶縁膜を介して形成されるゲート電極と、前記ゲート
電極をゲート電極としてこのゲート電極の外側に形成さ
れる第１導電型のＭＯＳトランジスタと、前記ゲート電
極をゲート電極としてこのゲート電極の内側に形成され
る、蓄積電極を有する第２導電型のＭＯＳトランジスタ
と、を備えていることを特徴とする。
【０００６】
【作用】このように構成された本発明の半導体記憶装置
によれば、トレンチの内壁に沿って形成されたゲート電
極の外側に第１導電型のＭＯＳトランジスタが、内側に
第２導電型のＭＯＳトランジスタが形成されることによ
り、これらのトランジスタによってゲイン・セルを構成
すれば従来の場合に比べてゲイン・セルの占有面積を小
さくすることが可能となり、高集積化を行なうことがで
きる。
によれば、トレンチの内壁に沿って形成されたゲート電
極の外側に第１導電型のＭＯＳトランジスタが、内側に
第２導電型のＭＯＳトランジスタが形成されることによ
り、これらのトランジスタによってゲイン・セルを構成
すれば従来の場合に比べてゲイン・セルの占有面積を小
さくすることが可能となり、高集積化を行なうことがで
きる。
【０００７】
【実施例】本発明による半導体記憶装置の一実施例の平
面図を図２に、ビット線方向の切断線Ａ−Ａによって切
断した場合の断面図を図１（ａ）に、ワード線方向の切
断線Ｂ−Ｂによって切断した場合の断面図を図１（ｂ）
に示す。この実施例の半導体記憶装置はＤＲＡＭであっ
て、埋め込みｐ型層２及びウェル３が形成されたｐ型半
導体基板１の素子分離領域に素子分離用のトレンチ分離
埋め込み酸化膜４が形成され（図１（ｂ）参照）、素子
領域上にｐ型拡散層５が形成されているとともに、マト
リックス状に配列された複数のトレンチ９1 ，９2 ，９
3 ，９4 が設けられている（図２参照）。そして、これ
らのトレンチの底部には、ｐ型の不純物層１０が形成さ
れている。そして、このトレンチ内においては、トレン
チの内壁に沿ってゲート絶縁膜１１を介してゲート電極
１２が形成されているとともに、このゲート電極１２に
沿って絶縁膜１３を介して蓄積電極１４が形成され、ト
レンチの中央部にはＴＦＴチャネル１８が形成されてい
る。このＴＦＴチャネル１８は絶縁膜１６によって蓄積
電極１４とは電気的に絶縁されているとともに、一端が
トレンチの底部からｐ型基板１内に形成されたｎ＋層１
７まで延びており、他端はビット線２０に接続されてい
る。
面図を図２に、ビット線方向の切断線Ａ−Ａによって切
断した場合の断面図を図１（ａ）に、ワード線方向の切
断線Ｂ−Ｂによって切断した場合の断面図を図１（ｂ）
に示す。この実施例の半導体記憶装置はＤＲＡＭであっ
て、埋め込みｐ型層２及びウェル３が形成されたｐ型半
導体基板１の素子分離領域に素子分離用のトレンチ分離
埋め込み酸化膜４が形成され（図１（ｂ）参照）、素子
領域上にｐ型拡散層５が形成されているとともに、マト
リックス状に配列された複数のトレンチ９1 ，９2 ，９
3 ，９4 が設けられている（図２参照）。そして、これ
らのトレンチの底部には、ｐ型の不純物層１０が形成さ
れている。そして、このトレンチ内においては、トレン
チの内壁に沿ってゲート絶縁膜１１を介してゲート電極
１２が形成されているとともに、このゲート電極１２に
沿って絶縁膜１３を介して蓄積電極１４が形成され、ト
レンチの中央部にはＴＦＴチャネル１８が形成されてい
る。このＴＦＴチャネル１８は絶縁膜１６によって蓄積
電極１４とは電気的に絶縁されているとともに、一端が
トレンチの底部からｐ型基板１内に形成されたｎ＋層１
７まで延びており、他端はビット線２０に接続されてい
る。
【０００８】なお、ゲート電極１２はワード線方向にお
いて、トレンチ−トレンチ間（例えば、図２においてト
レンチ９1 とトレンチ９3 の間）を接続するため、基板
表面にまで延びている。この基板表面まで延びているゲ
ート電極１２はワード線となり、ｐ型拡散領域５とは酸
化膜６、窒化膜７、および酸化膜８によって電気的に絶
縁されている（図１（ｂ）参照）。
いて、トレンチ−トレンチ間（例えば、図２においてト
レンチ９1 とトレンチ９3 の間）を接続するため、基板
表面にまで延びている。この基板表面まで延びているゲ
ート電極１２はワード線となり、ｐ型拡散領域５とは酸
化膜６、窒化膜７、および酸化膜８によって電気的に絶
縁されている（図１（ｂ）参照）。
【０００９】また、ビット線２０はビット線方向におい
て、ｐ型拡散領域５とのコンタクトを取るためのシャン
ト用コンタクト１９が設けられている（図２参照）。
て、ｐ型拡散領域５とのコンタクトを取るためのシャン
ト用コンタクト１９が設けられている（図２参照）。
【００１０】このように構成された本実施例の半導体記
憶装置においては、トレンチ内に設けられたゲート電極
１２をゲート電極とし、ｐ型拡散領域５をソースとし、
ｐ層１０をドレインとし、ｎウェル３をチャネルとする
ｐチャネルＭＯＳトランジスタが形成される。またトレ
ンチ内に設けられたゲート電極１２をゲート電極とし、
ｎ＋領域１７をソースとし、ＴＦＴチャネル１８をチャ
ネルとし、チャネル１８とゲート電極との間に蓄積電極
１４が設けられたｎチャネルのＴＦＴトランジスターが
形成される。その結果、これらのトランジスタの接続の
等価回路は図９に示した回路と同一となる。したがっ
て、トレンチの内壁に沿って絶縁膜を介して形成された
ゲート電極１２の外側に形成されるｐチャネルＭＯＳト
ランジスタと、ゲート電極１２の内側に形成される蓄積
電極１４を有するｎチャネルのＴＦＴトランジスタとを
備えたゲイン・セルを得ることができる。このゲイン・
セルにデータを書き込む場合は、ｐチャネルトランジス
タをＯＮにして、蓄積電極１４にデータを書き込む。す
ると、蓄積電極１４の電荷量が変化することによってｎ
チャネルのＴＦＴのしきい値が違ってくるのでｎチャネ
ルのＴＦＴの電流をセンスすることによって書き込まれ
たデータを読み出すことができる。
憶装置においては、トレンチ内に設けられたゲート電極
１２をゲート電極とし、ｐ型拡散領域５をソースとし、
ｐ層１０をドレインとし、ｎウェル３をチャネルとする
ｐチャネルＭＯＳトランジスタが形成される。またトレ
ンチ内に設けられたゲート電極１２をゲート電極とし、
ｎ＋領域１７をソースとし、ＴＦＴチャネル１８をチャ
ネルとし、チャネル１８とゲート電極との間に蓄積電極
１４が設けられたｎチャネルのＴＦＴトランジスターが
形成される。その結果、これらのトランジスタの接続の
等価回路は図９に示した回路と同一となる。したがっ
て、トレンチの内壁に沿って絶縁膜を介して形成された
ゲート電極１２の外側に形成されるｐチャネルＭＯＳト
ランジスタと、ゲート電極１２の内側に形成される蓄積
電極１４を有するｎチャネルのＴＦＴトランジスタとを
備えたゲイン・セルを得ることができる。このゲイン・
セルにデータを書き込む場合は、ｐチャネルトランジス
タをＯＮにして、蓄積電極１４にデータを書き込む。す
ると、蓄積電極１４の電荷量が変化することによってｎ
チャネルのＴＦＴのしきい値が違ってくるのでｎチャネ
ルのＴＦＴの電流をセンスすることによって書き込まれ
たデータを読み出すことができる。
【００１１】以上説明したように、本実施例の半導体記
憶装置によれば、トレンチの内壁に沿って形成されたゲ
ート電極の外側にｐチャネルＭＯＳトランジスタが、内
側に蓄積電極を有するｎチャネルＴＦＴが形成されるこ
とにより、従来のゲイン・セルに比べて占有面積を小さ
くすることができ、高集積化を行うことができる。
憶装置によれば、トレンチの内壁に沿って形成されたゲ
ート電極の外側にｐチャネルＭＯＳトランジスタが、内
側に蓄積電極を有するｎチャネルＴＦＴが形成されるこ
とにより、従来のゲイン・セルに比べて占有面積を小さ
くすることができ、高集積化を行うことができる。
【００１２】なお、上記実施例においては、トレンチ内
に設けられたゲート電極１２の外側にｐチャネルＭＯＳ
トランジスタを、内側にｎチャネルのＴＦＴを形成した
が、ゲート電極１２の外側にｎチャネルＭＯＳトランジ
スタを、内側にｐチャネルＭＯＳトランジスタを形成す
ることも可能である。この場合は、書き込み用にｎチャ
ネルＭＯＳトランジスタが、読み出し用にｐチャネルＴ
ＦＴが用いられる。
に設けられたゲート電極１２の外側にｐチャネルＭＯＳ
トランジスタを、内側にｎチャネルのＴＦＴを形成した
が、ゲート電極１２の外側にｎチャネルＭＯＳトランジ
スタを、内側にｐチャネルＭＯＳトランジスタを形成す
ることも可能である。この場合は、書き込み用にｎチャ
ネルＭＯＳトランジスタが、読み出し用にｐチャネルＴ
ＦＴが用いられる。
【００１３】次に本実施例による半導体記憶装置の製造
方法を図３乃至図７を参照して説明する。
方法を図３乃至図７を参照して説明する。
【００１４】まず、ｐ型の半導体基板１中に埋め込みｐ
型層２を形成した後、ｎ型の不純物をイオン注入し、熱
処理することによって埋め込みｐ型層２上にｎウェル３
を形成する（図３（ａ）参照）。続いて、トレンチ分離
法を用いて深さが例えば３０００オングストロームの素
子分離酸化膜４を形成する（図３（ｂ）参照）。次に例
えば、ボロンのイオン注入を行ない、ｐ型拡散層５を形
成した後、基板表面を酸化し、厚さが例えば５００オン
グストロームの酸化膜（ＳｉＯ2 ）６を形成する（図３
（ａ）、（ｂ）参照）。その後、ＣＶＤ法を用いてＳｉ
ＮからなるＣＶＤ窒化膜７およびＳｉＯ2 からなるＣＶ
Ｄ酸化膜８を７００オングストロームおよび３０００オ
ングストローム各々堆積する（図３（ａ）、（ｂ）参
照）。続いて、フォトリソグラフィーと異方性エッチン
グ（例えばＲＩＥ）を用いて基板上の素子領域中に複数
個のトレンチ９を形成する（図３（ａ）、（ｂ）参
照）。このトレンチ９の深さは例えば０．７μｍとす
る。次に、トレンチ９の内壁を軽く酸化（例えば膜厚１
００オングストローム）し、例えばボロンをイオン注入
することによってトレンチ９の底部にｐ型の不純物層
（以下、ｐ層という）１０を形成した後、緩衝液ＮＨ4
Ｆを用いてトレンチ内壁の酸化膜（図示せず）を除去す
る（図３（ａ）、（ｂ）参照）。続いて、トレンチ９の
内壁および底部に例えばＳｉＯ2 からなる厚さ１００オ
ングストロームのゲート絶縁膜１１を形成する（図４
（ａ）、（ｂ）参照）。そして、ボロンがドープされた
ポリシリコンを例えば７００オングストローム堆積した
後、ＲＩＥ法を用いてトレンチ９の側壁に残し、ゲート
電極１２とする（図４（ａ）、（ｂ）参照）。なお、こ
のとき、ワード線方向の基板上にはトレンチ−トレンチ
間のワード線を繋ぐためにゲート電極１２が残されてい
る（図４（ｂ）参照）。
型層２を形成した後、ｎ型の不純物をイオン注入し、熱
処理することによって埋め込みｐ型層２上にｎウェル３
を形成する（図３（ａ）参照）。続いて、トレンチ分離
法を用いて深さが例えば３０００オングストロームの素
子分離酸化膜４を形成する（図３（ｂ）参照）。次に例
えば、ボロンのイオン注入を行ない、ｐ型拡散層５を形
成した後、基板表面を酸化し、厚さが例えば５００オン
グストロームの酸化膜（ＳｉＯ2 ）６を形成する（図３
（ａ）、（ｂ）参照）。その後、ＣＶＤ法を用いてＳｉ
ＮからなるＣＶＤ窒化膜７およびＳｉＯ2 からなるＣＶ
Ｄ酸化膜８を７００オングストロームおよび３０００オ
ングストローム各々堆積する（図３（ａ）、（ｂ）参
照）。続いて、フォトリソグラフィーと異方性エッチン
グ（例えばＲＩＥ）を用いて基板上の素子領域中に複数
個のトレンチ９を形成する（図３（ａ）、（ｂ）参
照）。このトレンチ９の深さは例えば０．７μｍとす
る。次に、トレンチ９の内壁を軽く酸化（例えば膜厚１
００オングストローム）し、例えばボロンをイオン注入
することによってトレンチ９の底部にｐ型の不純物層
（以下、ｐ層という）１０を形成した後、緩衝液ＮＨ4
Ｆを用いてトレンチ内壁の酸化膜（図示せず）を除去す
る（図３（ａ）、（ｂ）参照）。続いて、トレンチ９の
内壁および底部に例えばＳｉＯ2 からなる厚さ１００オ
ングストロームのゲート絶縁膜１１を形成する（図４
（ａ）、（ｂ）参照）。そして、ボロンがドープされた
ポリシリコンを例えば７００オングストローム堆積した
後、ＲＩＥ法を用いてトレンチ９の側壁に残し、ゲート
電極１２とする（図４（ａ）、（ｂ）参照）。なお、こ
のとき、ワード線方向の基板上にはトレンチ−トレンチ
間のワード線を繋ぐためにゲート電極１２が残されてい
る（図４（ｂ）参照）。
【００１５】次に、ポリシリコンからなるゲート電極１
２の表面を酸化して厚さが例えば５００オングストロー
ムの酸化膜１３を形成した後、全面をＲＩＥ法を用いて
エッチングすることによってトレンチ９の底部の酸化膜
１１を除去する（図５（ａ）、（ｂ）参照）。なお、酸
化した場合は単結晶シリコンよりもポリシリコンのほう
が酸化速度が速いため、トレンチ９の底部の酸化膜１１
の厚さよりもゲート電極１２上の酸化膜１３の厚さが厚
くなり、これを利用してエッチングを行なっている。続
いて、例えばボロンがドープされたポリシリコンを５０
０オングストローム堆積して全面をＲＩＥ法を用いてエ
ッチングを行ない、トレンチ９内のゲート電極１２上に
セルファラインによって残すことによって蓄積電極１４
を形成する（図６（ａ）、（ｂ）参照）。このとき、エ
ッチングを少し長く行なってシリコン基板をさらに０．
４μｍ程度深く堀り、蓄積電極１４とセルファラインの
トレンチ１５を形成する（図６（ａ）、（ｂ）参照）。
次に蓄積電極１４の表面とトレンチ１５の内壁を酸化し
て厚さが１２０オングストローム程度の酸化膜１６を形
成した後、ｎ型不純物（例えばＡｓ）をイオン注入する
ことによってトレンチ１５内の底にｎ＋層１７を形成
し、その後、酸化膜１６全面をＲＩＥ法を用いてエッチ
ングすることによってトレンチ１５の底部の酸化膜を除
去し、ｎ＋層１７を露出させる（図７（ａ）、（ｂ）参
照）。続いて、ＴＦＴのチャネル１８となるｎ型の不純
物がドープされたポリシリコンをトレンチ１５内にセル
ファラインで埋め込み、ビット線シャント用のコンタク
ト１９（図２参照）を形成し、その上に金属例えばタン
グステンからなる配線層を堆積し、パターニングするこ
とによってビット線２０を形成する（図１（ａ）、
（ｂ）参照）。なお、ここではドレインとなるｎ型の拡
散層領域を設けなかったが、これを設けても良いことは
言うもでもない。
２の表面を酸化して厚さが例えば５００オングストロー
ムの酸化膜１３を形成した後、全面をＲＩＥ法を用いて
エッチングすることによってトレンチ９の底部の酸化膜
１１を除去する（図５（ａ）、（ｂ）参照）。なお、酸
化した場合は単結晶シリコンよりもポリシリコンのほう
が酸化速度が速いため、トレンチ９の底部の酸化膜１１
の厚さよりもゲート電極１２上の酸化膜１３の厚さが厚
くなり、これを利用してエッチングを行なっている。続
いて、例えばボロンがドープされたポリシリコンを５０
０オングストローム堆積して全面をＲＩＥ法を用いてエ
ッチングを行ない、トレンチ９内のゲート電極１２上に
セルファラインによって残すことによって蓄積電極１４
を形成する（図６（ａ）、（ｂ）参照）。このとき、エ
ッチングを少し長く行なってシリコン基板をさらに０．
４μｍ程度深く堀り、蓄積電極１４とセルファラインの
トレンチ１５を形成する（図６（ａ）、（ｂ）参照）。
次に蓄積電極１４の表面とトレンチ１５の内壁を酸化し
て厚さが１２０オングストローム程度の酸化膜１６を形
成した後、ｎ型不純物（例えばＡｓ）をイオン注入する
ことによってトレンチ１５内の底にｎ＋層１７を形成
し、その後、酸化膜１６全面をＲＩＥ法を用いてエッチ
ングすることによってトレンチ１５の底部の酸化膜を除
去し、ｎ＋層１７を露出させる（図７（ａ）、（ｂ）参
照）。続いて、ＴＦＴのチャネル１８となるｎ型の不純
物がドープされたポリシリコンをトレンチ１５内にセル
ファラインで埋め込み、ビット線シャント用のコンタク
ト１９（図２参照）を形成し、その上に金属例えばタン
グステンからなる配線層を堆積し、パターニングするこ
とによってビット線２０を形成する（図１（ａ）、
（ｂ）参照）。なお、ここではドレインとなるｎ型の拡
散層領域を設けなかったが、これを設けても良いことは
言うもでもない。
【００１６】以上説明したように、この製造方法によれ
ば、ゲート電極１２、蓄積電極１４、ＴＦＴチャネル１
８、ビット線２０とＴＦＴとのコンタクト、ＴＦＴとｎ
＋層１７を接続するためのトレンチ１５等がセルファラ
インで形成されるため、製造工程を簡単で短くすること
ができるとともに厳しい合わせ精度を必要としない。
ば、ゲート電極１２、蓄積電極１４、ＴＦＴチャネル１
８、ビット線２０とＴＦＴとのコンタクト、ＴＦＴとｎ
＋層１７を接続するためのトレンチ１５等がセルファラ
インで形成されるため、製造工程を簡単で短くすること
ができるとともに厳しい合わせ精度を必要としない。
【００１７】
【発明の効果】本発明によれば、トレンチ内にゲート電
極が形成され、このゲート電極を挟んでｐチャネルトラ
ンジスタとｎチャネルトランジスタが形成されることに
より、セル占有面積を小さくすることが可能となり、高
集積化することができる。
極が形成され、このゲート電極を挟んでｐチャネルトラ
ンジスタとｎチャネルトランジスタが形成されることに
より、セル占有面積を小さくすることが可能となり、高
集積化することができる。
【図１】本発明の一実施例の構成を示す断面図。
【図２】本発明の一実施例の平面図。
【図３】本発明の半導体記憶装置の製造工程を示す工程
断面図。
断面図。
【図４】本発明の半導体記憶装置の製造工程を示す工程
断面図。
断面図。
【図５】本発明の半導体記憶装置の製造工程を示す工程
断面図。
断面図。
【図６】本発明の半導体記憶装置の製造工程を示す工程
断面図。
断面図。
【図７】本発明の半導体記憶装置の製造工程を示す工程
断面図。
断面図。
【図８】従来の半導体記憶装置のゲイン・セルの断面
図。
図。
【図９】図８に示すゲイン・セルの等価回路図。
１ ｐ型シリコン基板 ２ 埋め込みｐ層 ３ ｎウェル ４ トレンチ分離埋め込み酸化膜 ５ ｐ型拡散層 ６ 酸化膜 ７ ＳｉＮ ８ ＣＶＤ−ＳｉＯ2 ９ トレンチ １０ ｐ層 １１ ゲート絶縁膜 １２ ポリシリコン（ゲート） １３ 絶縁膜 １４ ポリシリコン（蓄積電極） １５ トレンチ １６ 絶縁膜 １７ ｎ＋層 １８ ＴＦＴ用ポリシリコン １９ ビット線シャント用コンタクト ２０ ビット線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822 7210−4Ｍ Ｈ０１Ｌ 27/10 ３２５ Ｄ
Claims (1)
- 【請求項１】半導体基板に形成されたトレンチの内壁に
沿って絶縁膜を介して形成されるゲート電極と、 前記ゲート電極をゲート電極としてこのゲート電極の外
側に形成される第１導電型のＭＯＳトランジスタと、 前記ゲート電極をゲート電極としてこのゲート電極の内
側に形成される、蓄積電極を有する第２導電型のＭＯＳ
トランジスタと、 を備えていることを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5333422A JPH07193140A (ja) | 1993-12-27 | 1993-12-27 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5333422A JPH07193140A (ja) | 1993-12-27 | 1993-12-27 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07193140A true JPH07193140A (ja) | 1995-07-28 |
Family
ID=18265938
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5333422A Pending JPH07193140A (ja) | 1993-12-27 | 1993-12-27 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07193140A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19961779A1 (de) * | 1999-12-21 | 2001-07-05 | Infineon Technologies Ag | Integrierte dynamische Speicherzelle mit geringer Ausbreitungsfläche und Verfahren zu deren Herstellung |
| EP0917203A3 (de) * | 1997-11-14 | 2003-02-05 | Infineon Technologies AG | Gain Cell DRAM Struktur und Verfahren zu deren Herstellung |
| JP2007123893A (ja) * | 2005-10-26 | 2007-05-17 | Internatl Business Mach Corp <Ibm> | ゲイン・セル、及びそれを製造し、用いる方法 |
-
1993
- 1993-12-27 JP JP5333422A patent/JPH07193140A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0917203A3 (de) * | 1997-11-14 | 2003-02-05 | Infineon Technologies AG | Gain Cell DRAM Struktur und Verfahren zu deren Herstellung |
| DE19961779A1 (de) * | 1999-12-21 | 2001-07-05 | Infineon Technologies Ag | Integrierte dynamische Speicherzelle mit geringer Ausbreitungsfläche und Verfahren zu deren Herstellung |
| JP2007123893A (ja) * | 2005-10-26 | 2007-05-17 | Internatl Business Mach Corp <Ibm> | ゲイン・セル、及びそれを製造し、用いる方法 |
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