JPH07193142A - 高集積半導体装置およびその製造方法 - Google Patents

高集積半導体装置およびその製造方法

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JPH07193142A
JPH07193142A JP6179330A JP17933094A JPH07193142A JP H07193142 A JPH07193142 A JP H07193142A JP 6179330 A JP6179330 A JP 6179330A JP 17933094 A JP17933094 A JP 17933094A JP H07193142 A JPH07193142 A JP H07193142A
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JP
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forming
semiconductor substrate
etching
bit line
impurity region
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JP6179330A
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Kyucharn Park
奎燦 朴
Tae-Earn Shim
泰彦 沈
Seon-Il Yu
善日 兪
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Samsung Electronics Co Ltd
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Samsung Electronics Co Ltd
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Publication date
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Abstract

(57)【要約】 【目的】 高集積半導体装置およびその製造方法を提供
する。 【構成】 半導体基板上に垂直に形成された柱がトラン
ジスタのチャネル領域ＣＨとして用いられ、ゲート絶縁
膜３０を介して前記柱を取り囲むようにゲート電極３３
が自己整合され形成され、ソース領域１２およびドレイ
ン領域２８は前記柱の下部および上部にそれぞれ形成さ
れる。これにより、トランジスタの占有面積を著しく減
少させ得る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は高集積半導体装置および
その製造方法に係り、特に、貼合わせＳＯＩなど、集積
度を増加させ得るＭＯＳトランジスタおよびその製造方
法に関する。
【０００２】
【従来の技術】半導体メモリセル、特にＤＲＡＭセルの
集積度を増加させるためには、最小の面積に最も多数の
素子を集積させることが重要である。特に、半導体基板
上に水平に形成されるプレーナトランジスタの場合、各
トランジスタのソースおよびドレイン領域とゲートとが
同一の平面で形成されるため、デバイスの縮小化に障害
となる。また、２５６Ｍｂ級以上のメモリデバイスでは
デバイスの縮小化により電気的特性の低下をもたらすの
で、このような既存のプレーナレイアウトでは２５６Ｍ
ｂ級以上の半導体メモリデバイスの具現が不可能とな
る。
【０００３】前述した問題点を解決するために、半導体
基板上に垂直方向へトランジスタとキャパシタを形成す
る種々のメモリセル構造が提案された。Ｋ．スノウチな
どは単位メモリセルを構成する全てのデバイスがマトリ
ックス式のトレンチにより分離されるシリコンピラー
（柱）内に形成されるＳＧＴセルを提案した（参照文
献：IEDM 1989, "A Surrounding Gate Transistor (SG
T) Cell for 64/256Mbit DRAMs" ）。しかしながら、前
記ＳＧＴセルは、シリコンピラーおよびキャパシタを形
成する工程が複雑であり、メモリセル間の分離特性が脆
弱であり、ゲート電極形成の際キャパシタプレートノー
ドとゲート電極間にショートが発生し得る。
【０００４】ヒサモト ダイなどはＳＯＩ（Silicon On
Insulator）構造を有するゲートが形成されるＤＥＬＴ
Ａ構造を提案した（参照文献：IEDM 1989, "A Fully D
epleted Lean-channel Transistor (DELTA)" ）。前記
ＤＥＬＴＡ構造は垂直表面上にチャネルが形成されるた
め、効果的なチャネル制御性を有する。しかしながら、
ソースおよびドレイン領域がゲートに対し水平に形成さ
れるので、集積度を増加させるのに限界がある。
【０００５】また、ニシハラ トシユキなどはキャパシ
タがシリコン層の下に完全に埋没されメモリセルの面積
を最大化できるＳＯＩ構造のセルを提案した（参照文
献：IEDM 1992, "A Buried Capacitor DRAM Cell with
Bonded SOI for 256M and 1Gbit DRAMs" ）。しかしな
がら、前記ＳＯＩ構造セルは、ＳＯＩ構造を形成するた
めにシリコン基板をポリシングする工程で残留シリコン
の厚さコントロールが非常に困難であり、トランジスタ
のドレイン領域とビットラインを接続させるためのビッ
トラインコンタクトホールの面積が別に必要となる。
【０００６】
【発明が解決しようとする課題】本発明の目的は、前述
した問題点を解決しながら集積度を増加させ得る半導体
装置を提供することである。本発明の他の目的は前記半
導体装置を形成するに特に適した半導体装置の製造方法
を提供することである。
【０００７】
【課題を解決するための手段】この目的を達成するため
に、表面と背面を有する第１導電型の第１半導体基板
と、基板内部の表面に近い所と背面に近い所に、それぞ
れ第２導電型として互いに離隔して形成された第１およ
び第２の不純物領域と、第１および第２の不純物領域を
互いに接続する第１導電型の柱状体すなわちピラーと、
ピラー側面にゲート絶縁膜を介して前記柱状体の側面に
形成された電界効果トランジスタ用ゲート電極とを備え
た絶縁ゲート型電界効果トランジスタを提供する。
【０００８】前記目的を達成するために、本発明は、第
１導電型の半導体基板と、チャネル領域として用いら
れ、前記半導体基板に対し垂直方向へ伸張され、絶縁膜
により取り囲まれたシリコン柱と、前記シリコン柱上に
ゲート絶縁膜を介して前記シリコン柱を取り囲むように
形成されたゲート電極と、前記シリコン柱の下部および
上部にそれぞれ形成された第２導電型の第１不純物領域
および第２不純物領域とを含むことを特徴とするＭＯＳ
トランジスタを提供する。
【０００９】本発明の望ましい実施例によると、前記シ
リコン柱の下部に形成された第１不純物領域と接続され
る第１電極および前記第１電極の下に絶縁層を介して形
成されたまた他の半導体基板をさらに含むことができ
る。前記他の目的を達成するために、本発明は、第１半
導体基板の表面に第１不純物領域を形成する段階と、前
記第１半導体基板を蝕刻してシリコン柱を形成する段階
と、前記シリコン柱間のスペースを絶縁体で埋め立てる
段階と、前記絶縁体を蝕刻して第１コンタクトホールを
形成する段階と、前記第１コンタクトホールを通じて前
記第１不純物領域と接続される第１電極を前記絶縁体上
に形成する段階と、前記第１電極の形成された結果物全
面に第１絶縁層を形成し、その表面を平坦化させる段階
と、前記平坦化された第１絶縁層上に第２半導体基板を
接着する段階と、前記第１半導体基板の背面を蝕刻する
段階と、前記シリコン柱の表面に第２不純物領域を形成
する段階と、前記絶縁体を一部蝕刻して前記シリコン柱
を露出させる段階と、前記シリコン柱を取り囲むように
ゲート絶縁膜およびゲート電極を順に形成する段階とを
含むことを特徴とするＭＯＳトランジスタの製造方法を
提供する。
【００１０】
【作用】本発明によると、垂直に形成されたシリコン柱
をトランジスタのチャネル領域として使用し、前記シリ
コン柱の上部および下部にそれぞれソース領域およびド
レイン領域を形成し、前記シリコン柱を取り囲むように
ゲート電極を形成する。したがって、トランジスタの占
有面積を著しく減少させ得る。また、前述した構造を有
するトランジスタをキャパシタ上に垂直に形成し、ビッ
トラインコンタクトホールを前記トランジスタ上に垂直
に形成するため、メモリセルの面積を著しく減少させる
ことができる。
【００１１】
【実施例】以下、添付した図面に基づき本発明を詳細に
説明する。図１および図２は、それぞれ本発明により製
造されたＭＯＳトランジスタの断面図および平面図であ
り、前記図１は第１半導体基板の覆されたＭＯＳトラン
ジスタを示す。
【００１２】図１および図２を参照すると、第１半導体
基板を蝕刻して形成された柱がトランジスタのチャネル
領域ＣＨとして用いられ、前記柱の上部および下部にそ
れぞれドレイン領域２８およびソース領域１２が形成さ
れる。トランジスタのゲート電極３３は前記柱上にゲー
ト絶縁膜３０を介して前記柱を取り囲むように形成す
る。前記柱の下にはソース領域１２と接続されるソース
配線層２２が形成される。前記ソース配線層２２の下に
は第１絶縁層２４を介して第２半導体基板２６が接着さ
れ、ＳＯＩ構造をなしている。前記ドレイン領域２８上
には第２絶縁層３４を介してドレイン配線層３６が形成
され、前記ドレイン配線層３６はコンタクトホールＨを
通じてドレイン領域２８と接続される。
【００１３】前記図１および図２に示した通り、本発明
のＭＯＳトランジスタはゲート電極３３で取り囲まれた
柱以外には別の水平面積を必要としないので、デバイス
の集積度を増加させ得る。図３〜図６は本発明によるＭ
ＯＳトランジスタの製造方法を説明するための断面図で
ある。
【００１４】図３はシリコン柱Ｐおよび第１絶縁膜１
６、第２絶縁膜１８、第３絶縁膜２０を形成する段階を
示す。第１導電型、例えばＰ型の第１半導体基板１０の
全面に第２導電型、例えばＮ型の不純物イオンを注入し
てトランジスタのソース領域１２を形成する。次いで、
前記第１半導体基板１０を反応性イオン蝕刻（Reactive
Ion Etching；以下“ＲＩＥ”という）方法で蝕刻して
約６００ｎｍ高さのシリコン柱Ｐを形成する。次に、前
記シリコン柱Ｐの形成された結果物上に絶縁物質、例え
ば酸化物および窒化物を化学気相蒸着（Chemical Vapor
Deposition ；以下“ＣＶＤ”という）方法で順に沈積
して第１絶縁膜１６および第２絶縁膜１８を形成する。
次に、前記第２絶縁膜１８上に絶縁物質、例えば酸化物
をＣＶＤ方法で沈積して第１半導体基板１０の蝕刻され
た部分を埋め立てるように第３絶縁膜２０を形成した
後、前記第３絶縁膜２０の表面を平坦化させる。前記第
３絶縁膜２０は以後に形成されるゲート電極とソース配
線層を絶縁させる役割を果たす。
【００１５】図４は第１コンタクトホール２１、ソース
配線層２２および第２半導体基板２６を形成する段階を
示し、図４と図３では、上下関係が反転している。リソ
グラフィ工程で前記第３絶縁膜２０、第２絶縁膜１８お
よび第１絶縁膜１６を順に蝕刻して、前記ソース領域１
２の一部分を露出させる第１コンタクトホール２１を形
成する。次いで、前記第１コンタクトホール２１の形成
された結果物全面に導電物質を沈積することにより、前
記第１コンタクトホール２１を通じてソース領域１２に
接続されるソース配線層２２を形成する。次いで、前記
ソース配線層２２上に絶縁物質を沈積して第１絶縁層２
４を形成した後、エッチバック方法により前記第１絶縁
層２４の表面を平坦化させる。次に、ダイレクトウェハ
ーボンディング方法により前記平坦化された第１絶縁層
２４上に新しいウェハーを接着させ第２半導体基板２６
を形成する。次いで、前記第１半導体基板１０の背面が
上方へ向かうように前記第１半導体基板１０を覆す。次
に、蝕刻法、例えばグラインディング／ポリシングまた
はプラズマ蝕刻方法により第１半導体基板１０の背面を
蝕刻する。前記蝕刻工程は第１絶縁膜１６が露出される
まで進行する。
【００１６】図５はドレイン領域２８およびゲート絶縁
膜３０を形成する段階を示す。前記蝕刻された第１半導
体基板１０の背面上に、例えばＮ型の不純物イオンを注
入して前記柱の上部にトランジスタのドレイン領域２８
を形成する。次いで、前記第１絶縁膜１６を等方性蝕刻
する。この際、前記第２絶縁膜１８が蝕刻阻止層として
作用し、前記第３絶縁膜２０は蝕刻されない。次いで、
熱酸化工程で前記第１絶縁膜１６が蝕刻されるにつれ、
露出された柱の表面領域を酸化させゲート絶縁膜３０を
形成する。次に、前記ゲート絶縁膜３０の形成された結
果物上に導電物質、例えば不純物のドープされたポリシ
リコンを沈積して導電層３２を形成する。
【００１７】図６はゲート電極３３、第２コンタクトホ
ール３５およびドレイン配線層３６を形成する段階を示
す。前記導電層３２をエッチバック方法により蝕刻する
ことにより、柱を取り囲むゲート電極３３を形成する。
次に、前記ゲート電極３３の形成された結果物全面に絶
縁物質を沈積して第２絶縁層３４を形成した後、リソグ
ラフィ工程で前記第２絶縁層を蝕刻し第２コンタクトホ
ール３５を形成する。次いで、前記第２コンタクトホー
ル３５の形成された結果物全面に導電物質を沈積して前
記第２コンタクトホール３５を通じてドレイン領域２８
に接続されるドレイン配線層３６を形成する。
【００１８】前述した本発明のＭＯＳトランジスタ製造
方法によると、チャネル領域として用いられるシリコン
柱、第１および第２コンタクトホール、そしてソースお
よびドレイン配線層を形成する場合にのみリソグラフィ
工程を適用し、前記ゲート電極は自己整合方式で形成さ
れるため、半導体装置の高集積化に極めて有利である。
【００１９】図７は本発明によるＭＯＳトランジスタを
適用したＤＲＡＭセルの平面図である。符号ＷＬはワー
ドラインを示し、Ｔはトランジスタを、ＢＣはビットラ
インコンタクトホールを、ＢＬ１は第１ビットライン
を、ＢＬ２は第２ビットラインをそれぞれ示す。図７に
示した通り、本発明によるＤＲＡＭセルは、トランジス
タＴがワードライン方向へ伸張された形態に形成され、
ビットラインコンタクトホールＢＣが前記トランジスタ
Ｔの中心からワードライン方向の一側へ偏って位置す
る。また、多層のビットラインを形成することにより、
ワードライン方向へ隣接するトランジスタは相異なる高
さに位置する第１および第２ビットラインＢＬ１、ＢＬ
２とそれぞれ接続される。
【００２０】図８および図９は、それぞれ前記図７のａ
ａ′線およびｂｂ′線による本発明により製造されたＤ
ＲＡＭセルの断面図である。図８および図９を参照すれ
ば、前記図１で説明した垂直チャネルを有する第１およ
び第２トランジスタＴ１、Ｔ２が形成され、前記第１お
よび第２トランジスタＴ１、Ｔ２の下にはトランジスタ
のソース領域５０と接続されるストレージ電極６２およ
び前記ストレージ電極６２の全面を順に取り囲む誘電体
膜６４とプレート電極６６からなるキャパシタＣ１、Ｃ
２が形成される。前記第１トランジスタＴ１のドレイン
領域７２上に第１ビットライン８０が接続され、第２ト
ランジスタＴ２のドレイン領域７２上には第２ビットラ
イン８２が接続され多層ビットライン構造を形成する。
すなわち、ワード方向へ隣接する２つのトランジスタは
相異なる高さに位置するビットラインと接続される。
【００２１】前記トランジスタＴ１、Ｔ２は、ビットラ
イン方向へは絶縁物質により分離され（図８参照）、前
記ビットライン方向へ直角の方向、すなわちワードライ
ン方向へはゲート電極７７を共有するようにが形成され
る（図８参照）。前述した構造のセル面積は４Ｆ2 （こ
こでＦは最小形状の大きさ）までに縮小させ得る。参考
までに述べると、既存のプレーナトランジスタを用いる
セル構造ではセルの最小面積が８Ｆ2 となる。
【００２２】図１０〜図１７は本発明によるＤＲＡＭセ
ルの製造方法を説明するための平面図および断面図であ
る。図１０Ａ〜図１０Ｃはソース領域５０、第１物質層
５２および第２物質層５４を形成する段階を示し、図１
０Ａは平面図であり、図１０Ｂおよび図１０Ｃはそれぞ
れ図１０Ａのｄｄ′線およびｅｅ′線による断面図であ
る（図１０Ａで符号ＷＬはワードライン方向を示し、Ｂ
Ｌはビットライン方向を示す）。Ｐ型の第１半導体基板
１００の全面に、Ｎ型の不純物イオンを注入してトラン
ジスタのソース領域５０を形成する。次いで、前記ソー
ス領域５０の形成された第１半導体基板１００上に酸化
膜を約３００ｎｍの厚さで沈積し、これをリソグラフィ
工程でパタニングすることにより、ビットライン方向へ
長く伸張される第１物質層５２を形成する。次に、前記
第１物質層５２の形成された結果物全面に、例えば酸化
物を約１００ｎｍの厚さで沈積して第２物質層５４を形
成する。次に、ワードライン方向へ隣接した第１物質層
５２の間に形成された前記第２物質層５４と第１物質層
５２を所定の深さ、例えば３００ｎｍ程度をワードライ
ン方向へ長く伸張されたマスクパターン（図示せず）を
利用して蝕刻する（図１０Ｃ参照）。
【００２３】図１１Ａ〜図１１Ｃはマスク層Ｉを形成す
る段階を示し、図１１Ａは平面図であり、図１１Ｂおよ
び図１１Ｃはそれぞれ図１１ＡのＷＷ′線およびＢＢ′
線による断面図である。前記マスクパターンの下部に残
された前記第２物質層５４をさらに１００ｎｍ程度の深
さで全面蝕刻し、ワードライン方向へは第１物質層５２
の両側面部に第２物質層からなるスペーサ５４ａを形成
し、ビットライン方向ＢＬへは第１物質層５２のみを残
すことにより、マスク層Ｉを形成する。
【００２４】図１２Ａおよび図１２Ｂは前記図１１Ａの
ＷＷ′線およびＢＢ′線による断面図であり、シリコン
柱Ｐおよび第１絶縁膜５６を形成する段階を示す。前記
マスク層Ｉを蝕刻マスクとして使用して前記第１半導体
基板１００を所定の深さで蝕刻することにより、前記ワ
ードライン方向へは第１間隔を有し、ビットライン方向
へは前記第１間隔より狭い第２間隔を有するシリコン柱
Ｐを形成する。次いで、前記マスク層Ｉを湿式蝕刻工程
で全部取り除いた後、結果物全面に絶縁物質、例えば酸
化物を沈積し、前記ワードライン方向へ柱Ｐの間の空間
は埋め立て（図１２Ａ参照）、ビットライン方向の空間
はグルーブを有する第１絶縁膜５６を形成する（図１２
Ｂ参照）。
【００２５】以下、図１３〜図１７はビットライン方向
による断面図である。図１３は第２絶縁膜５８および第
３絶縁膜６０を形成する段階を示す。前記第１絶縁膜５
６の形成された結果物全面に絶縁物質、例えば窒化膜を
約１０ｎｍの厚さで沈積して第２絶縁膜５８を形成す
る。次に、前記第２絶縁膜５８上に絶縁物質、例えば酸
化物を沈積することにより、前記ビットライン方向へ柱
Ｐの間のグルーブを完全に埋め立てる第３絶縁膜６０を
形成する。
【００２６】図１４はキャパシタＣ１、Ｃ２、第１絶縁
層６８および第２半導体基板７０を形成する段階を示
す。リソグラフィ工程により前記第３絶縁膜６０、第２
絶縁膜５８および第１絶縁膜５６を順に蝕刻して、前記
ソース領域５８を露出させる第１コンタクトホール６１
を形成する。次いで、前記第１コンタクトホールの形成
された結果物全面に導電物質を沈積し、これをリソグラ
フィ工程で各セル単位にパタニングすることにより、前
記第１コンタクトホールを通じてソース領域５０に接続
されるキャパシタのストレージ電極６２を形成する。次
に、前記第３絶縁膜６０の一部分を湿式蝕刻工程で除去
することにより、前記ストレージ電極６２にアンダカッ
ト部分を形成する。続けて前記ストレージ電極６２の全
面に誘電体膜６４およびプレート電極６６を順に形成し
てキャパシタＣ１、Ｃ２を完成する。次いで、前記プレ
ート電極６６上に絶縁物質を沈積して第１絶縁層６８を
形成した後、蝕刻方法、例えばグラインディング／ポリ
シングまたはプラズマ蝕刻方法により前記第１絶縁層６
８の表面を平坦化させる。次に、ダイレクトウェハーボ
ンディング方法により前記平坦化された第１絶縁層６８
上に新しいウェハーを接着させ第２半導体基板７０を形
成する。次いで、前記第１半導体基板１００の背面が上
方へ向かうように前記第１半導体基板１００を覆した
後、ポリシング方法により第１半導体基板１００の背面
を蝕刻する。前記蝕刻工程は第１絶縁膜５６が露出され
るまで進行する。
【００２７】図１５はドレイン領域７２およびゲート絶
縁膜７４を形成する段階を示す。前記蝕刻された第１半
導体基板１００の背面上に、Ｎ型の不純物イオンを注入
して前記柱の上部にトランジスタのドレイン領域７２を
形成する。次いで、前記第１絶縁膜５６を等方性蝕刻し
柱を露出させる。この際、前記第２絶縁膜５８が蝕刻阻
止層として作用するため前記第３絶縁膜６０は蝕刻され
ない。次いで、熱酸化工程により露出された柱の表面を
酸化させゲート絶縁膜７４を形成した後、結果物全面に
導電物質、例えば不純物のドープされたポリシリコン７
６を沈積する。
【００２８】図１６はゲート電極７７、第２絶縁層７
８、第１ビットラインコンタクトホール７９および第１
ビットライン８０を形成する段階を示す。前記導電層７
６をエッチバック方法により蝕刻し前記柱を取り囲むゲ
ート電極７７を形成する。その結果、ソース領域５０、
ドレイン領域７２およびゲート電極７７からなる第１お
よび第２トランジスタＴ１、Ｔ２が完成される。次い
で、前記第１および第２トランジスタＴ１、Ｔ２の形成
された結果物全面に絶縁物質を沈積して第２絶縁層７８
を形成し、これをリソグラフィ工程で蝕刻して第１ビッ
トラインコンタクトホール７９を形成する。次に、前記
第１ビットラインコンタクトホール７９の形成された結
果物全面に導電物質を沈積しこれをリソグラフィ工程で
パタニングすることにより、前記第１ビットラインコン
タクトホール７９を通じて第１トランジスタＴ１のドレ
イン領域７２に接続される第１ビットライン８０を形成
する。
【００２９】図１７は第２ビットラインコンタクトホー
ル８１および第２ビットライン８２を形成する段階を示
す。前記第１ビットライン８０の形成された結果物全面
に絶縁物質を沈積して第３絶縁層８３を形成する。次い
で、リソグラフィ工程で前記第３絶縁層８３および第２
絶縁層７８を蝕刻して第２ビットラインコンタクトホー
ル８１を形成する。次に、前記第２ビットラインコンタ
クトホール８１の形成された結果物全面に導電物質を沈
積しこれをリソグラフィ工程でパタニングすることによ
り、前記第２ビットラインコンタクトホール８１を通じ
て第２トランジスタＴ２のドレイン領域７２に接続され
る第２ビットライン８２を形成する。その結果、第１お
よび第２ビットライン８０、８２よりなる多層構造のビ
ットラインが完成される。
【００３０】前述した本発明のＤＲＡＭセル製造方法に
よると、キャパシタ、トランジスタおよびビットライン
コンタクトホールが互いに垂直に形成されるため、メモ
リセルの面積を著しく減少させ得る。また、セル面積お
よび段差を増加させることなくキャパシタの面積を大い
に増加させ得るので、２５６Ｍｂ級以上の高集積半導体
メモリ装置に要求されるキャパシタンスを十分に確保で
きる。
【００３１】本発明は前記実施例に限定されるものでな
く本発明の技術的思想を逸脱しない範囲内で種々の改変
が可能であることは無論である。
【００３２】
【発明の効果】前述した通り、本発明によると半導体基
板上に垂直に形成された柱をトランジスタのチャネル領
域として使用し、前記柱の上部および下部にソース領域
およびドレイン領域を形成し、前記柱を取り囲むゲート
電極を自己整合方式で形成する。したがって、トランジ
スタの占有面積を著しく減少させ得る。また、前記の構
造を有するトランジスタをキャパシタ上に垂直に形成
し、ビットラインコンタクトホールを前記トランジスタ
上に垂直に形成するため、メモリセルの面積も同様に大
幅に減少させ得る。
【図面の簡単な説明】
【図１】本発明により製造されたＭＯＳトランジスタの
断面図である。
【図２】本発明により製造されたＭＯＳトランジスタの
平面図である。
【図３】本発明によるＭＯＳトランジスタの製造方法を
説明するための断面図である。
【図４】本発明によるＭＯＳトランジスタの製造方法を
説明するための断面図である。
【図５】本発明によるＭＯＳトランジスタの製造方法を
説明するための断面図である。
【図６】本発明によるＭＯＳトランジスタの製造方法を
説明するための断面図である。
【図７】本発明によるＤＲＡＭセルの平面図である。
【図８】図７のａａ′線断面図である。
【図９】図７のｂｂ′線断面図である。
【図１０】本発明によるＤＲＡＭセルの製造方法を示す
説明図であり、Ａは平面図、Ｂは図１０Ａのｄｄ′線断
面図、Ｃは図１０Ａのｅｅ′線断面図である。
【図１１】本発明によるＤＲＡＭセルの製造方法を示す
説明図であり、Ａは平面図、Ｂは図１１ＡのＷＷ′線断
面図、Ｃは図１１ＡのＢＢ′線断面図である。
【図１２】Ａは図１１ＡのＷＷ′線断面図であり、Ｂは
図１１ＡのＢＢ′線断面図である。
【図１３】本発明によるＤＲＡＭセルの製造方法を示す
断面図である。
【図１４】本発明によるＤＲＡＭセルの製造方法を示す
断面図である。
【図１５】本発明によるＤＲＡＭセルの製造方法を示す
断面図である。
【図１６】本発明によるＤＲＡＭセルの製造方法を示す
断面図である。
【図１７】本発明によるＤＲＡＭセルの製造方法を示す
断面図である。
【符号の説明】
１０ 第１半導体基板 １２ ソース領域（第１不純物領域） １６ 第１絶縁膜（絶縁体） １８ 第２絶縁膜（絶縁体） ２０ 第３絶縁膜（絶縁体） ２１ 第１コンタクトホール ２２ ソース配線層（第１電極） ２４ 第１絶縁層 ２６ 第２半導体基板 ２８ ドレイン領域（第２不純物領域） ３０ ゲート絶縁膜 ３３ ゲート電極 ３４ 第２絶縁層 ３５ 第２コンタクトホール ３６ ドレイン配線層（第２電極） Ｐ シリコン柱 ＣＨ チャネル領域 ＷＬ ワードライン Ｃ１、Ｃ２ キャパシタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822

Claims (17)

    【特許請求の範囲】
  1. 【請求項１】 第１導電型の半導体基板と、 チャネル領域として用いられ、前記半導体基板に対し垂
    直方向へ伸張され、絶縁膜により取り囲まれたシリコン
    柱と、 前記シリコン柱上にゲート絶縁膜を介して前記シリコン
    柱を取り囲むように形成されたゲート電極と、 前記シリコン柱の下部および上部にそれぞれ形成された
    第２導電型の第１不純物領域および第２不純物領域とを
    含むことを特徴とするＭＯＳトランジスタ。
  2. 【請求項２】 前記シリコン柱の下部に形成された第１
    不純物領域と接続される第１電極および前記第１電極の
    底部に絶縁層を介して形成されたまた他の半導体基板を
    さらに含むことを特徴とする請求項１記載のＭＯＳトラ
    ンジスタ。
  3. 【請求項３】 半導体基板上に第１および第２不純物領
    域とゲート電極を具備して形成されたトランジスタと、
    前記トランジスタの第１不純物領域に接続されたキャパ
    シタと、前記トランジスタの第２不純物領域に接続され
    たビットラインからなる複数のメモリセルを含んだ半導
    体メモリ装置において、 前記キャパシタ、トランジスタおよび前記トランジスタ
    の第２不純物領域とビットラインを接続させるためのビ
    ットラインコンタクトホールが互いに垂直に形成された
    ことを特徴とする半導体メモリ装置。
  4. 【請求項４】 前記ビットラインは多層構造で形成され
    たことを特徴とする請求項３記載の半導体メモリ装置。
  5. 【請求項５】 前記トランジスタは、 チャネル領域として用いられ、前記半導体基板に対し垂
    直に形成されたシリコン柱と、 前記シリコン柱上にゲート絶縁膜を介し前記シリコン柱
    を取り囲むように形成されたゲート電極と、 前記シリコン柱の下部および上部にそれぞれ形成された
    第２導電型の第１不純物領域および第２不純物領域とを
    含むことを特徴とする請求項３記載の半導体メモリ装
    置。
  6. 【請求項６】 ビットライン方向へは前記トランジスタ
    が絶縁物質により分離され、前記ビットライン方向へ直
    角の方向には隣接したトランジスタが前記ゲート電極を
    共有していることを特徴とする請求項５記載の半導体メ
    モリ装置。
  7. 【請求項７】 前記キャパシタの底部に絶縁層を介して
    形成されたまた他の半導体基板をさらに含むことを特徴
    とする請求項３記載の半導体メモリ装置。
  8. 【請求項８】 半導体基板上に第１および第２不純物領
    域とゲート電極を具備して形成されたトランジスタと、
    前記トランジスタの第１不純物領域に接続されたキャパ
    シタと、前記トランジスタの第２不純物領域に接続され
    たビットラインからなる複数のメモリセルを含んだ半導
    体メモリ装置において、 前記ビットラインは多層構造として形成されたことを特
    徴とする半導体メモリ装置。
  9. 【請求項９】 第１半導体基板の表面に第１不純物領域
    を形成する段階と、 前記第１半導体基板を蝕刻してシリコン柱を形成する段
    階と、 前記シリコン柱間のスペースを絶縁体で埋め立てる段階
    と、 前記絶縁体を蝕刻して第１コンタクトホールを形成する
    段階と、 前記第１コンタクトホールを通じて前記第１不純物領域
    と接続される第１電極を前記絶縁体上に形成する段階
    と、 前記第１電極の形成された結果物全面に第１絶縁層を形
    成し、その表面を平坦化させる段階と、 前記平坦化された第１絶縁層上に第２半導体基板を接着
    させる段階と、 前記第１半導体基板の背面を蝕刻する段階と、 前記シリコン柱の表面に第２不純物領域を形成する段階
    と、 前記絶縁体を一部蝕刻して前記シリコン柱を露出させる
    段階と、 前記シリコン柱を取り囲むようにゲート絶縁膜およびゲ
    ート電極を順に形成する段階とを含むことを特徴とする
    ＭＯＳトランジスタの製造方法。
  10. 【請求項１０】 前記ゲート電極を形成する段階は、 前記ゲート絶縁膜の形成された結果物全面に導電物質を
    沈積する段階と、 前記導電物質を全面蝕刻して、前記シリコン柱を取り囲
    むゲート電極を自己整合方式で形成する段階からなるこ
    とを特徴とする請求項９記載のＭＯＳトランジスタの製
    造方法。
  11. 【請求項１１】 前記ゲート電極を形成する段階の後
    に、 前記ゲート電極の形成された結果物全面に第２絶縁層を
    形成する段階と、 前記第２絶縁層を蝕刻して第２コンタクトホールを形成
    する段階と、 前記第２コンタクトホールを通じて前記第２不純物領域
    と接続される第２電極を前記第２絶縁層上に形成する段
    階をさらに含むことを特徴とする請求項９記載のＭＯＳ
    トランジスタの製造方法。
  12. 【請求項１２】 前記第１半導体基板の背面を蝕刻する
    工程は、前記絶縁体が露出されるまで遂行することを特
    徴とする請求項９記載のＭＯＳトランジスタの製造方
    法。
  13. 【請求項１３】 前記シリコン柱間のスペースを埋め立
    てる絶縁体は少なくとも２種類の物質よりなることを特
    徴とする請求項９記載のＭＯＳトランジスタの製造方
    法。
  14. 【請求項１４】 第１半導体基板の表面に第１不純物領
    域を形成する段階と、 前記第１半導体基板を蝕刻してシリコン柱を形成する段
    階と、 前記シリコン柱間のスペースを絶縁体で埋め立てる段階
    と、 前記絶縁体を蝕刻して第１コンタクトホールを形成する
    段階と、 前記第１コンタクトホールを通じて前記第１不純物領域
    と接続されるストレージ電極、誘電体膜およびプレート
    電極よりなるキャパシタを前記絶縁体上に形成する段階
    と、 前記キャパシタの形成された結果物全面に第１絶縁層を
    形成し、その表面を平坦化させる段階と、 前記平坦化された第１絶縁層上に第２半導体基板を接着
    する段階と、 前記第１半導体基板の背面を蝕刻する段階と、 前記シリコン柱の表面に第２不純物領域を形成する段階
    と、 前記絶縁体を一部蝕刻して前記柱を露出させる段階と、 前記シリコン柱を取り囲み、ワードラインとして提供さ
    れるゲート電極を形成する段階と、 前記ゲート電極の形成された結果物全面に第２絶縁層を
    形成する段階と、 前記第２絶縁層を蝕刻して第２コンタクトホールを形成
    する段階と、 前記第２コンタクトホールを通じて前記第２不純物領域
    と接続されるビットラインを前記第２絶縁層上に形成す
    る段階を含むことを特徴とする半導体メモリ装置の製造
    方法。
  15. 【請求項１５】 前記シリコン柱を形成する段階は、 前記第１半導体基板上に、ビットライン方向へ長く伸張
    された第１物質層を形成する段階と、 前記第１物質層の形成された結果物全面に第２物質層を
    形成する段階と、 ワードライン方向へ前記第２物質層上にマスクパターン
    を形成する段階と、 前記第２物質層と第１物質層を蝕刻した後、続けて前記
    マスクパターンの下部に残された結果物全面の前記第２
    物質層を蝕刻することによりマスク層を形成する段階
    と、 前記マスク層を蝕刻マスクとして使用して前記第１半導
    体基板を蝕刻することにより、前記ワードライン方向へ
    は第１間隔を有し、前記ビットライン方向へは前記第１
    間隔より狭い第２間隔を有するシリコン柱を形成する段
    階からなることを特徴とする請求項１４記載の半導体メ
    モリ装置の製造方法。
  16. 【請求項１６】 前記シリコン柱間のスペースを絶縁体
    で埋め立てる段階は、 前記シリコン柱の形成された結果物全面に絶縁物質を沈
    積し、前記ワードライン方向へは前記シリコン柱の間の
    空間を埋め立てて、ビットライン方向の空間を埋め立て
    ない第１絶縁膜を形成する段階と、 前記第１絶縁膜上に第２絶縁膜を形成する段階と、 前記第２絶縁膜上に絶縁物質を沈積し、前記ビットライ
    ン方向へ前記シリコン柱の間の空間を完全に埋め立てる
    第３絶縁膜を形成する段階からなることを特徴とする請
    求項１４記載の半導体メモリ装置の製造方法。
  17. 【請求項１７】 前記キャパシタを形成する段階は、 前記第１コンタクトホールの形成された結果物上に、各
    セル単位でパタニングされたキャパシタのストレージ電
    極を形成する段階と、 湿式蝕刻工程で前記絶縁体の一部分を除去することによ
    り、前記ストレージ電極にアンダカット部分を形成する
    段階と、 前記ストレージ電極の全面に誘電体膜およびプレート電
    極を順に形成する段階からなることを特徴とする請求項
    １４記載の半導体メモリ装置の製造方法。
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