JPH0750772B2 - 半導体装置およびその製造方法 - Google Patents

Description

【発明の詳細な説明】 ［概要］ いわゆるSOI（silicon on insulator 絶縁物上のシリコ
ン）基板のような絶縁物上の半導体基板を用いた半導体
装置に関し、 小さな面積で大きな容量のキャパシタを形成するのに適
した構造の半導体装置を提供することを目的とし、 導電性の表面層を有する支持基体と、前記支持基体上に
配置された第１絶縁層と、前記第１絶縁層上に配置され
た、約１μｍ以下の厚さを有する第１導電層と、前記第
１導電層上に配置された第２絶縁層と、前記第２絶縁層
上に配置された半導体基板とを有するように構成する。

［産業上の利用分野］ 本発明は半導体装置とその製造方法に関し、特にいわゆ
るSOI（silicon on insulator 絶縁物上のシリコン）基
板のような絶縁物上の半導体基板を用いた半導体装置と
その製造方法に関する。

半導体メモリ装置等において集積度向上の要望が強い。
小さな面積でソフトエラーの少ないメモリ素子を作るた
め溝（トレンチ）型やスタック型等の３次元構造の採用
が進められている。本発明の半導体装置は特に溝を利用
した分離併合型メモリセルを構成するのに適している。

［従来の技術］ 第２図に従来技術による半導体メモリ装置の内IVECセル
と呼ばれている分離併合型セルを示す。ｐ型シリコン基
板101の１つの表面103に格子状の溝（トレンチ）105が
形成され、複数のマトリクス状の島領域107を画定して
いる。各島領域107にはn⁺型のソース領域109とn⁺型ドレ
ン領域111が形成され、その間にチャネル領域113を画定
している。なお、本明細書では便宜上、ビット線と接続
される電流端子をソース、キャパシタと接続される電流
端子をドレインと呼ぶ。チャネル領域113上には絶縁ゲ
ート構造115が形成されている。ドレイン領域111の側壁
を除いて各島領域107を囲む溝105の側壁上には絶縁膜11
6が形成され、その上に多結晶シリコン膜117が形成さ
れ、n⁺型ドレイン領域111と電気的に接続している。そ
の表面上にはさらに絶縁膜118が形成され、残った溝105
を多結晶シリコンのセルプレート119が埋めて多結晶シ
リコン膜117と容量を形成している。すなわち、多結晶
シリコン膜117が情報蓄積電極を形成し、多結晶シリコ
ンのセルプレート119が容量の一電極とセル間の分離領
域を兼ねている。

このような分離併合型半導体メモリセルを製造する工程
を第３図（Ａ）〜（Ｇ）に示す。

まず第３図（Ａ）に示すように、まずｐ型Si基板101の
１表面103から内部に向って格子状溝（トレンチ）105を
異方性ドライエッチ等によって形成し、その後表面に酸
化膜102を形成する。

溝105と酸化膜102を形成した後、第３図（Ｂ）に示すよ
うに溝105を埋め、かつ表面103を覆うようにレジスト膜
104を形成する。

このレジスト膜104を第３図（Ｃ）に示すように全面エ
ッチし、所望の量を溝105の底部に残す。

さらに、第３図（Ｄ）に示すように表面にレジスト膜10
6を塗布し、ドレイン領域のコンタクト面を形成すべき
部分を露光し、現像する。残ったレジスト膜104、106を
マスクとして溝105側面上の酸化膜102をエッチングで除
去する。このようにして島領域107の側面の一部のみを
露出する。

エッチング後レジスト膜104、、106も剥離する。その
後、第３図（Ｅ）に示すように多結晶シリコン膜117を
形成する。例えば、ノンドープ多結晶シリコン膜をCVD
で堆積し、燐（Ｐ）等のｎ型不純物を気相拡散する。こ
こで第３図（Ｄ）で露出したドレイン領域のコンタクト
面では、多結晶シリコン膜117が直接シリコン基板101の
表面に接触する。

この多結晶シリコン膜117に対して、第３図（Ｆ）に示
すように反応性イオンエッチング（RIE）を行う。指向
性エッチングのため、溝105の側面上の部分のみを残し
て、溝105の底面上の多結晶シリコン膜117を除去して各
メモリセルの多結晶シリコン膜117を分離し、また各島
領域107上面上の多結晶シリコン膜を除去する。

第３図（Ｇ）に示すように残った多結晶シリコン膜117
の表面を熱酸化するか、SiO₂/Si₃ N₄/SiO₂積層膜等を堆
積する等して絶縁層118を形成する。さらに残る溝（ト
レンチ）105内の空間に導電性多結晶シリコン119を堆積
して溝105を埋める。

その後、各島領域107にドレイン領域111が多結晶シリコ
ン膜117に接続された絶縁ゲート型トランジスタを形成
して、第２図に示すような半導体メモリ装置を製造す
る。

このようにトレンチ（溝）でメモリセル領域を分離し、
トレンチ内に所定電位の対向電極を配置した半導体メモ
リ装置は、キャパシタが分離領域を兼ねるトレンチ内で
縦方向に延在することとなり、セル面積を小さくするこ
とができる。

［発明が解決しようとする課題］ キャパシタ容量を大きくするためには溝を深くするか、
キャパシタの電極間絶縁膜として高誘電体膜（窒化膜、
Ta₂O₅等）を用いるか、または絶縁膜を薄くすればよ
い。しかし、Ta₂O₅のような高誘電体を使う方法におい
ては、窒化膜を除いてリーク特性の面で未だ実用化のレ
ベルには至っていない。また窒化膜においても将来的な
要望に対して十分でない。さらに、絶縁膜の薄膜化にお
いては絶縁破壊の信頼性の点で問題がある。そこで通常
用いられる方法は溝を深くする方法が用いられる。しか
し、溝を深くすることは溝形状の劣化、溝界面の不安定
性、埋め込みのカバレジの劣化等の問題がある。

このように従来技術によると、より大きい容量ないし小
さい面積のキャパシタを作ろうとすると困難な点があっ
た。

本発明の目的は、小さな面積で大きな容量のキャパシタ
を形成するのに適した構造の半導体装置を提供すること
である。

また、トランジスタを作る島領域はそのまま半導体基板
に連続しており、アルファ線照射で大量のキャリアが発
生するとそのキャリアがドレイン領域等に流入してソフ
トエラーを起こす可能性がある。

本発明の他の目的は、ソフトエラーに対する耐性を強く
することのできる半導体装置を提供することである。

本発明のさらに他の目的は、このような半導体装置を製
造する方法を提供することである。

［課題を解決するための手段］ 第１図（Ａ）、（Ｂ）、（Ｃ）は本発明の原理説明図で
あり、（Ａ）、（Ｂ）は半導体装置を示し、（Ｃ）は
（Ａ）の半導体装置の製造方法を概略的に示す。

第１図（Ａ）において、導電性の表面層11を有する支持
基体１の上には第１絶縁層７が配置され、その上には約
１μｍ以下の厚さを有する第１導電層が配置され、その
上に第２導電層９が配置され、その上に半導体基板３が
配置されている。半導体基板３が「絶縁体上の半導体」
を構成しており、この絶縁体中に薄い第１導電層が挾み
込まれた構造となっている。

このような第１図（Ａ）に示す構造を利用して第１図
（Ｂ）に示すような半導体装置を作ることができる。第
１図（Ｂ）において、半導体基板３の表面から支持基体
１の導電性の表面層に達する溝13が形成されて、溝に囲
まれた複数の島領域15を画定している。島領域15の側面
はコンタクト部を除いて第３絶縁層17で覆われ、その上
に第２導電層19が形成されている。第２導電層19は下の
水平に配置された第１導電層５と島領域15内の半導体素
子16の例えば電流端子22とを電気的に接続する。第１導
電層５は導電性の表面層11と対向して容量を形成するの
で半導体素子16にキャパシタが接続されたことになる。
さらに、第２導電層19上に第４絶縁層21が形成され、残
る溝13中央部を埋めて導電領域23が配置される。この導
電領域23は第２導電層19と対向して容量を形成する。ま
た、導電領域23は、下の導電性表面層11と接し、電気的
に接続される。従来技術と較べ、第１導電層５と表面層
11が形成する容量分、半導体素子16に接続されたキャパ
シタの容量が増加する。さらに、この半導体素子及びキ
ャパシタは支持基体１からは完全に絶縁層で分離された
構成となる。

なお、導電領域23に上部からコンタクトを取るようにす
れば、導電領域23は必ずしも表面層11とコンタクトしな
くてもよい。

第１図（Ｃ）は第１図（Ａ）の構成の１例の製造方法を
概略的に示す。第１のシリコン基板25と第２のシリコン
基板33のそれぞれ少なくとも１表面に配化膜27、35を形
成する。第１のシリコン基板25の酸化膜27上に導電膜2
9、絶縁膜31を形成する。この後、絶縁膜31と酸化膜35
を対向させて２つのシリコン基板を貼り合わせる。この
ようにして、第１図（Ａ）に示すような半導体装置を得
ることができる。

この後、第１または第２のシリコン基板を所定の厚さま
で研磨し、薄くしたシリコン基板の表面から溝を堀り、
種々の構成要素を形成すれば、第１図（Ｂ）に示すよう
な半導体装置を得ることができる。

［作用］ 第１図（Ａ）に示すように、絶縁体上の半導体構造にお
いて、導電性の表面層11を有する支持基体１上に絶縁層
７、９を挾んで導電層５を配置し、その上に半導体基板
３を配置することによって、半導体素子を作る半導体基
板３の下にキャパシタを作り込むことができる。このた
め基板面積を有効に利用し、集積度を向上できる。さら
にこの半導体基板３および導電層５は支持基体１と絶縁
層７で分離されているためソフトエラー耐性の強い半導
体装置を構成できる。

第１図（Ｂ）に示すように、半導体基板３を溝13で分割
して島領域15を画定し、下に埋め込んだ第１導電層５を
島領域に形成した半導体素子16に接続し、埋め込んだ第
１導電層５と島領域15の周囲の導電層19をキャパシタの
情報蓄積電極とし、支持基体１の導電性表面層11と溝を
埋める導電領域23を分離領域を兼ねるキャパシタの他電
極とすることによって、３次元立体構造で、狭い占有面
積、高い容量、強いソフトエラー耐性の半導体メモリ装
置を実現できる。

第１図（Ｃ）のように２枚のシリコン基板25、33の一方
の上に酸化膜27、導電膜29、絶縁膜31、他方の上に酸化
膜35を形成し、貼り合わせることによって、容易に第１
図（Ａ）の構造を製造できる。

［実施例］ まず新規な積層構造を持つ半導体装置を説明する。基本
的には、２枚の基板上に絶縁層を形成し、その絶縁層を
貼り合わせて１枚のSOI構造の貼り合わせ基板とした構
造において、支持用基板の表面を導電性とし、絶縁層中
に導電層を埋め込んだものである。

第４図（Ａ）〜（Ｄ）に本発明の１実施例による上述の
ような半導体装置の製造方法を示す。

まず、第４図（Ａ）に示すように、２枚の基板40、50を
準備する。一方の基板40は半導体素子を形成するための
基板であり、半導体で構成する必要がある。例えばシリ
コン基板である。他方の基板50は物理的支持と導電性の
表面層を与えるための基板である。例えば、シリコン基
板等の半導体基板で形成されるが、金属基板、表面に金
属層を有する誘電体基板等であってもよい。

次に、第４図（Ｂ）に示すように基板40、50のそれぞれ
の１表面上に絶縁膜42、52を形成する。絶縁膜の材料と
してはSiO₂、Ta₂O₅のような酸化物、Si₃N₄のような窒化
物等を用いることができる。例えば、基板40、50がシリ
コン基板である場合は、シリコン基板をウェット熱酸化
して酸化膜を形成すればよい。化学気相堆積（CVD）等
により酸化膜等を堆積してもよい。支持基板40上の絶縁
膜52は、キャパシタの電極間絶縁膜となるので十分な絶
縁抵抗と耐圧を有していれば薄い方が高い容量を得るの
に有利である。例えば約200Å以下の厚さの熱酸化膜で
ある。半導体基板40上の絶縁膜は貼り合わせ用の絶縁膜
の一方であり、貼り合わせ後は半導体素子領域と下の導
電膜との間の絶縁分離膜となるものである。ある程度厚
い方が好ましく、例えば貼り合わせ後の全厚さが約１μ
ｍとなる酸化シリコン膜である。

支持基板50上の絶縁膜52の上、第４図（Ｃ）に示すよう
に、導電膜54、絶縁膜56を形成する。導電膜54はキャパ
シタの極板となるものであり、例えば燐（Ｐ）を面抵抗
60Ω／□にドープした厚さ約2000Åの多結晶シリコン膜
である。Ｗ、Mo等の高融金属、Ｗ、Mo等の高融点金属や
Ti等の遷移金属のシリサイド等の他の導電物質を用いて
もよい。導電膜54は例えばCVDで堆積する。絶縁膜56
は、前述の絶縁膜42、52同様の材料で作ることができ
る。例えば、導電膜54が多結晶シリコン膜である時はウ
ェットや塩酸の熱酸化で形成した酸化シリコン膜でよ
い。その場合は酸化する分多結晶シリコン膜を厚く作っ
ておく。

次に第４図（Ｄ）に示すように半導体基板40の上に絶縁
膜42と支持基板50上の絶縁膜56を向かい合わせに接触さ
せ、貼り合わせる。例えば、絶縁膜42、56がSiO₂膜であ
る場合は、約1000℃以上、例えば約1100℃の熱処理でSi
O₂を貼り合わせることができる。静電荷を与え、クーロ
ン力で吸着させて熱処理すると密着性が良い。合体した
絶縁膜42′の厚さは、例えば約１μｍ程度になるよう
に、合体前の絶縁膜42、56の厚さを選択する。その後、
半導体基板40を研磨して所定の厚さ、例えば約4.5μｍ
とする。支持基板50を含めた全体の厚さはハンドリング
に好適な値、例えば600〜650μｍとする。

絶縁膜中に挾み込まれる絶縁膜54の厚さは、大きすぎる
と加工精度等の点から好ましくない。ある程度の導電性
を確保できれば薄い方が好ましい。従って１μｍ以下の
厚さとする。

第５図（Ａ）〜（Ｄ）は第４図（Ａ）〜（Ｄ）と同様の
製造工程であり、第５図（Ａ）、（Ｂ）は第４図
（Ａ）、（Ｂ）と同様であるが、中間の導電膜、絶縁膜
が半導体基板上に形成される。

すなわち、第５図（Ｃ）において、第４図（Ｃ）の導電
膜54、絶縁膜56に対応する導電膜44、絶縁膜46が半導体
素子を作る半導体基板40上の絶縁膜42の上に形成されて
いる。

従って、第５図（Ｄ）においては、半導体基板40上の絶
縁膜46と支持基板50上の絶縁膜52とを接触させ、貼り合
わせて合体した絶縁膜52′を形成している。

他の点については第４図（Ａ）〜（Ｄ）と同様である。

第４図（Ａ）〜（Ｄ）、第５図（Ａ）〜（Ｄ）には絶縁
体中に１層の導電層を挾み込んだ構造を示したが、挾み
込む導電層は２層以上でもよい。

第６図に２層の導電層を挾み込む構成の製造方法の例を
示す。

第６図（Ａ）に示すように半導体基板40と支持基板50と
を準備し、第６図（Ｂ）に示すようにそれぞれの表面に
例えば熱酸化シリコンの絶縁膜42、52を形成する。ここ
までの工程は第４図（Ａ）、（Ｂ）の工程と同様であ
る。

次に第６図（Ｃ）に示すように、支持基板50上の絶縁膜
52の上に、第１導電膜54、膜間絶縁膜56、第２導電層5
8、貼り合わせ用絶縁膜59を形成する。第１導電膜54、
第２導電層58は多結晶シリコン金属、シリサイド等の導
電体で形成できる。第２導電膜58がキャパシタの情報蓄
積電極となるものでパターニングの対象と成るので、１
μｍ以下の厚さで所定の導電性を有することが必要であ
る。第１導電膜54は、第４図（Ａ）〜（Ｄ）の場合の支
持基板の導電性表面層に代わってキャパシタの対向電極
となるもので所定の導電性を有すれば任意の厚さでよ
い。キャパシタの電極間絶縁膜となる膜間絶縁膜56はな
るべく薄く、なるべく高い誘電率を持つことが高い容量
を実現するために好ましい。例えば厚さ200Å以下のSiO
₂膜で形成する。

その後、第６図（Ｄ）に示すように半導体基板40上の絶
縁膜42と支持基板50上の貼り合わせ用絶縁膜59を合わせ
て、例えば約1100℃の熱処理で貼り合わせる。

第６図（Ｄ）の構成は、第４図（Ｄ）の構成の導電膜と
支持基板の間にもう１層導電膜が入ったものと考えるこ
とができる。この時支持基板の導電性表面層は必ずしも
必要でなくなる。また、支持基板の導電性表面層を独立
の導電膜で構成したと考えることもできる。

第７図（Ａ）〜（Ｄ）は、導電膜と絶縁膜の積層が半導
体基板40側に形成される例を示す。その他の点は第６図
（Ａ）〜（Ｄ）と同様である。

次に、第４図（Ａ）〜（Ｄ）に示すような製造工程によ
って作った構成を用いて半導体メモリ装置を製造する工
程を第８図（Ａ）〜（Ｆ）に示す。

第８図（Ａ）に示すように、シリコン等の半導体支持基
板61、SiO₂等の第１絶縁層67、多結晶Si等の第１導電層
65、SiO₂等の第２絶縁層69、シリコン等の半導体基板63
を有する積層構造を準備し、半導体基板63上に酸化膜64
を形成する。例えばCVDでシリコン酸化膜、またはホス
ホシリケートガラス（PSG）膜を堆積する。その上にレ
ジストを塗布し、幅約１μｍの溝パターンを露光して、
下の酸化膜64をパターニングし、さらにこの酸化膜64を
マスクとしてリアクティブイオンエッチングで半導体基
板63、第２絶縁層69を垂直にエッチングする。エッチャ
ントとしては、例えばSi₂基板に対しては塩素系エッチ
ャント、SiO₂に対しては弗素系（CF₄＋CHF₃またはCF₄＋
H₂等）エッチャントを用いればよい。多結晶Siに対して
は、CF₄＋H₂のプラズマ等方エッチを行う。このように
して第８図（Ａ）に示すような溝73を掘る。この溝73は
第９図の平面図により明らかなように半導体基板63の表
面を格子状に走る。この格子状溝73によって島領域75が
残される。

次に溝内を酸化して、例えば約500Åの酸化膜を形成す
ることにより、第３絶縁層77を形成する。この上にレジ
スト層85を塗布し、トランジスタとキャパシタのコンタ
クトを採る部分を露光現像して除去し、その下の第３絶
縁層77をウェットエッチングで除去する。この状態を第
８図（Ｂ）に示す。この後残ったレジスト膜85を剥離す
る。

第８図（Ｃ）に示すように溝73の内面全面に多結晶シリ
コン等の第２導電層79を形成する。例えばCVDで厚さ約2
000Åのノンドープ多結晶シリコン層を堆積し、燐
（Ｐ）を気相拡散してｎ型にドープする。

ここで全面にリアクティブイオンエッチングを行い、溝
73底面及び半導体基板の島領域75表面上の第２導電層79
を除去する。溝73側面上にのみ導電層79が残る。その後
第２導電層79上に第４絶縁層81を形成する。例えば多結
晶シリコン膜の表面を熱酸化するか、CVDでSiO₂膜等の
絶縁膜を堆積する。この第４絶縁層81によって第２導電
層79の表面は覆われる。

次に第８図（Ｄ）に示すようにレジスト層87を塗布し、
露光、現象でパターニングして溝73を露出し、残ったレ
ジスト層87をマスクとして溝73をさらに異方性エッチン
グで掘り下げ支持基板61の導電性表面層71を露出する。

このように掘り下げられた溝73内に第８図（Ｅ）に示す
ように導電体を埋め込んで導電領域83を形成する。例え
ば、多結晶シリコンをCVDで堆積し、燐（Ｐ）を18Ω／
□程度気相拡散する。その後全面をエッチバックして表
面上の多結晶シリコンを除去する。

この導電領域83は基板61の導電性表面層71と電気的に接
続され、第２導電層79と第４絶縁層81を介して対向す
る。すなわち、第１導電層65と第２導電層79が接続され
てキャパシタの情報蓄積電極を形成し、基板61の導電性
表面層71と導電領域83が接続されてキャパシタの対向電
極を形成する。

その後、半導体基板63の各島領域75にトランジスタを形
成してメモリセルを完成する。例えば、多結晶シリコン
のゲート電極90をゲート絶縁膜上に形成し、イオン打込
みを行ってソース領域91、ドレイン領域92を形成する。

このようにして、１メモリセルが１トランジスタと１キ
ャパシタからなる半導体メモリ装置を形成する。第１導
電層65の形成する容量分キャパシタの容量を大きくで
き、また情報蓄積電極およびトランジスタが完全に支持
基板61から絶縁分離されているので、アルファ線照射に
よって支持基板61内にキャリアが発生してもその影響を
受けにくい。

第９図は第８図（Ａ）〜（Ｆ）の工程を経て製造された
半導体装置の部分的平面図である。

島領域75が行列状に配置され、その間に溝73が格子状に
延在する。各島領域75の周囲を第３絶縁像77、第２導電
層79、第４絶縁層81が囲んでいる。第３絶縁層77はドレ
イン領域92の１部表面には設けられず、そこで第２導電
層79がドレイン領域92にコンタクトする。１メモリセル
の寸法は、例えば1.5μｍ×3.25μｍである。

第10図は第６図で示すように絶縁層中に２層の導電層を
形成した場合の構成例を示す。下の導電層を支持基板の
（絶縁分離された）導電性表面層と考えることができ
る。従って、溝73内に埋め込んだ導電領域83は支持基板
61の本体でなく、支持基板61上の絶縁層94上に形成した
導電表面層95にコンタクトする。その他の点は第８図
（Ｆ）に示す構成とほぼ同様である。

第10図の構造の場合、例えばシリコン基板である支持基
板61は情報蓄積電極65、79からは二重に絶縁分離されて
いる。このためソフトエラー耐性はさらに高くなる。

第11図に本発明の他の実施例によるDRAM型半導体装置を
示す。

ｎ型シリコンで形成された支持基板61の上に、SiO₂で形
成された絶縁層99を挾んで形成された二つの多結晶シリ
コンからなるキャパシタ電極領域97、98が配置され、フ
ィン型キャパシタ96を構成している。その上にｐ型シリ
コンで形成された半導体基板63が配置されている。半導
体基板63は多数の島領域に分割され、各島領域内には、
ｎ型のソース（ドレイン）領域91、ドレイン（ソース）
領域92が形成され、その間のｐ型シリコン基板63で形成
されたｎチャネル領域上には不純物をドープされた多結
晶シリコンで形成されたゲート電極90が形成されてい
る。図の構造においては、多結晶シリコンからなるキャ
パシタの一方の電極領域97が半導体基板63を貫通して上
方に導出される側面において、ドレイン領域92とオーミ
ックに接触し、キャパシタの一方の電極97をトランジス
タのドレイン92に電気的に接続している。

第11図の構造においては、半導体基板63内に多数の電界
効果トランジスタが形成され、その下のSOI構造の絶縁
領域内にフィン型キャパシタが形成されている。フィン
型キャパシタの対向電極は、互いに入り込んだ形状を有
し、高い容量を実現している。フィン型キャパシタの容
量を更に高めるためには、フィンの数を増加することが
有効である。なお、ｎ型シリコンの支持基板61もキャパ
シタの一方の電極97の下面と絶縁層99を挾んで対向し、
キャパシタの一部を構成している。

なお、第11図に示すRAM型半導体装置の上面構造は、た
とえば第９図に示す半導体装置の上面構造と同様のもの
とすることができる。半導体基板表面上での多結晶シリ
コン領域97、98の幅は、たとえば約１μｍ程度である。
多結晶シリコン領域97、98は燐（Ｐ）等の不純物をドー
プして、たとえばシート抵抗18Ω／□程度以下とする。
絶縁層99は、たとえば厚さ約100〜1000ÅのSiO₂膜であ
る。

第12図に、第11図に示した半導体装置の製造方法を示
す。第12図（Ａ）〜（Ｉ）は、半導体装置の製造方法の
各工程を示すための断面図である。

第12図（Ａ）はSOI構造を有する基板の表面に酸化膜の
マスクを形成する工程を示す。ｎ型シリコンからなる支
持基板61の上にSiO₂の第１絶縁層94、燐（Ｐ）等のｎ型
不純物をドープした多結晶シリコンで形成された第１の
導電層95、SiO₂で形成された第２の絶縁層67、燐（Ｐ）
等のｎ型不純物をドープした多結晶シリコンで形成され
た第２の導電層65、SiO₂で形成された第３の絶縁層69が
積層されている。たとえば、各層94、95、67、69の厚さ
はそれぞれ約2000〜3000Åである。この積層構造の上に
ｐ型シリコンで形成された半導体基板63が配置されてい
る。この半導体基板63の表面に、たとえばCVDで酸化シ
リコン膜またはホスホシリケートガラス（PSG）膜で形
成された酸化膜64aを形成し、さらにその上にレジスト
層85aを塗布する。レジスト層をパターニングして幅約
１μｍの開口部を設け、このレジスト層をマスクとして
下の酸化膜64aをパターニングして酸化膜マスクを形成
する。

第12図（Ｂ）は、このように形成された酸化膜マスクな
いしは酸化膜とレジスト膜からなる複合マスクを利用し
て、下のSOI構造をエッチングして第１のトレンチ73を
形成し、その一部を導電領域83で埋め戻す工程を示して
いる。酸化膜マスク64aを利用して、その下の半導体基
板63、第３の絶縁層69、第２の導電層65、第２の絶縁層
67、第１の導電層95、第１の絶縁層94をRIEで垂直にエ
ッチングして支持基板61の表面を露出する。たとえば、
シリコンおよび多結晶シリコンは、Cl₂系のエッチング
ガスを用いてRIE（反応性イオンエッチング）でエッチ
する。また、酸化膜は、たとえば弗素系ガス（CF₄＋CHF
₃混合ガスまたはCF₄＋H₂混合ガス等）を用いたRIEでエ
ッチングする。これらのRIEにおいては、シリコンと酸
化膜のエッチングの選択比が、たとえば10近い値とする
ことができる。支持基板61が露出するまでエッチングを
行って第１のトレンチ73を形成した後、たとえばCVDで
不純物をドープした多結晶シリコン83を堆積し、半導体
基板63の下面よりも少し下のレベルまで第１のトレンチ
を埋め戻す。

不純物をドープした多結晶シリコン層の堆積の代わり
に、不純物をドープしない多結晶シリコン層を堆積し、
その後燐（Ｐ）等の不純物を気相から熱拡散してもよ
い。

次に、第12図（Ｃ）に示すように、SOI構造の基板を熱
酸化し、露出しているｐ型シリコンの半導体基板63側面
および多結晶シリコン領域83表面に酸化膜77a、77bを形
成する。その後、RIEで酸化膜を指向性エッチングし、
トレンチの底面のシリコン領域83表面に形成された酸化
膜77bを除去する。

次に、第12図（Ｄ）に示すように、表面の酸化膜77bを
除去した多結晶シリコン領域83上にさらに不純物をドー
プした多結晶シリコンを堆積し、第１のトレンチ73を多
結晶シリコン領域83で埋め戻す。なお、この多結晶シリ
コンも不純物をドープした多結晶シリコンを堆積する代
わりにノンドープの多結晶シリコンを堆積し、後に気相
拡散で不純物をドープすることもできる。第12図（Ｄ）
の構造においては、SOIの絶縁領域内に形成された二層
の導電層が、第１のトレンチ内に形成された多結晶シリ
コン領域83によって接続され、この多結晶シリコン領域
83は、ｎ型シリコンの支持基板61の表面からｐ型シリコ
ンの半導体基板63の表面まで導出されている。また、こ
の多結晶シリコン領域83と半導体基板63の間には、酸化
膜77が形成されているので、互いに電気的に絶縁されて
いる。

次に、第12図（Ｅ）に示すように、半導体基板63の表面
に幅約１μｍの開口部を有する他の酸化膜マスク64bを
形成し、この酸化膜マスク64bをマスクとしてRIEによっ
て第２のトレンチ74を形成する。この第２のトレンチ74
もRIEで半導体基板63の表面から支持基板64の表面に達
するまで垂直に形成する。エッチャントガスは第１のト
レンチ73形成時と同様でよい。

次に、第12図（Ｆ）に示すように、たとえば弗酸水溶液
を用いたエッチングを行い、第２のトレンチ74内に露出
している酸化膜領域を除去する。酸化膜が除去されて空
洞75が形成される。第２のトレンチ74および空洞75内が
全てシリコン表面になるとエッチングは自動的に停止す
る。

なお、弗酸水溶液によるウエットエッチングの場合を説
明したが、ドライエッチングによる等方エッチを行って
もよい。このようにして、多結晶シリコン埋め戻し領域
83から多結晶シリコン層65、95が空洞内に張り出した構
造が形成される。

次に、第12図（Ｇ）に示すように、空洞を形成した構造
の第２のトレンチ74および空洞75内に露出した半導体基
板63および多結晶シリコン領域65、95、83の表面を、た
とえば熱酸化することによって酸化膜で覆う。たとえば
熱酸化で厚さ100〜1000Åのシリコン酸化膜を形成す
る。その他、CVDでSiO₂は、Si₃N₄等の絶縁膜を堆積して
もよい。このようにして、第２のトレンチ74および空洞
75の表面は、全て絶縁膜77cによって覆われる。半導体
基板63表面も絶縁膜77cで覆われる。

次に、第12図（Ｈ）に示すように、空洞75および第２の
トレンチ74内を燐（Ｐ）等のｎ型不純物をドープした多
結晶シリコン83bで埋め戻す。埋め戻した多結晶シリコ
ン83bを半導体基板63の側面を露出するまでエッチし、
露出した酸化膜77cをエッチング除去して半導体基板63
の側面を露出する。

次に、第12図（Ｉ）に示すように、さらに不純物をドー
プした多結晶シリコン83bを堆積して、第２のトレンチ7
4を埋め戻す。

なお、多結晶シリコンで途中まで埋め戻し、酸化膜をエ
ッチングする代わりに、ホストレジスト層で空洞75と第
２のトレンチ74を埋め、半導体基板63の側面部を露出す
るように露光現像を行い、露出した酸化膜を除去した
後、埋め込んだレジスト領域を除去し、ドープした多結
晶シリコン83bを第２のトレンチ74および空洞75内に堆
積して埋め戻してもよい。

また、半導体基板63とドープした多結晶シリコン領域83
bのコンタクト面積を制限するように、第12図（Ｈ）の
工程でホストレジストマスクを形成し、選択的に半導体
基板63の側面を露出してエッチングを行ってもよい。

第13図（Ａ）、（Ｂ）は、本発明の他の実施例による半
導体装置のフィン型キャパシタの部分を示す。

第13図（Ａ）は、二層フィン構造の例を示す。シリコン
等の支持基板61上にドープド多結晶シリコンで形成され
た二層の導電層を有する第１の電極97が形成され、この
二層の導電層間に入れ子状に挿入されれた一層のドープ
ド多結晶シリコン導電層を含む他方の電極98が形成され
ている。他方の電極98は、支持基板61とも電気的に接続
しているので、実質的には他方の電極98も二層の電極を
有することになる。両電極97、98間にはSiO₂膜99が形成
されている。

第13図（Ｂ）は四層フィン構造を示す。ｎ型シリコン等
の支持基板61の上に、ドープド多結晶シリコンで形成さ
れた四層の導電層を有する一方の電極97とこの四層の電
極間に入れ子状に挿入されたドープド多結晶シリコン導
電層98および支持基板61表面を有する第２の電極98とが
絶縁層99を挾んで対向し、四層フィン型キャパシタ構造
を構成している。

なお、積層の数を増加してより多くの層数を含むキャパ
シタ構造を形成することもできる。

なお、フィン型キャパシタの各導電層の厚さは、たとえ
ば約2000〜3000Åであり、電極間の絶縁層99の厚さは、
たとえば100〜1000Åである。

また、導電体としては多結晶シリコンの代わりにアモル
ファスシリコンやタングステンシリサイド、チタンシリ
サイド、モリブデンシリサイド等のシリサイド、CVDタ
ングステン等を用いることもできる。また、絶縁材料と
しては、熱酸化によるSiO₂と同様、CVDによる酸化膜や
窒化膜およびCVDによるTa₂O₅膜等を用いることもでき
る。

以上実施例に沿って本発明を説明したが、本発明はこれ
らに制限されるものではない。たとえば、種々の変更、
改良、組も合わせ等が可能なことは当業者には自明であ
ろう。

［発明の効果］ 以上のように本発明によれば、SOI（絶縁体上の半導
体）構成において、内部にキャパシタを作り込んだ如き
構成を提供し、キャパシタ容量を大きくすることができ
る。

容量増加により、ソフトエラー耐性を高くすることがで
きる。

また情報蓄積電極及びトランジスタが支持基板から完全
に絶縁分離されている。このため、ソフトエラー耐性を
さらに高くすることができる。

【図面の簡単な説明】

第１図（Ａ）〜（Ｃ）は本発明の原理説明図であり、
（Ａ）、（Ｂ）は半導体装置の断面図、（Ｃ）は（Ａ）
に示す半導体装置の製造方法を概略的に示す断面図、 第２図は従来技術による半導体メモリセルの断面図、 第３図（Ａ）〜（Ｇ）は第２図の半導体メモリセルの製
造方法の各工程を説明するための断面図、 第４図（Ａ）〜（Ｄ）は本発明の実施例による半導体装
置の製造方法の各工程を説明するための断面図、 第５図（Ａ）〜（Ｄ）は本発明の他の実施例による半導
体装置の製造方法の各工程を説明するための断面図、 第６図（Ａ）〜（Ｄ）は本発明の他の実施例による半導
体装置の製造方法の各工程を説明するための断面図、 第７図（Ａ）〜（Ｄ）は本発明の他の実施例による半導
体装置の製造方法の各工程を説明するための断面図、 第８図（Ａ）〜（Ｆ）は本発明の他の実施例によるメモ
リセルを構成する半導体装置の製造方法の各工程を説明
するための断面図、 第９図は第８図に示す半導体装置の平面図、 第10図は本発明の他の実施例による半導体装置の断面
図、 第11図は本発明の他の実施例による半導体装置の断面
図、 第12図（Ａ）〜（Ｉ）は、第11図に示す半導体装置を製
造する方法を説明するための断面図、 第13図（Ａ）、（Ｂ）は本発明の他の実施例による半導
体装置の断面図である。 図において、 １……支持基体 ３……半導体基板 ５……第１導電層 ７……第１絶縁層 ９……第２絶縁層 11……導電性の表面層 13……溝 15……島領域 16……半導体素子 17……第３絶縁層 19……第２導電層 21……第４絶縁層 22……電流端子 23……導電領域 25……第１のシリコン基板 27……酸化膜 29……導電層 31……絶縁膜 33……第２のシリコン基板 35……酸化膜 40……半導体基板 42……絶縁膜 44……導電膜 46……絶縁膜 48……導電膜 49……絶縁膜 50……支持基板 52……絶縁膜 54……導電層 56……絶縁膜 58……導電層 59……絶縁膜 61……支持基板 63……半導体基板 64……酸化膜 65……第１導電層 67……第１絶縁層 69……第２絶縁層 73……溝 75……島領域 77……第３絶縁層 79……第２導電層 81……第４絶縁層 83……導電領域 85……レジスト層 87……レジスト層 90……ゲート電極 91……ソース領域 92……ドレイン領域 94……絶縁層 95……（絶縁分離された）導電層 95……キャパシタ 97、98……キャパシタの電極 99……キャパシタの絶縁層

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/12

Claims (11)

【特許請求の範囲】
1. 【請求項１】導電性の表面層（11）を有する支持基体
   （１）と、 前記支持基体（１）上に配置された第１絶縁層（７）
   と、 前記第１絶縁層（７）上に配置され、前記第１絶縁層
   （７）を挟んで前記表面層（11）と容量を形成する第１
   導電層（５）と、 前記第１導電層（５）上に配置された第２絶縁層（９）
   と、 前記第２絶縁層（９）上に配置された半導体基板（３）
   と、 前記第１導電層（５）と前記半導体基板（３）の一部と
   を電気的に接続する手段（19）と、 前記第１導電層（５）及びそれより上部の構成を複数個
   の島領域（15）に分離する溝（13）と、 を含み、各島領域（15）に形成された半導体素子（16）
   が前記溝で分離された集積回路を構成する半導体装置。
2. 【請求項２】前記支持基体（１）が半導体基板と、半導
   体基板上に配置された表面絶縁層とその上に配置された
   前記導電性の表面層を含む請求項１記載の半導体装置。
3. 【請求項３】導電性の表面層（11）を有する支持基体
   （１）と、 前記支持基体上に配置された第１絶縁層（７）と、 前記第１絶縁層（７）上に配置され、前記表面層（11）
   との間に容量を形成する第１導電層（５）と、 前記第１導電層（５）上に配置された第２絶縁層（９）
   と、 前記第２絶縁層（９）上に配置された半導体基板（３）
   と、 前記半導体基板（３）の表面から前記導電性の表面層
   （11）に達し、前記第１導電層（５）及び半導体基板
   （３）を複数の島領域（15）に分離する溝（13）と、 前記溝（13）の側壁上に形成され、前記複数の島領域
   （15）の各々の側面のコンタクト部以外を覆う第３絶縁
   層（17）と、 前記島領域（15）の各々の側面コンタクト部で各島領域
   （15）内の前記第１導電層（５）及び半導体基板（３）
   に接し、島領域（15）の側面の他の部分では前記第３絶
   縁層（17）上に形成された第２導電層（19）と、 前記第２導電層（19）上に形成された第４絶縁層（21）
   と、 前記第４絶縁層（21）上に形成されて前記第２導電層
   （19）との間に容量を形成し、前記表面層（11）と電気
   的に接触する導電領域（23）と、 前記各島領域（15）内に形成され、一方の電流端子（2
   2）が前記第２導電層（19）と電気的に接続された半導
   体素子（16）と を有する半導体装置。
4. 【請求項４】前記支持基体（１）が半導体基板と、半導
   体基板上に配置された表面絶縁層とその上に配置された
   前記導電性の表面層を含む請求項３記載の半導体装置。
5. 【請求項５】第１の半導体基板（25）の少なくとも１表
   面と第２の半導体基板（33）の少なくとも１表面とに第
   １絶縁層（27、35）を形成する工程と、 第１の半導体基板（25）の第１絶縁膜（27）上に導電膜
   （29）と第２絶縁膜（31）を形成する工程と、 第１の半導体基板（25）の第２絶縁膜（31）と第２の半
   導体基板（３）の第１絶縁膜（35）とを貼り合わせる工
   程と を含む半導体装置の製造方法。
6. 【請求項６】前記導電膜と絶縁膜を形成する工程を繰り
   返し行う請求項５記載の半導体装置の製造方法。
7. 【請求項７】さらに第１の半導体基板（５）もしくは第
   ２の半導体基板（33）のいずれかを所定の厚さまで研磨
   する工程を含む請求項５記載の半導体装置の製造方法。
8. 【請求項８】さらに所定の厚さまで薄くした半導体基板
   （３）の表面からその下の前記導電膜を突き抜ける分離
   溝（13）を形成する工程を含む請求項６記載の半導体装
   置の製造方法。
9. 【請求項９】物理的支持を与えることのできる支持基板
   （61）と、前記支持基板（61）上に配置された絶縁領域
   （99）と、前記絶縁領域（99）上に配置された半導体基
   板（63）とを有するSOI構造の前記絶縁領域（99）中に
   キャパシタ構造を形成した半導体装置。
10. 【請求項１０】前記キャパシタ構造が、 前記絶縁領域（99）内に配置された複数層の導電層とこ
    れらの導電層を接続する導電領域とを含む第１の電極
    と、 前記第１の電極の複数層の導電層間に前記絶縁領域（9
    9）の一部を介して挿入されてその間にキャパシタを形
    成する導電層を含む第２の電極と を含む請求項９記載の半導体装置。
11. 【請求項１１】支持基板（61）上に複数の導電層を内包
    した絶縁領域を有し、さらにその上に半導体基板（63）
    を有するSOI構造を準備する工程と、 前記SOI構造の半導体基板表面から絶縁領域内の少なく
    とも上から２層目の導電層まで達する第１のトレンチを
    形成する工程と、 前記第１のトレンチを導電材料で埋める工程と、 前記半導体表面から少なくとも第１のトレンチが到達し
    ている最も下の導電層の直上の絶縁領域まで到達する第
    ２のトレンチを形成する工程と、 第２のトレンチ内に露出された絶縁領域を前記第２のト
    レンチの開口からエッチングする工程と、 露出した導電材料の表面に絶縁層を形成する工程と、 前記第２のトレンチ内を導電材料で埋める工程と を有する半導体装置の製造方法。