JPH07193155A - バラクタおよび形成方法 - Google Patents

バラクタおよび形成方法

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JPH07193155A
JPH07193155A JP6309694A JP30969494A JPH07193155A JP H07193155 A JPH07193155 A JP H07193155A JP 6309694 A JP6309694 A JP 6309694A JP 30969494 A JP30969494 A JP 30969494A JP H07193155 A JPH07193155 A JP H07193155A
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JP
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varactor
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electrode
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JP6309694A
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English (en)
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Irfan Rahim
イアファン・ラヒム
Bor-Yuan C Hwang
ボー−ユアン・シー・ファン
Julio Costa
ジュリオ・コスタ
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Motorola Inc
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Publication date
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    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/009—Bi-MOS

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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Bipolar Transistors (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】 （修正有） 【目的】 集積回路に組み込み可能で、低い直列抵抗お
よび望ましい容量変化を有するバラクタを実現可能にす
る。 【構成】 ＢＩＣＭＯＳプロセスを使用してバラクタ１
０が形成される。バラクタ領域１３のＮウェル２８がエ
ピタキシャル層２２に形成される。カソード領域５５が
Ｎウェル２８をさらにＮ形ドーパントでドーピングする
ことによりＮウェル２８に形成される。カソード電極９
１がエピタキシャル層２２上に多結晶シリコン層をパタ
ーニングして形成される。その後、カソード電極９１が
Ｎ形ドーパントでドーピングされる。カソード領域５５
に隣接する領域がドーピングされて低濃度ドーピング領
域１０３を形成する。低濃度ドーピング領域１０３はＰ
形ドーパントでドーピングされてアノード領域１０９を
形成する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、一般的には、バラクタ
（ｖａｒａｃｔｏｒｓ）に関し、かつより特定的には集
積回路化されたバラクタおよび集積回路化されたバラク
タの製造方法に関する。
【０００２】
【従来の技術】半導体容量は演算増幅器の周波数補償、
アナログ信号のデジタル信号への変換、論理出力電圧の
立上りおよび立下り時間の調整、その他を含む種々の用
途に使用されている。モノリシック集積回路製造技術を
使用した半導体容量の製造は半導体技術において良く知
られている。半導体容量のうち特に有用なタイプは電圧
可変容量であり、より一般にはバラクタと称されてい
る。バラクタは発振器の電子的同調および電気信号のミ
キシングまたは調波（ｈａｒｍｏｎｉｃｓ）の発生のよ
うな種々の用途に使用されている。
【０００３】
【発明が解決しようとする課題】低い直列抵抗、与えら
れた電圧の変化に対する望ましい容量の変化、および低
いＤＣリーケージ電流を有するバラクタを高性能集積回
路プロセスを使用して製造する上での困難性のため、こ
れらの装置は典型的には半導体基板の各々の側に電気的
コンタクトを有するディスクリート部品として製造され
る。
【０００４】したがって、高性能集積回路プロセスへと
容易に組み込まれかつ低い直列抵抗および与えられた電
圧変化に対し望ましい容量の変化をもたらすバラクタの
製造方法を持つことが有用である。
【０００５】
【課題を解決するための手段および作用】本発明によれ
ば、バラクタを製造する方法が提供され、該方法は、第
１の導電形を有しかつ主要面を有する半導体材料を提供
する段階と、該半導体材料に前記第１の導電形の第１の
ドーピングされた領域を形成する段階と、前記半導体材
料に前記第１のドーピングされた領域から離れた第２の
ドーピングされた領域を形成する段階と、前記第２のド
ーピングされた領域の一部に第２の導電形のドーパント
をドーピングする段階と、第１および第２の導電体を形
成する段階であって、該第１の導電体は前記第１のドー
ピングされた領域に接触しかつ前記第２の導電体は前記
第２の導電形のドーパントによってドーピングされた前
記第２のドーピングされた領域の前記部分に接触するも
のと、を具備する。
【０００６】また、本発明によれば、集積回路化された
バラクタが提供され、該バラクタは、主要面を有する第
１の導電形の半導体材料と、前記主要面から前記半導体
材料中に第１の距離だけ延びている前記第１の導電形の
第１のドーピングされた領域と、前記半導体材料中に第
２の距離だけ伸びている第１の導電形の第２のドーピン
グされた領域であって前記第１のドーピングされた領域
から横方向に間隔をあけて位置するものと、前記第２の
ドーピングされた領域中に第３の距離だけ伸びた第２の
導電形の第３のドーピングされた領域と、前記第１のド
ーピングされた領域に電気的に接触する第１の導電体お
よび前記第３のドーピングされた領域に電気的に接触す
る第２の導電体であって該第１および第２の導電体は前
記主要面の前記第１および第３のドーピングされた領域
に電気的に接触しているものと、を具備する。
【０００７】
【実施例】以下、図面を参照して本発明の実施例につき
説明する。図１〜図１０は、半導体プロセスの間のバラ
クタ−ＢＩＣＭＯＳ半導体構造１０のアイソレーション
モジュール部の非常に拡大された断面図であり、図１、
図３、図５、図７および図９は前記半導体構造１０のＭ
ＯＳ領域１２を表し、かつ図２、図４、図６、図８およ
び図１０は前記半導体構造１０の、それぞれ、バラクタ
およびバイポーラ領域を表す。図１〜図１０に示された
各部は半導体構造１０のためのアイソレーションモジュ
ールを表す。本明細書において特定の材料、導電形、厚
さおよび他のパラメータが示されているが、これらは制
限的なものを意味するのではなく単に本発明の好ましい
実施例を示すためのものであることを理解すべきであ
る。さらに、各図において同じ要素を表すために同じ参
照数字が使用されていることも理解されるべきである。
【０００８】始めに、＜１００＞の結晶学的配向（ｏｒ
ｉｅｎｔａｔｉｏｎ）の単結晶シリコンからなる半導体
基板１６が準備される。基板１６はＰ導電形のものであ
りかつ６〜８オーム・センチメートルのオーダーの抵抗
率を有する。スクリーン酸化物層（図示せず）が基板１
６上に形成される。該スクリーン酸化物層（図示せず）
は熱的に成長されかつ２００オングストロームのオーダ
ーの厚さを有する。該スクリーン酸化物層は基板１６の
表面を汚染から保護する。
【０００９】Ｎ＋埋込み層１８がひ素（ａｒｓｅｎｉ
ｃ）または他のＮ形ドーパントを基板１６内に注入する
ことにより基板１６に形成される。前記Ｎ形ドーパント
はバラクタおよびバイポーラ領域、それぞれ、１３およ
び１４全体にわたりかつＰチャネルＭＯＳトランジスタ
が製造されるべきＭＯＳ領域１２の部分に注入される。
いったん前記Ｎ＋埋込み層が形成されると、所望のドー
パントプロフィールを得るためにアニーリングされる。
本明細書で開示されているように、前記Ｎ＋埋込み層１
８は立方センチメートルあたり１０１９アトム（アトム
／ｃｍ３）のオーダーの表面ドーパント濃度を有する。
【００１０】Ｎ＋埋込み層１８のアニールと同様に、ス
クリーン酸化物層（図示せず）上に付加的な酸化物層が
成長される。スクリーン酸化物層の厚さはＮ＋埋込み層
１８の上に３０００〜４０００オングストロームのオー
ダーとなる。スクリーン酸化物層はＮ＋埋込み層１８を
有する基板１６の部分上にＮ＋埋込み層１８が存在しな
い基板１６の部分上よりも急速に成長する。より詳細に
は、スクリーン酸化物層はＰチャネルＭＯＳトランジス
タが製造されるべきＭＯＳ領域１２の部分上でＮチャネ
ルＭＯＳトランジスタが製造されるべきＭＯＳ領域１２
上よりも急速に成長する。したがって、Ｎ＋埋込み層１
８を含まないＭＯＳ領域１２上に位置するスクリーン酸
化物層の部分は５００〜６００オングストロームのオー
ダーの厚さを持つことになる。
【００１１】Ｐ＋埋込み層２０は前記Ｎ＋埋込み層１８
が形成されなかったＭＯＳ領域１２の部分に形成され
る。Ｐ＋埋込み層２０はＮチャネルＭＯＳトランジスタ
が形成されるべきＭＯＳ領域１２の部分に形成される。
Ｐ＋埋込み層２０はホウ素（ｂｏｒｏｎ）または他のＰ
形ドーパントを基板１６に注入することにより形成され
る。Ｐ＋埋込み層２０を形成した後、それはアニールさ
れる。本明細書に示される、Ｐ＋埋込み層２０は１０
１７〜１０１８アトム／ｃｍ３のオーダーの表面ドーパ
ント濃度を有する。
【００１２】埋込み層１８および２０の形成に続き、ス
クリーン酸化物全体が除去されて基板１６を露出し、こ
こで基板１６は埋込み層１８および２０を含む。スクリ
ーン酸化物層は、例えば、フッ化水素酸（ｈｙｄｒｏｆ
ｌｕｏｒｉｃ ａｃｉｄ）のような湿式エッチャントに
より除去することができる。いったんスクリーン酸化物
層が完全に除去されかつ基板１６が露出されると、主要
面１７を有するエピタキシャル層２２のような半導体材
料が基板１６上に形成される。エピタキシャル層２２は
技術的に良く知られた方法によって形成される。エピタ
キシャル層２２は１０１５〜１０１６アトム／ｃｍ３の
オーダーのドーパント濃度を有するＰ形不純物材料によ
って軽くドーピングされ、かつインシトゥードーピング
することができる（ｉｎ ｓｉｔｕ ｄｏｐｅｄ）。エ
ピタキシャル層２２の厚さは１．６マイクロメートルの
オーダーである。
【００１３】ウェル酸化物層２４がエピタキシャル層２
２上に形成される。該ウェル酸化物層２４は５００オン
グストロームのオーダーの厚さを有しかつ熱成長（ｔｈ
ｅｒｍａｌｌｙ ｇｒｏｗｎ）またはデポジションによ
り形成される。次にウェル窒化物層２６が前記ウェル酸
化物層２４上に被着される（ｄｅｐｏｓｉｔｅｄ）。該
ウェル窒化物層２６は１４００オングストロームのオー
ダーの厚さを有する。図示の如く、エピタキシャル層２
２、ウェル酸化物層２４、およびウェル窒化物層２６は
ＭＯＳ領域１２、バラクタ領域１３、およびバイポーラ
領域１４の面全体の上に順応的に（ｃｏｎｆｏｒｍａｌ
ｌｙ）形成される。
【００１４】次に図３および図４を参照すると、Ｎ＋埋
込み層１８上に配置されたウェル窒化物層２６の部分
（図１および図２を参照）が、好ましくは、反応性イオ
ンエッチング（ＲＩＥ）により除去される。この時点
で、ウェル窒化物層２６はＰ＋埋込み層２０上に配置さ
れたままになっている。Ｎ＋埋込み層２８上のエピタキ
シャル層２２の部分にリン（Ｐｈｏｓｐｈｏｒｕｓ）ま
たは他のＮ形ドーパントが注入されてＮウェル２８を形
成する。引き続き、該Ｎウェルはアニールされる。Ｎウ
ェル２８のアニールと同時に、Ｎウェル２８の上に配置
されたウェル酸化物層２４（図１を参照）の部分がさら
に３０００〜４０００オングストロームのオーダーの厚
さに熱的に酸化される。
【００１５】前記酸化およびアニール段階に続き、Ｐ＋
埋込み層２０上に配置されたウェル窒化物層２６の残り
の部分が除去される。ウェル窒化物層２６をその下に位
置するウェル酸化物層２４を大きくエッチングすること
なしに選択的に除去するエッチングが使用される。いっ
たんウェル窒化物層２６のこの部分が除去されると、ホ
ウ素または他のＰ形ドーパントがＰ＋埋込み層２０の上
のエピタキシャル層２２内に注入されてＰ＋埋込み層２
０の上にＰウェル３０を形成する。Ｎウェル２８上のウ
ェル酸化物層２４の大きな厚さはＰ形ドーパントがＮウ
ェル２８に大きく侵入することを防止するのに十分なも
のである。Ｐ形ドーパントを注入した後、Ｐウェル３０
がアニールされる。Ｐウェル３０のアニールに続き、ウ
ェル酸化物層２４がＮウェル２８およびＰウェル３０が
形成されたエピタキシャル層２２の表面から完全に除去
される。
【００１６】ウェル酸化物層２４の除去に続き、パッド
酸化物層（ｐａｄ ｏｘｉｄｅ ｌａｙｅｒ）３２がエ
ピタキシャル層２２の表面上に形成される。該パッド酸
化物層３２は１５０オングストロームのオーダーの厚さ
を有しかつエピタキシャル層２２を熱的に酸化すること
により形成できる。パッド酸化物層３２の上に多結晶シ
リコン（ｐｏｌｙｓｉｌｉｃｏｎ）層３４が形成され
る。該多結晶シリコン層３４はデポジションにより形成
されかつ５００オングストロームのオーダーの厚さを有
する。窒化物層３６が前記多結晶シリコン層３４の上に
被着される。窒化物層３６は１５００オングストローム
のオーダーの厚さを有する。酸化物層３８が前記窒化物
層３６の上に形成される。該酸化物層３８は２６００オ
ングストロームのオーダーの厚さでありかつテトラエチ
ルオルソシリケート（ｔｅｔｒａｅｔｈｙｌ ｏｒｔｈ
ｏｓｉｌｉｃａｔｅ：ＴＥＯＳ）の分解によるデポジシ
ョンのような良く知られたプロセスにより形成すること
ができる。
【００１７】アイソレーション用トレンチ４０がＮ＋埋
込み層１８を通してバラクタおよびバイポーラ領域、そ
れぞれ、１３および１４に形成される。好ましくは該ト
レンチ４０は該トレンチ４０が形成されるべき領域上に
開口を有するようフォトレジスト層（図示せず）をパタ
ーニングすることにより形成される。該フォトレジスト
の開口の下の酸化物層３８および窒化物層３６が、例え
ば、ＲＩＥエッチングを使用してエッチングされる。引
き続き、前記多結晶シリコン層３４、前記パッド酸化物
層３２、前記エピタキシャルシリコン層２２を通りＮ＋
埋込み層１８の下の基板１６内へとＲＩＥエッチングが
行なわれる。
【００１８】次に図５および図６を参照すると、酸化物
層３８が除去されかつトレンチ４０の表面がクリーニン
グされる。該トレンチ４０にトレンチリニア酸化物（ｔ
ｒｅｎｃｈ ｌｉｎｅｒ ｏｘｉｄｅ）４２が形成され
る。図面ではトレンチリニア酸化物４２はトレンチ４０
内にのみ示されているが、該トレンチリニア酸化物４２
はもともと順応層（ｃｏｎｆｏｒｍａｌ ｌａｙｅｒ）
として形成される。始めに、該トレンチリニア酸化物４
２は４００オングストロームのオーダーの厚さを有す
る。いったん該トレンチリニア酸化物４２が形成される
と、チャネルストッパ（ｃｈａｎｎｅｌ ｓｔｏｐｓ）
４４が形成される。ここに示されるように、チャネルス
トッパ４４はホウ素または他のＰ形ドーパントをトレン
チ４０の下の基板１６へと注入することにより形成され
る、すなわち、チャネルストッパ用注入が行なわれる。
チャネルストッパ用注入に続き、前記トレンチリニア酸
化物４２上に付加的な酸化物が形成されて２６００オン
グストロームのオーダーの厚さにする。トレンチ４０内
に形成されるのに加えて、この付加的な酸化物はまたＭ
ＯＳ領域１２、バラクタ領域１３、およびバイポーラ領
域１４の面上に順応的に形成される（図示せず）。
【００１９】トレンチ充填多結晶シリコン４６がトレン
チ４０内に形成される。示されてはいないが、該トレン
チ充填多結晶シリコン４６はまたＭＯＳ領域１２、バラ
クタ領域１３、およびバイポーラ領域１４の面上に順応
的に形成される。スピンオンガラス（ｓｐｉｎ−ｏｎ
ｇｌａｓｓ）（図示せず）が前記ＭＯＳ領域１２、バラ
クタ領域１３、およびバイポーラ領域１４の面上に付与
される。該スピンオンガラスは表面を平坦化する働きを
なす。該スピンオンガラスおよびトレンチ４０内に位置
しないトレンチ充填多結晶シリコン４６の部分は前記適
合的なトレンチリニア酸化物４２が露出するまでＲＩＥ
によりエッチングし戻される。トレンチ充填多結晶シリ
コン４６はトレンチ４０内へとエッチングされ、それに
よって該トレンチ充填多結晶シリコン４６がトレンチ４
０の頭部から後退またはくぼむようにされる。いったん
トレンチ充填多結晶シリコン４６がエッチングされる
と、トレンチ４０内に位置しない前記トレンチリニア酸
化物４２の部分は、好ましくはＲＩＥによって、除去さ
れる。
【００２０】次に図７および図８を特に参照すると、前
記トレンチリニア酸化物４２がＭＯＳ領域１２、バラク
タ領域１３、およびバイポーラ領域１４の表面から除去
されて窒化物層３６を露出している。窒化物層３６の部
分は窒化物部分４８のみが残るように除去される。窒化
物部分４８の端部上に窒化物スペーサ５０が、ＭＯＳ領
域１２、バラクタ領域１３、およびバイポーラ領域１４
の表面上に適合的な窒化物層（図示せず）を被着するこ
とによって形成される。該適合的な窒化物層（図示せ
ず）はＲＩＥを使用して異方性エッチングされて窒化物
スペーサ５０を形成する。
【００２１】窒化物スペーサ５０の形成に続き、フィー
ルド酸化物領域５４の下の反転（ｉｎｖｅｒｓｉｏｎ）
を制御するためにＰ形ドーパントをＰウェル３０内に注
入することによりフィールド領域５２が形成される。フ
ィールド領域５２内への注入は窒化物部分４８に対しか
つＰウェル３０の上に位置する窒化物スペーサ５０に対
してセルフアラインされる。より詳細には、フィールド
領域５２はホウ素または他のＰ形ドーパントをＰウェル
３０内に注入することにより形成される。フィールド領
域５２は１０１７アトム／ｃｍ３のオーダーのドーパン
ト濃度を有する。多結晶シリコン層３４の露出された部
分（窒化物部分４８の下に位置しないもの）およびトレ
ンチ充填多結晶シリコン４６は酸化されてフィールド酸
化物領域５４を形成する。該フィールド酸化物領域５４
は６０００〜７０００オングストロームのオーダーの厚
さを有する。フィールド領域５２は前記フィールド酸化
物領域５４の形成中にアニールされることが理解される
べきである。
【００２２】フィールド酸化物領域５４の形成に続き、
窒化物部分４８および窒化物スペーサ５０が除去され
る。いったん窒化物部分４８および窒化物スペーサ５０
が除去されると、図９および図１０に示されるように構
造１０のアイソレーションモジュールは完成する。本明
細書では特定のアイソレーションモジュール１０が示さ
れているが、本発明は数多くの異なるアイソレーション
モジュールと共に使用できることが理解されるべきであ
る。
【００２３】いったん図９および図１０に示されるアイ
ソレーションモジュールが製作されると、バラクタ、バ
イポーラ、およびＭＯＳ装置の実際の製作が開始され
る。図１１〜図２２は本発明に係わる装置のプロセスの
間におけるバラクタ−ＢＩＣＭＯＳ半導体構造１０の非
常に拡大された断面図である。図１１、図１３、図１
５、図１７および図１９は構造１０のＭＯＳ領域１２を
表し、かつ図１２、図１４、図１６、図１８および図２
０はバラクタおよびバイポーラ領域、それぞれ、１３お
よび１４を表す。
【００２４】次に、図１１および図１２を特に参照する
と、カソード領域５５およびコレクタ領域５６が、それ
ぞれ、バラクタ領域１３およびバイポーラ領域１４に形
成されている。領域５５および５６はドーパントをバラ
クタ領域１３およびバイポーラ領域１４のＮウェル２８
に注入することにより形成される。カソード領域５５お
よびコレクタ領域５６はＮ＋導電形のものでありかつ１
０１８〜１０１９アトム／ｃｍ３の範囲のドーパント濃
度を有する。領域５５および５６に対しては非常に高い
ドーパント濃度が好ましい。当業者は注入によって引き
起こされる欠陥の問題（ｄｅｆｅｃｔ ｐｒｏｂｌｅｍ
ｓ）は最小にされるべきことに気が付くであろう。別個
の注入されたカソードおよびコレクタ領域、それぞれ、
５５および５６が示されかつ説明されるが、バラクタ領
域１３のＮウェル２８およびバイポーラ領域１４のＮウ
ェル２８は同時に形成することもできあるいは順次形成
することもできることが理解されるべきである。さら
に、領域５５および５６はＮウェル２８を通ってＮ＋埋
込み層１８へと伸びても良い。
【００２５】ゲート酸化物層５８が半導体構造１０の表
面全体の上に形成される。一例として、ゲート酸化物層
５８は１００オングストロームのオーダーの厚さを有
し、かつ熱成長されるが、もちろん技術的に良く知られ
た方法によって被着することもできる。ゲート保護多結
晶シリコン層６０（多結晶シリコン層６２の一部として
示されている）がゲート酸化物層５８上に形成される。
該多結晶シリコン層６０はほぼ５００オングストローム
の厚さを有しかつ将来のプロセスの間にゲート酸化物層
５８を保護する働きをなす。
【００２６】スレッショールドおよびパンチスルー注入
がＭＯＳ領域１２のＮウェル２８およびＰウェル３０内
に行なわれる。リンのようなＮ形ドーパントがＰウェル
３０内に注入され、一方ホウ素のようなＰ形ドーパント
がＮウェル２８内に注入される。ＭＯＳ領域１２の各々
のウェル２８および３０内に単一のまたは複数の注入を
行なうことができる。これらの注入はデバイスのしきい
値を制御しかつパンチスルーを防止する。
【００２７】前記スレッショールドおよびパンチスルー
注入に続き、ゲート酸化物層５８および多結晶シリコン
層６０がＭＯＳ領域１２からおよびバラクタ領域１３か
ら技術的に良く知られた方法を使用して選択的に除去さ
れる。より詳細には、ウェル２８および３０が第１の電
極用多結晶シリコン６２によって接触されるべきゲート
酸化物層５８の部分が除去される。ゲート酸化物層５８
および多結晶シリコン層６０はバイポーラ領域１４にお
いてはＮウェル２８上から完全に除去される。
【００２８】第１の電極用多結晶シリコン層６２は半導
体構造１０全体の上に順応的に（ｃｏｎｆｏｒｍａｌｌ
ｙ）形成される。該第１の電極用多結晶シリコン層６２
は技術的によく知られた方法で形成されかつ２０００オ
ングストロームのオーダーの厚さを有する。該第１の電
極用多結晶シリコン層６２は被着（ｄｅｐｏｓｉｔｉｏ
ｎ）においてドーピングされていない。該第１の電極用
多結晶シリコン層６２の被着に続き、スクリーン酸化物
層６４が半導体構造１０の全面に形成される。該スクリ
ーン酸化物層６４は熱的に成長されかつ１００オングス
トロームのオーダーの厚さを有する。
【００２９】活性ベース（ａｃｔｉｖｅ ｂａｓｅ）６
６がバイポーラ領域１４のＮウェル２８に形成される。
ホウ素または２フッ化ホウ素（ｂｏｒｏｎ ｄｉｆｌｕ
ｏｒｉｄｅ）のようなＰ形ドーパントが前記第１の電極
の多結晶シリコン層６２の一部に注入される。半導体構
造１０は次にアニールされ、それによって前記ドーパン
トが第１の電極の多結晶シリコン層６２の部分からバイ
ポーラ領域１４のＮウェル２８内へとドライブされ活性
ベース６６を形成する。活性ベース６６は、もちろん、
Ｐ形であり、かつ１０１９アトム／ｃｍ３のオーダーの
ピークドーパント濃度を有する。活性ベース６６の形成
に続き、窒化物層６８、および多結晶シリコン層７０が
半導体構造１０の表面上に形成される。図１１および図
１２に示されるように、窒化物層６８および多結晶シリ
コン層７０は共に順応的に（ｃｏｎｆｏｒｍａｌｌｙ）
形成される。また、必要な目的のために付加的な層を多
結晶シリコン層７０上に形成することもできる。
【００３０】次に図１３および図１４を特に参照する
と、スクリーン酸化物層６４、窒化物層６８および多結
晶シリコン層７０がパターニングされかつエッチングさ
れてそれらがコレクタ領域５６から離れたバイポーラ領
域１４のＮウェル２８上にのみ配置されるようにする。
開口７２がスクリーン酸化物層６４、窒化物層６８およ
び多結晶シリコン層７０の残りの部分を通して形成され
る。開口７２は後にエミッタ領域を規定する働きをな
す。スクリーン酸化物層６４、窒化物層６８、および多
結晶シリコン層７０の残りの部分は後にバイポーラ装置
のベース領域を規定する働きをなす。
【００３１】窒化物スペーサ７４が前記スクリーン酸化
物層６４、窒化物層６８、多結晶シリコン層７０の残り
の部分の端部にかつ開口７２に形成される。窒化物スペ
ーサ７４は半導体構造１０の上に順応的な窒化物層（図
示せず）を被着しかつ次にその順応的な窒化物層を反応
性イオンエッチングしてスペーサ７４を形成することに
よって形成される。開口７２内のスペーサ７４の間の距
離はよく知られたリソグラフ方法を使用して容易に得ら
れるものより小さくすることができる。好ましくは、こ
の距離は０．４マイクロメートルのオーダーとされる。
レンズ酸化物層７６が半導体構造１０のＭＯＳ領域１
２、バラクタ領域１３、およびバイポーラ領域１４の全
ての露出した多結晶上に形成される。これは前記第１の
電極用多結晶シリコン層６２の露出した部分上にかつま
た前記多結晶シリコン層７０の露出した部分上に形成す
ることも含む。レンズ酸化物層７６の一部はスペーサ７
４の間の開口７２内に配置される。該レンズ酸化物層７
６は熱的に成長されかつ６００オングストロームのオー
ダーの厚さである。
【００３２】次に、図１５および図１６を特に参照する
と、前記窒化物スペーサ７４が除去されてその下に位置
する第１の電極用多結晶シリコン層６２の各部が露出さ
れている。第１の電極用多結晶シリコン層６２のこれら
の露出部分は次にエッチング除去されて窒化物スペーサ
７４が前に形成された部分にスロット７８が形成され
る。開口７２の内側に位置しないスロットはフィールド
酸化物領域５４まで伸びており、一方ウィンドウ７２内
に位置するスロットは活性ベース領域６６のシリコン内
に伸びることができる。スロット７８の形成に続き、ス
クリーン酸化物層（図示せず）が前記ＭＯＳ領域１２、
バラクタ領域１３、およびバイポーラ領域１４の表面上
に形成される。
【００３３】スクリーン酸化物層の形成に続きリンクベ
ース領域８０がウィンドウ７２内のスロット７８の下に
形成される。該リンクベース領域８０は前記開口７２内
に位置するスロット７８を通してホウ素または２フッ化
ホウ素のようなＰ形ドーパントを注入することにより形
成される。該リンクベース領域８０は前記活性ベース領
域６６を非真性または外因性（ｅｘｔｒｉｎｓｉｃ）ベ
ースコンタクト８２にリンクする働きをなす。該リンク
ベース領域８０は１０１８アトム／ｃｍ３のオーダーの
ドーパント濃度を有する。該リンクベース領域８０はこ
こでは注入されている（ｉｍｐｌａｎｔｅｄ）が、それ
らは技術的によく知られた他の方法によって形成するこ
とも可能なことを理解すべきである。
【００３４】リンクベース領域８０の形成に続き、酸化
物スペーサ８４が前記スロット７８に形成される。該酸
化物スペーサ８４は前記スクリーン酸化物層の上に酸化
物層（図示せず）を形成し、かつ該酸化物層全体、スク
リーン酸化物層、および前記レンズ酸化物層７６をエッ
チングすることにより作成される。該酸化物スペーサ８
４はエッチングされない。該酸化物スペーサ８４を酸化
物層、スクリーン酸化物層、およびレンズ酸化物層７６
からエッチングする前に前記酸化物層の密度を高めるた
めに高密度化用アニール（ｄｅｎｓｉｆｉｃａｔｉｏｎ
ａｎｎｅａｌ）を行なうことができることを理解すべ
きである。
【００３５】次に図１７および図１８を特に参照する
と、第２の電極用多結晶シリコン層８６がＭＯＳ領域１
２、バラクタ領域１３、およびバイポーラ領域１４の上
に順応的に形成される。該第２の電極用多結晶シリコン
層８６は直接前記第１の電極用多結晶シリコン層６２の
上に形成されるが、スクリーン酸化物層６４、窒化物層
６８および多結晶シリコン層７０の部分が第２の電極用
多結晶シリコン層８６の被着時に残っている場所を除
く。該第２の電極用多結晶シリコン層８６は被着される
時にドーピングされないことが好ましく、かつ１２００
オングストロームのオーダーの厚さを有する。
【００３６】第２の電極用多結晶シリコン層８６の被着
に続き、該第２の電極用多結晶シリコン層８６および前
記第１の電極用多結晶シリコン層６２がパターニングさ
れかつエッチングされる。ゲート電極８８および埋込み
コンタクト電極９０がＭＯＳ領域１２に形成される。カ
ソード電極９１がバラクタ領域１３に形成される。エミ
ッタ電極９２およびコレクタ電極９４がバイポーラ領域
１４上に形成される。ゲート電極８８、埋込みコンタク
ト電極９０、カソード電極９１、エミッタ電極９２、お
よびコレクタ電極９４は各々前記第１の電極用多結晶シ
リコン層６２および前記第２の電極用多結晶シリコン層
８６の部分から構成される。さらに、前記第１および第
２の電極用多結晶シリコン層、それぞれ、６２および８
６のエッチングは同時に多結晶シリコン層７０の残りの
部分を除去しかつ窒化物層６８の残りの部分を露出す
る。
【００３７】第１および第２の電極用多結晶シリコン
層、それぞれ、６２および８６のパターニングおよびエ
ッチングに続き、保護酸化物層９８がＭＯＳ領域１２、
バラクタ領域１３、およびバイポーラ領域１４の露出し
たシリコン部分上に形成される。保護酸化物層９８はこ
こでは熱的に成長されるが、被着することも可能なこと
を理解すべきである。保護酸化物層９８は１００オング
ストロームのオーダーの厚さを有する。
【００３８】カソード電極９１、エミッタ電極９２、お
よびコレクタ電極９４がドーピングされる。電極９１，
９２，および９２のドーピングは前記保護酸化物層９８
の形成の前または後のいずれに行なわれてもよい。ひ素
または同様のＮ形ドーパントが電極９１，９２，および
９４に注入されて１０２０アトム／ｃｍ３のオーダーの
ドーパント濃度を得る。電極９１，９２，および９４の
注入に続き、窒化物層６８の残りの露出部分が除去され
てエミッタ電極９２の横方向延長部の下に位置する窒化
物部分１００、および隣接する酸化物スペーサ８４のみ
を残す。
【００３９】次に図１９および図２０を特に参照する
と、低濃度でドーピングされたドレイン領域１０２がＭ
ＯＳ領域１２のＮウェル２８およびＰウェル３０にドー
パントを注入することにより形成される。同時に、低濃
度でドーピングされた領域１０３がカソード領域５５の
間のバラクタ領域１３のＮウェルにドーパントを注入す
ることにより形成される。前記低濃度ドーピングドレイ
ン領域１０２はリンのようなＮ形ドーパントを注入する
ことによりＰウェル３０に形成される。低濃度ドーピン
グドレイン領域１０２はＭＯＳ領域１２のＮウェルにホ
ウ素のようなＰ形ドーパントを注入することにより形成
される。これらの注入はゲート電極８８に対してセルフ
アラインされる。前記低濃度ドーピング領域１０３もま
たＮ形ドーパントをバラクタ領域１３のＮウェルに注入
することによりゲート電極９１に対しセルフアラインさ
れる。低濃度ドーピング領域１０２および１０３は１０
１８アトム／ｃｍ３のオーダーの表面ドーパント濃度を
有する。
【００４０】前記低濃度ドーピング領域１０２および１
０３の形成と同時に、ゲート電極８８および埋込みコン
タクト電極９０もドーピングされる。ゲート電極８８お
よびＰウェル３０の上に位置する埋込みコンタクト電極
９０の部分はＮ形ドーパントによってドーピングされ、
一方ゲート電極８８およびＮウェル２８の上に位置する
埋込みコンタクト電極９０の部分はＰ形ドーパントによ
ってドーピングされる。
【００４１】窒化物スペーサ１０４はＭＯＳ領域１２、
バラクタ領域１３、およびバイポーラ領域１４に形成さ
れる。ＭＯＳ領域１２においては、窒化物スペーサ１０
４は各々のゲート電極８８の側部かつまた埋込みコンタ
クト電極９０の側部に当接する。バラクタ領域１３にお
いては、窒化物スペーサ１０４はカソード電極９１に当
接する。バイポーラ領域１４においては、窒化物スペー
サ１０４はコレクタ電極９４の側部および開口７２に位
置しない酸化物スペーサ８４の側部に当接する。窒化物
スペーサ１０４はまたエミッタ電極９４の側部に当接す
る。エミッタ電極９２に当接する窒化物スペーサ１０４
は窒化物部分１００に結合されている。窒化物スペーサ
１０４はＭＯＳ領域１２、バラクタ領域１３、およびバ
イポーラ領域１４の表面上に順応的な窒化物層（図示せ
ず）を形成することにより形成される。次に、前記順応
的な窒化物層の不要部分をエッチング除去して窒化物ス
ペーサ１０４を形成する。スペーサ１０４はここでは窒
化物から構成されているが、他の誘電体材料も置き換え
可能であることが理解されるべきである。
【００４２】図２１および図２２は、本発明に係わる半
導体構造１０の非常に拡大された断面図である。図２１
は半導体構造１０のＭＯＳ領域１２を表わし、かつ図２
２はバラクタおよびバイポーラ領域、それぞれ、１３お
よび１４を表わす。ソースおよびドレイン領域１０８は
ＭＯＳ領域１２のＮウェル２８およびＰウェル３０に注
入される。ソースおよびドレイン領域１０８はＮウェル
２８にホウ素のようなＰ形ドーパントを注入することに
より形成され、一方ソースおよびドレイン領域はＰウェ
ル３０にひ素のようなＮ形ドーパントを注入することに
より形成される。
【００４３】ソースおよびドレイン領域１０８の形成と
同時に、低濃度ドーピング領域１０３がＰ導電形の不純
物材料によって注入されてアノード領域１０９を形成す
る。好ましくは、前記ソースおよびドレイン領域１０８
およびアノード領域１０９は少なくとも１０２０アトム
／ｃｍ３の表面ドーパント濃度を有する。アノード領域
１０９の形成の間に、付加的なＰ形ドーパント（ホウ
素）が前記外因性ベース電極８２に注入できる。この注
入は外因性ベースの性能を高める。ゲート電極８８およ
び埋込みコンタクト電極９０はさらにソースおよびドレ
イン領域１０８の形成の間にドーピングされる。
【００４４】ソースおよびドレイン領域１０８、および
アノード領域１０９の形成に続き、半導体構造１０はア
ニールされる。好ましくは、高速サーマルアニール（ｒ
ａｐｉｄ ｔｈｅｒｍａｌ ａｎｎｅａｌ）が使用され
る。アニールの間に、ソースおよびドレイン領域１０
８、およびアノード領域１０９は適切に拡散される。さ
らに、エミッタ領域１１０はリンクベース領域８０の間
のエミッタ領域９２から拡散される。また、このアニー
ルの間に、付加的なドーパントが前記外因性ベース電極
８２から活性ベース６６へと拡散される。アニールに続
き、保護酸化物層９８が半導体構造１０のＭＯＳ領域１
２およびバイポーラ領域１４の表面から除去される。
【００４５】いったん酸化物層９８が除去されると、ケ
イ化物（ｓｉｌｉｃｉｄｅ）１１２が半導体構造の露出
された電極上に形成される。事実上任意のケイ化物が形
成できるが、ここでは２ケイ化チタン（ｔｉｔａｎｉｕ
ｍ ｄｉｓｉｌｉｃｉｄｅ）が使用されている。２ケイ
化チタン１１２はＭＯＳ領域１２、バラクタ領域１３、
およびバイポーラ領域１４上にチタン層を被着すること
によって形成される。半導体構造１０は次にアニールさ
れ、それによって被着されたチタンが露出したシリコン
と反応して２ケイ化チタンを形成する。アニールに続
き、被着されたチタンのケイ化されていない部分がエッ
チング除去されかつ半導体構造１０は二度目にアニール
される。図示のごとく、２ケイ化チタン１１２はＭＯＳ
領域１２のゲート電極８８、埋込みコンタクト電極９
０、およびソースおよびドレイン領域１０８上に形成さ
れる。２ケイ化チタンはまたバラクタ領域１３のカソー
ドおよびアノード領域、それぞれ、９１および１０９に
形成される。さらに、２ケイ化チタン１１２はバイポー
ラ領域１４の外因性ベース電極８２、エミッタ電極９
２、およびコレクタ電極９４上に形成される。
【００４６】ケイ化物１１２の形成に続き、酸化物のよ
うな層間誘電体が半導体構造１０の表面上に形成でき、
かつその上に多層金属被覆（ｍｅｔａｌｌｉｚａｔｉｏ
ｎ）パターンが形成できる。
【００４７】ここに示されたバラクタ、ＭＯＳ、および
バイポーラ装置を有する半導体構造を製造する方法は分
離した多結晶シリコン電極を使用し、この場合ゲート電
極８８、埋込み電極９０、エミッタ電極９２、コレクタ
電極９４、およびカソード電極９１は少なくとも２つの
別個に被着された多結晶シリコン層から形成される。こ
れは極めて高性能のバラクタ−ＢＩＣＭＯＳ技術を可能
にし、高性能のバラクタ装置がバイポーラ装置および進
歩したＣＭＯＳ装置と組み合わされる。
【００４８】バラクタのみの流れはここに説明したバラ
クタ−ＢＩＣＭＯＳの流れから容易に得ることができ
る。図２３は本発明の１実施例にしたがって形成された
バラクタ１１５の断面図である。図２３に示されたバラ
クタ１１５においては、Ｎ＋埋込み層１８が基板１６に
形成され、かつ主要面１７を有するエピタシャル層２２
のような半導体材料が図１および図２に関して説明した
ように基板１６上に形成される。スクリーン酸化物１１
１がエピタキシャル層２２上に形成される。スクリーン
酸化物層１１１は１００オングストロームのオーダーの
厚さを有しかつ熱的に成長される。スクリーン酸化物層
１１１を形成する方法は本発明を限定するものではなく
かつそれは技術的によく知られた方法によって被着する
ことができることを理解すべきである。さらにスクリー
ン酸化物層１１１は前に述べたゲート酸化物層５８と類
似していることが理解されるべきである。さらに、リン
または他のＮ形ドーパントがエピタキシャル層２２に注
入されて図１および図２に関して説明したようにＮウェ
ル２８が形成される。
【００４９】ドーピングされたまたはカソード領域１３
２がドーパントをＮウェル２８に注入することにより形
成される。カソード領域１３２はＮ＋導電形のものであ
りかつほぼ１０１８〜ほぼ１０１９アトム／ｃｍ３の範
囲のドーパント濃度を有する。図示されていないが、カ
ソード領域１３２はエピタキシャル層２２を通ってＮ＋
埋込み層１８内へと伸びてもよい。好ましくは、カソー
ド領域１３２は主要面１７からエピタキシャル層２２内
へと第１の距離だけ伸びる。任意選択的には、かつカソ
ード領域１３２の形成に続いて、アニールが行なわれ
る。
【００５０】カソード領域１３２のアニールに続き、該
カソード領域１３２の上のスクリーン酸化物層１１１の
各部が当業者によく知られた技術を使用して除去され
る。図１１および図１２に関して述べた前記第１の電極
用多結晶シリコン層６２の被着と同様に、ドーピングさ
れていない電極用多結晶シリコン層（図示せず）がバラ
クタ１１５の上に順応的に形成される。電極用多結晶シ
リコン層は技術的によく知られた方法によって形成され
かつ３０００オングストロームのオーダーの厚さを有す
る。
【００５１】図１７および図１８のカソード電極の形成
と類似のステップで、電極用多結晶シリコン層がパター
ニングされかつエッチングされてカソード電極または導
体１１４を形成する。該カソード電極１１４はまたはカ
ソード導体とも称される。保護酸化物層（図示せず）が
バラクタ１１５の露出したシリコン部分の上に形成され
る。一例として、該保護酸化物層は熱的に成長されかつ
１００オングストロームのオーダーの厚さを有する。
【００５２】次のステップでは、カソード電極１１４が
ドーピングされる。ひ素または同様のＮ形ドーパントが
カソード電極１１４に注入されて１０２０アトム／ｃｍ
３のオーダーのドーパント濃度を得る。カソード電極１
１４のドーピングは前記保護酸化物層の形成の前または
後のいずれに行なってもよい。
【００５３】低濃度ドーピング領域１１７は、例えば、
リンのようなＮ形ドーパントをＮウェル２８内に注入す
ることによりゲート領域１１４に対してセルフアライン
される。好ましくは、前記低濃度ドーピング領域１１７
は主要面１７からエピタキシャル層２２内へ第２の距離
だけ伸びている。図１９および図２０に関して述べた低
濃度ドーピング領域１０２および１０３と同様に、低濃
度ドーピング領域１１７は１０１８アトム／ｃｍ３のオ
ーダーの表面ドーパント濃度を有する。低濃度ドーピン
グ（Ｌｉｇｈｔｌｙ ｄｏｐｅｄ）という用語はソース
およびドレイン領域１０８のドーパント濃度に対して定
義されていることを理解すべきである。言い換えれば、
低濃度ドーピングされているものとして示された領域は
ソースおよびドレイン領域１０８に対して低い濃度でド
ーピングされている。
【００５４】窒化物スペーサ１１８はバラクタ１１５上
に該バラクタ１１５の表面上に順応的な窒化物層（図示
せず）を形成することによって形成される。次に、該順
応的な窒化物層の不要部分がエッチング除去されて前記
窒化物スペーサ１１８が形成される。図１９および図２
０の窒化物スペーサ１０４と同様に、スペーサ１１８は
窒化物であることに限定されるものではなく、任意の適
切な誘電体材料とすることができる。
【００５５】アノード電極１１９は低濃度ドーピング領
域１１７をＰ導電形の不純物材料によって注入すること
によって形成される。この注入はスペーサ領域１１８に
対してセルフアラインされる。アノード電極１１９はま
たアノード導体とも称される。好ましくは、アノード電
極１１９を形成するＰ導電形の不純物材料は前記主要面
１７からエピタキシャル層２２内へと第３の距離だけ伸
びている。アノード電極１１９はスペーサ１１８に対し
セルフアラインされる。１つの実施例では、前記カソー
ド領域１３２は前記低濃度ドーピング領域１１７よりも
さらにエピタキシャル層内へと伸びており、かつ前記低
濃度ドーピング領域１１７はアノード電極１１９よりも
大きな距離だけエピタキシャル層２２内へ伸びている。
言い換えれば、前記第１の距離は前記第２の距離より大
きく、かつ前記第２の距離は前記第３の距離より大き
い。続いて、アノード電極１１９がアニールされる。こ
のアニールに続き、保護酸化物層が除去され、かつバラ
クタ１１５の露出した電極上にケイ化物１２１が形成さ
れて前記露出した電極への導体が形成される。
【００５６】前記低濃度ドーピング領域１１７はカソー
ド領域１３２と互いに入り込んでいるものとして示され
ているが、これは本発明を制限するものではない。言い
換えれば、２つの低濃度ドーピング領域１１７の間にか
つこれらから離れて単一のカソード領域１３２があって
もよく、カソード領域１３２を囲む環状の低濃度ドーピ
ング領域１１７があってもよい、などである。
【００５７】図２４は本発明にしたがって形成されたバ
ラクタ１２２のさらに他の実施例を示す。図２３の説明
にしたがって、エピタキシャル層２２が基板１６上に形
成され、この場合基板１６はＮ＋埋込み層１８を含む。
スクリーン酸化物１１１がエピタキシャル層２２上に形
成される。前に述べたように、スクリーン酸化物層１１
１は１００オングストロームのオーダーの厚さを有し、
熱的に成長され、かつゲート酸化物層５８と類似したも
のである。リンまたは他のＮ形ドーパントがエピタキシ
ャル層２２内に注入されて図１および図２に関して説明
したようにＮウェル２８が形成される。
【００５８】カソード領域１２８がドーパントをＮウェ
ル２８内に注入することによって形成される。該カソー
ド領域はＮ＋導電形のものでありかつほぼ１０１８〜ほ
ぼ１０２０アトム／ｃｍ３の範囲のドーパント濃度を有
する。カソード領域１２８はエピタキシャル層２２を通
りＮ＋埋込み層１８内に伸びてもよいことが理解される
べきである。好ましくは、カソード領域１２８は前記主
要面１７からエピタキシャル層２２内へ第１の距離だけ
伸びている。次に、カソード領域１２８はアニールされ
る。
【００５９】カソード領域１２８のアニールに続き、ス
クリーン酸化物層１１１の一部が除去され、この場合ス
クリーン酸化物層１１１の該部分はカソード領域１２８
上の面１７の部分から横方向に離れた面１７の一部の上
にある。スクリーン酸化物層１１１の前記部分は当業者
によく知られた技術を使用して除去される。ドーピング
されていない電極用多結晶シリコン層（図示せず）がバ
ラクタ１２２上に順応的に形成される。該電極用多結晶
シリコン層は技術的によく知られた方法で形成されかつ
３０００オングストロームのオーダーの厚さを有する。
【００６０】前記ドーピングされていない電極用多結晶
シリコン層はパターニングされかつエッチングされてア
ノード電極１２７を形成する。該アノード電極１２７は
Ｎ形ドーパントによって選択的に注入されかつ不純物材
料をアウトディフューズ（ｏｕｔｄｉｆｆｕｓｅ）しか
つそれによってドーピングされた領域１２３を形成す
る。ドーピングされた領域１２３は第２の距離だけＮウ
ェル２８内に伸びている。
【００６１】窒化物スペーサ１２９がバラクタ１２２上
に該バラクタ１２２の表面上に順応的な窒化物層（図示
せず）を形成することによって形成される。次に、該順
応的な窒化物層の不要部分がエッチング除去されて窒化
物スペーサ１２９を形成する。図１９および図２０の窒
化物スペーサ１０４と同様に、スペーサ１２９は窒化物
に限定されるものではなく、任意の適切な誘電体材料と
することができる。
【００６２】アノード電極１２７はＰ形不純物材料によ
って選択的に注入される。カソード領域１２８はＮ形不
純物材料によってドーピングされてカソード電極１３０
を形成する。バラクタ１２２は熱的にアニールされて不
純物材料をアウトディフューズし、かつそれによってア
ノード電極１２７のアウトディフューズされた部分１２
４を形成する。前記ドーピングされた領域１２３はＮウ
ェル２８内へと第２の距離だけ伸びておりかつ前記アウ
トディフューズされた部分１２４はＮウェル２８内へ第
３の距離だけ伸びている。
【００６３】ケイ化物１３１がバラクタ１２２の露出し
た電極上に形成される。
【００６４】
【発明の効果】したがって、本発明によって、バラク
タ、ＭＯＳおよびバイポーラ装置を有する半導体構造を
製造する方法が提供され、バラクタを集積回路化するこ
とが可能になったことは明らかである。
【００６５】本発明の特定の実施例が示されかつ説明さ
れたが、さらに他の修正および改善も当業者が行なうこ
とが可能である。したがって、この発明は示された特定
の形式に限定されるものでないことが理解されるべきで
あり、かつ添付の特許請求の範囲においてこの発明の精
神および範囲から離れることのない全ての修正をカバー
することを意図している。例えば、前記第１の距離は前
記第２の距離より小さくてもよく、あるいは前記第１お
よび第２の距離はほぼ等しくてもよい。
【図面の簡単な説明】
【図１】本発明の１実施例に係わるプロセスの間におけ
るバラクタ−ＢＩＣＭＯＳ半導体構造のためのアイソレ
ーションモジュール部分の非常に拡大された断面図であ
る。
【図２】本発明の１実施例に係わるプロセスの間におけ
るバラクタ−ＢＩＣＭＯＳ半導体構造のためのアイソレ
ーションモジュール部分の非常に拡大された断面図であ
る。
【図３】本発明の１実施例に係わるプロセスの間におけ
るバラクタ−ＢＩＣＭＯＳ半導体構造のためのアイソレ
ーションモジュール部分の非常に拡大された断面図であ
る。
【図４】本発明の１実施例に係わるプロセスの間におけ
るバラクタ−ＢＩＣＭＯＳ半導体構造のためのアイソレ
ーションモジュール部分の非常に拡大された断面図であ
る。
【図５】本発明の１実施例に係わるプロセスの間におけ
るバラクタ−ＢＩＣＭＯＳ半導体構造のためのアイソレ
ーションモジュール部分の非常に拡大された断面図であ
る。
【図６】本発明の１実施例に係わるプロセスの間におけ
るバラクタ−ＢＩＣＭＯＳ半導体構造のためのアイソレ
ーションモジュール部分の非常に拡大された断面図であ
る。
【図７】本発明の１実施例に係わるプロセスの間におけ
るバラクタ−ＢＩＣＭＯＳ半導体構造のためのアイソレ
ーションモジュール部分の非常に拡大された断面図であ
る。
【図８】本発明の１実施例に係わるプロセスの間におけ
るバラクタ−ＢＩＣＭＯＳ半導体構造のためのアイソレ
ーションモジュール部分の非常に拡大された断面図であ
る。
【図９】本発明の１実施例に係わるプロセスの間におけ
るバラクタ−ＢＩＣＭＯＳ半導体構造のためのアイソレ
ーションモジュール部分の非常に拡大された断面図であ
る。
【図１０】本発明の１実施例に係わるプロセスの間にお
けるバラクタ−ＢＩＣＭＯＳ半導体構造のためのアイソ
レーションモジュール部分の非常に拡大された断面図で
ある。
【図１１】本発明の第１の実施例に係わるプロセスの間
におけるバラクタ−ＢＩＣＭＯＳ半導体構造の非常に拡
大された断面図である。
【図１２】本発明の第１の実施例に係わるプロセスの間
におけるバラクタ−ＢＩＣＭＯＳ半導体構造の非常に拡
大された断面図である。
【図１３】本発明の第１の実施例に係わるプロセスの間
におけるバラクタ−ＢＩＣＭＯＳ半導体構造の非常に拡
大された断面図である。
【図１４】本発明の第１の実施例に係わるプロセスの間
におけるバラクタ−ＢＩＣＭＯＳ半導体構造の非常に拡
大された断面図である。
【図１５】本発明の第１の実施例に係わるプロセスの間
におけるバラクタ−ＢＩＣＭＯＳ半導体構造の非常に拡
大された断面図である。
【図１６】本発明の第１の実施例に係わるプロセスの間
におけるバラクタ−ＢＩＣＭＯＳ半導体構造の非常に拡
大された断面図である。
【図１７】本発明の第１の実施例に係わるプロセスの間
におけるバラクタ−ＢＩＣＭＯＳ半導体構造の非常に拡
大された断面図である。
【図１８】本発明の第１の実施例に係わるプロセスの間
におけるバラクタ−ＢＩＣＭＯＳ半導体構造の非常に拡
大された断面図である。
【図１９】本発明の第１の実施例に係わるプロセスの間
におけるバラクタ−ＢＩＣＭＯＳ半導体構造の非常に拡
大された断面図である。
【図２０】本発明の第１の実施例に係わるプロセスの間
におけるバラクタ−ＢＩＣＭＯＳ半導体構造の非常に拡
大された断面図である。
【図２１】本発明の１実施例に係わるバラクタ−ＢＩＣ
ＭＯＳ半導体構造の非常に拡大された断面図である。
【図２２】本発明の１実施例に係わるバラクタ−ＢＩＣ
ＭＯＳ半導体構造の非常に拡大された断面図である。
【図２３】本発明の第２の実施例に係わるバラクタの非
常に拡大された断面図である。
【図２４】本発明の第３の実施例に係わるバラクタの非
常に拡大された断面図である。
【符号の説明】
１０ 半導体構造 １３ バラクタ領域 １４ バイポーラ領域 １６ 半導体基板 １８ Ｎ＋埋込み層 １２ ＭＯＳ領域 ２０ Ｐ＋埋込み層 ２２ エピタキシャル層 １７ 主要面 ２４ ウェル酸化物層 ２６ ウェル窒化物層 ２８ Ｎウェル ３０ Ｐウェル ３２ パッド酸化物層 ３４ 多結晶シリコン層 ３６ 窒化物層 ３８ 酸化物層 ４０ アイソレーション用トレンチ ４２ トレンチリニア酸化物 ４４ チャネルストッパ ４６ トレンチ充填多結晶シリコン ４８ 窒化物部分 ５０ 窒化物スペーサ ５２ フィールド領域 ５４ フィールド酸化物領域 ５５ カソード領域 ５６ コレクタ領域 ５８ ゲート酸化物層 ６０ ゲート保護多結晶シリコン層 ６２ 第１の電極用多結晶シリコン層 ６４ スクリーン酸化物層 ６６ 活性ベース ６８ 窒化物層 ７０ 多結晶シリコン層 ７２ 開口 ７４ 窒化物スペーサ ７６ レンズ酸化物層 ７８ スロット ８０ リンクベース領域 ８２ 外因性ベースコンタクト ８４ 酸化物スペーサ ８６ 第２の電極用多結晶シリコン層 ８８ ゲート電極 ９０ 埋込みコンタクト電極 ９２ エミッタ電極 ９４ コレクタ電極 ９８ 保護酸化物層 １０２ 低濃度ドーピングドレイン領域 １０４ 窒化物スペーサ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ボー−ユアン・シー・ファン アメリカ合衆国アリゾナ州85284、テンプ、 イースト・モーガン・ドライブ 1978 (72)発明者 ジュリオ・コスタ アメリカ合衆国アリゾナ州85044、フェニ ックス、イースト・ゴールデンロッド・ス トリート 2450

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 バラクタ（１１５）の製造方法であっ
    て、 第１の導電形のかつ主要面（１７）を有する半導体材料
    （２２）を提供する段階、 前記半導体材料（２２）に前記第１の導電形の第１のド
    ーピングされた領域（１３２）を形成する段階、 前記半導体材料（２２）に前記第１の導電形の第２のド
    ーピングされた領域（１１７）を形成する段階であっ
    て、該第２のドーピングされた領域（１１７）は前記第
    １のドーピングされた領域（１３２）から離れているも
    の、 前記第２のドーピングされた領域（１１７）の一部（１
    ０９）を第２の導電形のドーパントによってドーピング
    する段階、そして第１（１１４）および第２（１２１）
    の導体を形成する段階であって、該第１の導体（１１
    ４）は前記第１のドーピングされた領域（１３２）と接
    触しておりかつ前記第２の導体（１２１）は前記第２の
    導電形のドーパントによってドーピングされた前記第２
    のドーピングされた領域（１１７）の前記部分（１０
    ９）と接触しているもの、 を具備することを特徴とするバラクタ（１１５）の製造
    方法。
  2. 【請求項２】 前記第１のドーピングされた領域（１３
    ２）は前記主要面（１７）から前記半導体材料（２２）
    内へと第１の距離だけ伸びており、前記第２のドーピン
    グされた領域（１１７）は前記主要面（１７）から前記
    半導体材料（２２）内へと第２の距離だけ伸びており、
    かつ前記第２のドーピングされた領域（１１７）の前記
    部分（１１９）をドーピングするために使用される第２
    の導電形のドーパントは前記主要面（１７）から前記第
    １のドーピングされた領域（１３２）内へと第３の距離
    だけ伸びていることを特徴とする請求項１に記載のバラ
    クタ（１１５）の製造方法。
  3. 【請求項３】 ＭＯＳ、バイポーラ、およびバラクタ装
    置を有する半導体構造の製造方法であって、 ＭＯＳ（１２）、バイポーラ（１４）、およびバラクタ
    （１３）のアクティブ領域を有するアイソレーション構
    造を提供する段階であって、各々のアクティブ領域はド
    ーピングされたウェルを含むもの、 前記バイポーラのアクティブ領域（１４）に第１のドー
    パント領域（２８）を形成しかつ前記バラクタのアクテ
    ィブ領域（１３）に第２のドーパント領域（２８）を形
    成する段階、 前記ＭＯＳ（１２）、バイポーラ（１４）、およびバラ
    クタ（１３）のアクティブ領域上に第１の半導体層（６
    ２）を形成する段階、 前記バイポーラのアクティブ領域のドーピングされたウ
    ェル（２８）にアクティブベース領域（６６）を形成す
    る段階、 前記バイポーラ（１４）およびバラクタ（１３）のアク
    ティブ領域上の前記第１の半導体層（６２）の部分上に
    誘電体層（６８）を形成する段階、 前記誘電体層（６８）に開口（７２）を形成する段階で
    あって、該開口は前記第１の半導体層（６２）へと伸び
    ているもの、 前記ＭＯＳ（１２）、バイポーラ（１４）、およびバラ
    クタ（１３）のアクティブ領域上に第２の半導体層（８
    ６）を形成する段階、 前記ＭＯＳアクティブ領域（１２）にゲート電極（８
    ８）を形成し、前記バイポーラのアクティブ領域上にエ
    ミッタ（９２）およびコレクタ（９４）電極を形成し、
    かつ前記バラクタのアクティブ領域（１３）上に第１の
    バラクタ電極（９１）を形成する段階であって、前記ゲ
    ート（８８）、エミッタ（９２）、コレクタ（９４）、
    および第１のバラクタ（９１）電極は前記第１（６２）
    および第２（８６）の半導体層から形成され、前記エミ
    ッタ電極（９２）は前記開口（７２）内へと伸びている
    もの、 前記エミッタ（９２）、コレクタ（９４）、および第１
    のバラクタ（９１）の電極をドーピングする段階、 前記ＭＯＳアクティブ領域（１２）にセルフアラインさ
    れたソースおよびドレイン領域（１０２）を形成し、か
    つ前記バラクタのアクティブ領域（１３）にセルフアラ
    インされたバラクタのドーパント領域（１０３）を形成
    する段階、 前記バラクタのアクティブ装置領域（１３）上に第２の
    バラクタ電極（１０９）を形成する段階、そしてエミッ
    タ領域（１１０）を前記開口（７２）を通して前記エミ
    ッタ電極（９２）から前記バイポーラのアクティブ領域
    のドーピングされたウェル（２８）内に拡散する段階、 を具備することを特徴とするＭＯＳ、バイポーラ、およ
    びバラクタ装置を有する半導体構造の製造方法。
  4. 【請求項４】 さらに、前記ゲート（８８）、エミッタ
    （９２）、コレクタ（９４）および第１の電極（９１）
    上に、かつ前記ソース（１０２）、ドレイン（１０
    ２）、および前記セルフアラインされたバラクタ（１０
    ３）のドーパント領域内にケイ化物（１１２）を形成す
    る段階を含むことを特徴とする請求項３に記載のＭＯ
    Ｓ、バイポーラ、およびバラクタ装置を有する半導体構
    造の製造方法。
  5. 【請求項５】 集積回路化されたバラクタ（１３）であ
    って、 第１の導電形の主要面（１７）を有する半導体材料（２
    ２）、 前記主要面（１７）から前記半導体材料（２２）内へと
    第１の距離だけ伸びた前記第１の導電形の第１のドーピ
    ングされた領域（５５）、 前記第２の半導体材料（２２）内へと第２の距離だけ伸
    びた前記第１の導電形の第２のドーピングされた領域
    （１０３）であって、該第２のドーピングされた領域
    （１０３）は前記第１のドーピングされた領域（５５）
    から横方向に離れているもの、 前記第２のドーピングされた領域（１１７）内へと第３
    の距離だけ伸びた第２の導電形の第３のドーピングされ
    た領域（１０９）、そして前記第１のドーピングされた
    領域（５５）に電気的に接触する第１の導体（９１）お
    よび前記第３のドーピングされた領域（１０９）に電気
    的に接触する第２の導体（１１２）であって、該第１
    （９１）および第２（１１２）の導体は前記主要面（１
    ７）において前記第１（５５）および前記第３（１０
    ９）のドーピングされた領域と電気的に接触しているも
    の、 を具備することを特徴とする集積回路化されたバラクタ
    （１３）。
JP6309694A 1993-11-23 1994-11-18 バラクタおよび形成方法 Pending JPH07193155A (ja)

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