JPH07193191A - Ｍｏｓコンデンサとその製造方法 - Google Patents
Ｍｏｓコンデンサとその製造方法Info
- Publication number
- JPH07193191A JPH07193191A JP33275393A JP33275393A JPH07193191A JP H07193191 A JPH07193191 A JP H07193191A JP 33275393 A JP33275393 A JP 33275393A JP 33275393 A JP33275393 A JP 33275393A JP H07193191 A JPH07193191 A JP H07193191A
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- Japan
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- electrode layer
- oxide film
- dielectric oxide
- capacitor
- slit
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Abstract
(57)【要約】
【構成】本発明のＭＯＳコンデンサは、誘電体酸化膜表
面に特定の形状のスリットが形成され誘電体酸化膜と任
意の面積で接触している第１の電極層と、この第１の電
極層に接合された第２の電極層とを具備しコンデンサ容
量を高精度に制御できることを特徴とする。 【効果】本発明によれば、誘電体絶縁膜上の電極層を特
定の形状に形成することにより、コンデンサ容量の誤差
が低減し、補正用のコンデンサが不要になり集積回路の
小型化が実現できる。また構成どのコンデンサを作るこ
とができるので製造の歩留まりが向上する。
面に特定の形状のスリットが形成され誘電体酸化膜と任
意の面積で接触している第１の電極層と、この第１の電
極層に接合された第２の電極層とを具備しコンデンサ容
量を高精度に制御できることを特徴とする。 【効果】本発明によれば、誘電体絶縁膜上の電極層を特
定の形状に形成することにより、コンデンサ容量の誤差
が低減し、補正用のコンデンサが不要になり集積回路の
小型化が実現できる。また構成どのコンデンサを作るこ
とができるので製造の歩留まりが向上する。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路内に形成
されるＭＯＳコンデンサ及びその製造方法に関する。
されるＭＯＳコンデンサ及びその製造方法に関する。
【０００２】
【従来の技術】集積回路内に高精度のコンデンサを製造
する際、コンデンサ容量は誘電体の膜厚によって決定さ
れるので、この膜厚のばらつきを抑えることが重要であ
る。従来のＭＯＳコンデンサの一例を示す平面図及び断
面図を図３に示す。これによれば、現在の製造設備で
は、ウエハ間で±10% 程度の膜厚のばらつきが生じる。
同一ウエハ面内でも±3%程度の膜厚のばらつきが生じ
る。今後、ウエハの大口径化の傾向が強く、同一ウエハ
面内での膜厚ばらつきは大きくなる傾向である。容量の
精度が必要とされるフィルタ−回路等では、集積回路よ
り端子を出して、外付け対応で調整作業を行う必要があ
った。このため、端子数が多くなるという問題点があ
る。また、従来技術で調整用の外付け回路を集積回路内
に内蔵する場合、調整用のコンデンサ容量と、抵抗の精
度の向上が要求され、歩留まりが低下するという問題点
がある。
する際、コンデンサ容量は誘電体の膜厚によって決定さ
れるので、この膜厚のばらつきを抑えることが重要であ
る。従来のＭＯＳコンデンサの一例を示す平面図及び断
面図を図３に示す。これによれば、現在の製造設備で
は、ウエハ間で±10% 程度の膜厚のばらつきが生じる。
同一ウエハ面内でも±3%程度の膜厚のばらつきが生じ
る。今後、ウエハの大口径化の傾向が強く、同一ウエハ
面内での膜厚ばらつきは大きくなる傾向である。容量の
精度が必要とされるフィルタ−回路等では、集積回路よ
り端子を出して、外付け対応で調整作業を行う必要があ
った。このため、端子数が多くなるという問題点があ
る。また、従来技術で調整用の外付け回路を集積回路内
に内蔵する場合、調整用のコンデンサ容量と、抵抗の精
度の向上が要求され、歩留まりが低下するという問題点
がある。
【０００３】
【発明が解決しようとする課題】本発明は上記の問題点
を解決するのもので、コンデンサの電極を形成する際
に、誘電体の膜厚のデ−タに応じて、誘電体に接する電
極を形成する際に、その面積を調整し、総容量を要求さ
れる値に作り込み、補正のための回路を削減させ、集積
回路の小型化と歩留まりを上昇させることを目的として
いる。
を解決するのもので、コンデンサの電極を形成する際
に、誘電体の膜厚のデ−タに応じて、誘電体に接する電
極を形成する際に、その面積を調整し、総容量を要求さ
れる値に作り込み、補正のための回路を削減させ、集積
回路の小型化と歩留まりを上昇させることを目的として
いる。
【０００４】
【課題を解決するための手段】上記目的を達成するため
に、本発明においては集積回路内にコンデンサを製造す
る際に、半導体基板上に形成された誘電体酸化膜の膜厚
に応じ、これに接触する第１電極層の総面積を調整する
ものである。第１電極層を形成する際、露光装置の露光
時間やエッチング時間を調整したり、数種のマスクパタ
−ンを使用することによって、第１電極層に特定の幅の
溝を形成し、誘電体酸化膜との接触面積を調整する。こ
のように形成された第１電極層を、第２電極層により結
合し、コンデンサの総容量を要求される値に作り込むこ
とを特徴とする。
に、本発明においては集積回路内にコンデンサを製造す
る際に、半導体基板上に形成された誘電体酸化膜の膜厚
に応じ、これに接触する第１電極層の総面積を調整する
ものである。第１電極層を形成する際、露光装置の露光
時間やエッチング時間を調整したり、数種のマスクパタ
−ンを使用することによって、第１電極層に特定の幅の
溝を形成し、誘電体酸化膜との接触面積を調整する。こ
のように形成された第１電極層を、第２電極層により結
合し、コンデンサの総容量を要求される値に作り込むこ
とを特徴とする。
【０００５】
【作用】本発明によれば、ウエハ間に膜厚のばらつきが
ある場合や、同一ウエハ内で膜厚にばらつきがある場合
でも、その膜厚マップデ−タをもとに第１電極層を形成
する際に、露光時間、エッチング時間の調整、マスクパ
タ−ンの種類を選択することにより、電極層と誘電体酸
化膜との接触面積を調整することができる。第２電極層
を形成する際に第１電極層を結合することにより、コン
デンサの総容量を要求される値に作り込むことができ
る。
ある場合や、同一ウエハ内で膜厚にばらつきがある場合
でも、その膜厚マップデ−タをもとに第１電極層を形成
する際に、露光時間、エッチング時間の調整、マスクパ
タ−ンの種類を選択することにより、電極層と誘電体酸
化膜との接触面積を調整することができる。第２電極層
を形成する際に第１電極層を結合することにより、コン
デンサの総容量を要求される値に作り込むことができ
る。
【０００６】
【実施例】本発明の一実施例について図１を参照して説
明する。図１（ａ）は平面図、（ｂ）は断面図である。
図１は、半導体基板(1) に形成されている誘電体酸化膜
上に接触する第１電極層を、格子状にスリットにより形
成した場合である。この格子状の電極層の形成方法とし
ては、誘電体酸化膜(4) 上にＡｌを蒸着し、レジストを
塗布し格子状に製造したマスクにより露光を行う方法が
ある。露光後、エッチングを行いレジストを除去し第１
電極層(5) を形成する。ここで電極層のスリット幅の調
整は、誘電体酸化膜形成後に膜厚測定器で計測された値
より作成した膜厚マップデ−タをもとにして、電極面積
を決定する。その要求される電極面積となるよう、スリ
ット形成の際のＰＥＰの露光時間、エッチング時間を調
整し行う。レジストは、ポジ形とネガ形いずれのタイプ
によっても行うことができる。次にスリット下に露出し
ている誘電体酸化膜を絶縁分離するため、第１電極層層
間絶縁膜(6) を形成する。これは酸化膜の一種であるプ
ラズマＳＩＯによって低温により行う。低温で行うのは
先に形成されている第１電極層を形成するＡｌが融解し
ないようにするためである。その後、この層間絶縁膜上
に絶縁性のポリマ−(7) を形成し、層間絶縁膜の表面と
第１電極層の各電極の表面の平坦化を図る。第２電極層
(8) により第１電極層を電気的に結合し、ＭＯＳコンデ
ンサの素子部が完成する。ここで、スリット幅 2.0μm
で、第１電極層の１つの電極の一辺が20μm の正方形が
基準となる電極について、図２にスリット幅と電極面
積、補正値の関係表を示す。図２のようにスリット幅、
電極の辺長の調整により、微妙な誘電体酸化膜との接触
面積の調整が可能となる。また、これ以上にスリット幅
を調整した場合でも、電極面積はこれに従って変化する
ので、さらに大規模の補正をすることが可能となる。よ
って、誘電体酸化膜の膜厚のばらつきに応じて電極面積
を調整することによって、コンデンサ容量の補正が可能
となる。
明する。図１（ａ）は平面図、（ｂ）は断面図である。
図１は、半導体基板(1) に形成されている誘電体酸化膜
上に接触する第１電極層を、格子状にスリットにより形
成した場合である。この格子状の電極層の形成方法とし
ては、誘電体酸化膜(4) 上にＡｌを蒸着し、レジストを
塗布し格子状に製造したマスクにより露光を行う方法が
ある。露光後、エッチングを行いレジストを除去し第１
電極層(5) を形成する。ここで電極層のスリット幅の調
整は、誘電体酸化膜形成後に膜厚測定器で計測された値
より作成した膜厚マップデ−タをもとにして、電極面積
を決定する。その要求される電極面積となるよう、スリ
ット形成の際のＰＥＰの露光時間、エッチング時間を調
整し行う。レジストは、ポジ形とネガ形いずれのタイプ
によっても行うことができる。次にスリット下に露出し
ている誘電体酸化膜を絶縁分離するため、第１電極層層
間絶縁膜(6) を形成する。これは酸化膜の一種であるプ
ラズマＳＩＯによって低温により行う。低温で行うのは
先に形成されている第１電極層を形成するＡｌが融解し
ないようにするためである。その後、この層間絶縁膜上
に絶縁性のポリマ−(7) を形成し、層間絶縁膜の表面と
第１電極層の各電極の表面の平坦化を図る。第２電極層
(8) により第１電極層を電気的に結合し、ＭＯＳコンデ
ンサの素子部が完成する。ここで、スリット幅 2.0μm
で、第１電極層の１つの電極の一辺が20μm の正方形が
基準となる電極について、図２にスリット幅と電極面
積、補正値の関係表を示す。図２のようにスリット幅、
電極の辺長の調整により、微妙な誘電体酸化膜との接触
面積の調整が可能となる。また、これ以上にスリット幅
を調整した場合でも、電極面積はこれに従って変化する
ので、さらに大規模の補正をすることが可能となる。よ
って、誘電体酸化膜の膜厚のばらつきに応じて電極面積
を調整することによって、コンデンサ容量の補正が可能
となる。
【０００７】また、前記第１電極層の形成方法におい
て、他の素子部の配線幅に影響が出ることも考えられる
ので、第１電極層のＰＥＰのマスク合わせをした後、ス
リットのパタ−ンのみを合わせて二重露光する方法や、
前記方法とは別に、膜厚マップデ−タをもとにスリット
幅の異なる数種のレチクルを用意し、総容量が所望の値
となるようなスリット幅のレチクルを選択し、露光、エ
ッチングを行う方法がある。
て、他の素子部の配線幅に影響が出ることも考えられる
ので、第１電極層のＰＥＰのマスク合わせをした後、ス
リットのパタ−ンのみを合わせて二重露光する方法や、
前記方法とは別に、膜厚マップデ−タをもとにスリット
幅の異なる数種のレチクルを用意し、総容量が所望の値
となるようなスリット幅のレチクルを選択し、露光、エ
ッチングを行う方法がある。
【０００８】以上のように、第１電極層の構成パタ−ン
は本発明の技術的思想からすれば、格子状に限定される
ことはなく、ストライプ状や円形状、三角形状など前記
の方法によって製造可能で、誘電体酸化膜との接触面積
を任意に制御できるパタ−ンであればよく、その趣旨を
逸脱しない範囲で種々変形して実施することが可能であ
る。
は本発明の技術的思想からすれば、格子状に限定される
ことはなく、ストライプ状や円形状、三角形状など前記
の方法によって製造可能で、誘電体酸化膜との接触面積
を任意に制御できるパタ−ンであればよく、その趣旨を
逸脱しない範囲で種々変形して実施することが可能であ
る。
【０００９】
【発明の効果】以上記述したように、コンデンサの誘電
体絶縁膜上に第１電極層を形成する際に、露光時間、エ
ッチング時間の調整、マスクパタ−ンの種類を選択する
ことにより、電極層と誘電体酸化膜との接触面積を調整
する。第２電極層を形成する際に第１電極層を結合する
ことにより、コンデンサの総容量を求める値に作り込む
ことができる。
体絶縁膜上に第１電極層を形成する際に、露光時間、エ
ッチング時間の調整、マスクパタ−ンの種類を選択する
ことにより、電極層と誘電体酸化膜との接触面積を調整
する。第２電極層を形成する際に第１電極層を結合する
ことにより、コンデンサの総容量を求める値に作り込む
ことができる。
【００１０】これにより、コンデンサ容量の誤差が低減
し、高精度のＭＯＳコンデンサを集積回路内に作り込む
ことが可能となる。従来外付け対応で行っていた調整回
路が不要となり、外付け対応のための集積回路の端子数
と減少させることができ、集積回路の小型化が実現でき
る。また、従来集積回路内部に容量補正のため回路を設
けていた場合でも、これが不要となるために、集積回路
の小型化が実現でき、さらに製造の歩留まりが向上す
る。
し、高精度のＭＯＳコンデンサを集積回路内に作り込む
ことが可能となる。従来外付け対応で行っていた調整回
路が不要となり、外付け対応のための集積回路の端子数
と減少させることができ、集積回路の小型化が実現でき
る。また、従来集積回路内部に容量補正のため回路を設
けていた場合でも、これが不要となるために、集積回路
の小型化が実現でき、さらに製造の歩留まりが向上す
る。
【図１】本発明のＭＯＳコンデンサの一実施例を示す
（ａ）平面図及び（ｂ）断面図。
（ａ）平面図及び（ｂ）断面図。
【図２】スリット幅と電極面積、補正値の関係図表。
【図３】従来のＭＯＳコンデンサの一例を示す（ａ）平
面図及び（ｂ）断面図。
面図及び（ｂ）断面図。
１ 半導体基板 ２ Ｎ+ 拡散層 ３ フィ−ルド酸化膜 ４ 誘電体酸化膜 ５ 第１電極層 ６ 第１電極層層間絶縁膜 ７ 絶縁性ポリマ− ８ 第２電極層
Claims (4)
- 【請求項１】 半導体基板と、 この半導体基板上に形成された誘電体酸化膜と、 この誘電体酸化膜表面に存在し、特定の形状のスリット
が形成され前記誘電体酸化膜と任意の面積で接触してい
る第１の電極層と、 前記第１の電極層を覆い所定の開口を設けて形成された
層間絶縁膜と、 前記開口を介して前記第１の電極層に接合された第２の
電極層とを具備することを特徴とするＭＯＳコンデン
サ。 - 【請求項２】 請求項１記載のＭＯＳコンデンサにおい
て、 前記第１の電極層のスリット形状が格子状であることを
特徴とするＭＯＳコンデンサ。 - 【請求項３】 半導体基板を用意する工程と、 前記半導体基板上に誘電体酸化膜を形成する工程と、 前記誘電体酸化膜表面に、特定の形状のスリットが形成
された第１の電極層を形成する工程と、 前記第１の電極層のスリットを覆い所定の開口を有する
層間絶縁膜を形成する工程と、 前記層間絶縁膜上に前記開口を介して前記第１の電極層
と接合する第２の電極層を形成する工程とを具備するこ
とを特徴とするＭＯＳコンデンサの製造方法。 - 【請求項４】 請求項３記載のＭＯＳコンデンサの製造
方法において、 前記第１の電極層のスリット幅を前記誘電体酸化膜の膜
厚より製作する膜厚マップデ−タをもとに調整すること
を特徴とするＭＯＳコンデンサの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33275393A JPH07193191A (ja) | 1993-12-27 | 1993-12-27 | Ｍｏｓコンデンサとその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33275393A JPH07193191A (ja) | 1993-12-27 | 1993-12-27 | Ｍｏｓコンデンサとその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07193191A true JPH07193191A (ja) | 1995-07-28 |
Family
ID=18258471
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33275393A Pending JPH07193191A (ja) | 1993-12-27 | 1993-12-27 | Ｍｏｓコンデンサとその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07193191A (ja) |
-
1993
- 1993-12-27 JP JP33275393A patent/JPH07193191A/ja active Pending
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