JPH07193202A - ゲートアレー - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 機能ブロック毎に、それぞれの機能を最小の
面積で実現するのに適したゲートパターンを縦横に規則
的に配置した領域で分割されたチップを構成し、最終的
な機能は配線層工程で確定する。 【構成】 ベースチップ１０１はランダムロジック用ブ
ロック１１１，データパス用ブロック１１２，ＲＯＭ用
ブロック１１３，ＲＡＭ用ブロック１１４とに分かれて
いる。各ブロック内部はそれぞれブロック固有のゲート
パターンを規則的に縦横に並べたものである。ベースチ
ップは配線層を加えることにより論理機能を完成する。
ランダムロジック用ブロック１１１はランダムロジック
用ゲートパターン１２１から，データパス用ブロック１
１２はデータパス用ゲートパターン１２２から，ＲＯＭ
用ブロック１１３はＲＯＭ用ゲートパターン１２３か
ら，ＲＡＭ用ブロック１１４はＲＡＭ用ゲートパターン
１２４から，それぞれ構成されている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はゲートアレーに係り、特
に製品化の際にチップサイズの最適化を容易にはかるこ
とのできるゲートアレーに係る。

【０００２】

【従来の技術】従来のゲートアレーの基本ゲートは、ど
のような駆動力が要求されるかわからない、どのような
回路に利用されるかわからないなどの理由により、基本
ゲート中のトランジスタは駆動力に余裕を持たせて設計
されており、また基本ゲート中のトランジスタ数も余分
を持たせて設計されている。

【０００３】このような基本ゲートが隙間なく配置され
て例えばゲート敷き詰め形と呼ばれるゲートアレーのベ
ースチップが構成される。メーカーは基本ゲート数の異
なるベースチップを幾種類か用意し、顧客（以下ユーザ
ーと呼ぶ）に提供する。

【０００４】ユーザーはあらかじめメーカーにより用意
されたベースチップから最適と思われるゲート数のもの
を選択し、回路設計を終わらせた後基本ゲート間に配線
を施し、所望の回路を構成する。

【０００５】ゲートアレーの長所は設計完了後のICを作
成する工期がメタル層以降の数工程のみであるため、納
期が短い点にある。

【０００６】またゲートアレーを改良したものとしてエ
ンベデドアレーがあり、これは敷き詰められたゲートの
一部をマクロセルなどと呼ばれる機能ブロックに置き換
えて、マイコン、DSP、アナログ回路などの専用機能を
持たせることができるものである。

【０００７】ユーザーは設計の開始前に、使用したいマ
クロセルを選択する。メーカーはユーザーが設計を行っ
ている間に通常のゲートアレーのベースチップ上にマク
ロセルを組み込んだ専用のベースチップを作成する。設
計終了時、ユーザーは完成したベースチップに配線を施
す。

【０００８】このような手順を採ることによりユーザー
からみた開発期間は通常のゲートアレーと変わらず高機
能なICを得ることができる。

【０００９】

【発明が解決しようとする課題】ゲートアレーにおい
て、回路を構成するため基本ゲート間の結線を行うと何
割かの基本ゲート上を配線領域として使用するため、全
体のゲート数と回路素子として利用されたゲート数の比
率である実装率はそれほど高くすることができないのが
現状である。

【００１０】さらにメーカーによって用意されたベース
チップはゲート数の種類に限りがあり、必ずしも使用者
の希望通りのゲート数のものがあるとは限らず、大きめ
の物を使用しなくてはならない。つまり、メーカーの用
意しているベースチップが例えば１Ｋゲート、５Ｋゲー
ト、１０Ｋゲートの三通りで使用者の設計した回路規模
が配線領域として使用されるゲートも含めて２Ｋゲート
であれば、ベースチップとして５Ｋゲートの物を使用し
なくてはならず、３Ｋゲートは無駄になる。

【００１１】また基本ゲート中のトランジスタも前述の
理由により駆動力、個数などが必要の無い部分でも、一
定の駆動力、個数が用意され無駄が多い。

【００１２】このように従来のゲートアレーでは実装
率、チップサイズ（ゲート規模）、ゲートサイズ等無駄
が多く、これらの無駄は製品化の際のコスト低下を阻害
する要因となる。

【００１３】

【課題を解決するための手段】従来のゲートアレーのよ
うにあらかじめ用意されたベースチップを利用するので
はなく、回路設計時に回路を機能ごとにブロック化し、
各ブロックに対してゲートがどの程度の駆動力を要求さ
れているかを事前に検討する。例えばALU、マルチプレ
クサ、レジスタ等、一般にデータパスと呼ばれるような
回路群は通常各ゲートはそれほど大きな駆動力を要求さ
れないため、小さな面積のトランジスタで基本ゲートを
実現することができる。また、各種メモリ素子はゲート
の接続や必要とされるトランジスタ数が明確なため、よ
り無駄の少ない最適化されたゲートパタンで回路を実現
することが可能である。このようにある程度最適化され
た基本ゲートを各部分に割り当て、それから専用のベー
スチップを作成することにより、上記問題点は解決され
る。

【００１４】

【作用】本発明の如き構成を持つゲートアレーによりIC
を作成することにより、従来に比較し面積や消費電力に
おいて有利なICを実現することが可能である。

【００１５】

【実施例】本発明の実施例を以下に説明する。

【００１６】以下，ＬＳＩ製造に使用するプロセスは通
常のＣＭＯＳ技術を例として取り上げるが，本発明の概
念はもちろんそれに限定されるものではない。

【００１７】図１は本発明によるゲートアレーのベース
チップの構成を示す図である。ここでベースチップとは
配線層を設ける以前の状態のチップのことである。チッ
プ全体１０１がランダムロジック用ブロック１１１，デ
ータパス用ブロック１１２，ＲＯＭ用ブロック１１３，
ＲＡＭ用ブロック１１４とに分かれている。各ブロック
内部はそれぞれブロック固有のゲートパターンを規則的
に縦横に並べたものである。図１に示すベースチップは
配線層を加えることにより論理機能を完成する。

【００１８】ランダムロジック用ブロック１１１はラン
ダムロジック用ゲートパターン１２１から，データパス
用ブロック１１２はデータパス用ゲートパターン１２２
から，ＲＯＭ用ブロック１１３はＲＯＭ用ゲートパター
ン１２３から，ＲＡＭ用ブロック１１４はＲＡＭ用ゲー
トパターン１２４から，それぞれ構成されている。

【００１９】なお，データパスとは，乗算器，ＡＬＵ，
レジスタ等データの演算を行う演算系の機能ブロックの
ことを指す。データパスにおいては信号がＮビット(Ｎ
＝１６，２４，３２等)集まったワード単位で演算を行
うが，その際データの流れに垂直な方向にビット毎の処
理を行うブロックが繰り返しＮビット分だけ現われるの
が通常である。そしてビット間にまたがる信号線はデー
タの流れの方向の信号線よりも通常少ない。このように
配線の方向が１方向に偏っていて繰り返しが多いことか
ら配線パターンが規則的である。このため，一般に負荷
配線長も少なく，ゲートに要求される負荷駆動能力も小
さい。これに対して論理回路中の演算系以外のブロッ
ク，すなわち制御信号を扱うブロックでは信号線の方向
や現われ方は不規則であることからランダムロジックと
呼ばれるのである。

【００２０】図２はランダムロジック用ゲートパターン
１２１の構成を示すもので，Ｎ−拡散層２０１，Ｎ−拡
散層２０１を横切って配置された４本のポリシリコンゲ
ート２０２，Ｐ−拡散層２０３，Ｐ−拡散層２０３を横
切って配置された４本のポリシリコンゲート２０４，及
びＰ−拡散層２０３を囲むＮ−ウェル２０５とで構成さ
れる。

【００２１】図３はランダムロジック用ゲートパターン
１２１に配線層を追加して実現した４入力ＮＡＮＤゲー
トの構成を示す。ランダムロジック用ゲートパターン１
２１はＮ−拡散層２０１，Ｐ−拡散層２０３にそれぞれ
ポリシリコンゲートが４本あることから４入力までのＮ
ＡＮＤ，ＮＯＲゲートを構成可能である。同図で３０
１，３０２，３０３，３０４は４本の信号入力端子，３
０５は信号出力端子である。また，３０６は電源(ＶＤ
Ｄ)線，３０７は接地(ＧＮＤ)線である。なお，３１１
は拡散層とアルミ配線層のコンタクト，３１２はポリシ
リコンゲート層とアルミ配線層のコンタクトである。

【００２２】図４は図３の４入力ＮＡＮＤゲートの等価
回路図を示す。

【００２３】図５はデータパス１ゲート用ゲートパター
ン１２２の構成を示すもので，図２と同様にＮ−拡散層
５０１，Ｎ−拡散層５０１を横切って配置された４本の
ポリシリコンゲート５０２，Ｐ−拡散層５０３，Ｐ−拡
散層５０３を横切って配置された４本のポリシリコンゲ
ート５０４，及びＰ−拡散層５０３を囲むＮ−ウェル５
０５とで構成されるが，Ｎ−拡散層５０１及びＰ−拡散
層５０３の幅がそれぞれ小さくなっていることが特徴で
ある。データパスの拡散層幅が小さくなっているのはデ
ータパスの方がランダムロジックに比べて一般に負荷配
線長も少なく，ゲートに要求される負荷駆動能力も小さ
いためである。

【００２４】図６はＲＯＭ用ゲートパターン１２３の構
成を示すもので，Ｎ−拡散層６０１，Ｎ−拡散層６０１
を横切って配置された２本のポリシリコンゲート６０２
とで構成される。

【００２５】図７はＲＯＭ用ゲートパターン１２３に配
線層を追加して実現したＲＯＭセル(２ビット分)の構成
を示す。同図で７０１，７０２はワード線，７０３はＶ
ＤＤ側ビット線，７０４はＧＮＤ側ビット線である。同
図で７０５，７０６の部分がセルのデータを書き込むア
ルミ配線の部分であり，存在する場合には‘１'が，欠
落する場合には‘０'がそれぞれ書き込まれる。

【００２６】図８は図７のＲＯＭセルを用いた１ビット
分のＮＯＲ形ＲＯＭ(横型ＲＯＭ)の等価回路を示す。

【００２７】図９に示すＲＡＭ用ゲートパターン１２４
の構成を示すものであり，Ｎ−拡散層９０１，Ｎ−拡散
層９０１を横切って配置された４本のポリシリコンゲー
ト９０２，Ｐ−拡散層９０３，Ｐ−拡散層９０３を横切
って配置された２本のポリシリコンゲート９０４，及び
Ｐ−拡散層９０３を囲むＮ−ウェル９０５とで構成され
るが，Ｎ−拡散層９０１及びＰ−拡散層９０３の幅がそ
れぞれさらに小さくなっていることが特徴である。

【００２８】図１０はＲＡＭ用ゲートパターン１２４に
配線層を追加して実現したＳＴＡＴＩＣ ＲＡＭ１セル
の構成を示す。同図で１００１，１００２はそれぞれ
真，補のデータ線，１００３はワード線，１００４は電
源(ＶＤＤ)線，１００５は接地(ＧＮＤ)線である。

【００２９】図１１は図１０のＲＡＭセルの等価回路を
示す。

【００３０】ここで重要なことはランダムロジック用ブ
ロックを構成するゲートパターン，データパス用ブロッ
クを構成するゲートパターン，ＲＯＭ用ブロックを構成
するゲートパターン，ＲＡＭ用ブロックを構成するゲー
トパターンにそれぞれの代表的機能を最低限の面積で実
現するための，異なる特徴的パターンを設けていること
である。同時に最終的な論理機能は配線層で実現されて
いるため，論理設計が完了した時点で各ブロックで必要
な機能を完結できなかった場合に他のブロックを利用し
て不足する機能を実現することが可能である。

【００３１】まず，ランダムロジック用ゲートパターン
を用いて本来のランダムロジックを実現する場合，デー
タパス，ＲＯＭ，ＲＡＭを実現する場合の配線層の配置
方法を図１２，図１３，図１４，図１５にそれぞれ示
す。

【００３２】まず，図１２はランダムロジック用ゲート
パターンを用いて本来のランダムロジックを実現する場
合の配線パターンを示すもので，同図において１２０１
はゲート，１２０２はＸ方向の配線，１２０３はＹ方向
の配線である。ランダムロジックにおいては特にどの方
向の配線密度が小さいということはない。

【００３３】図１３はランダムロジック用ゲートパター
ンを用いてデータパスを実現する場合の配線パターンを
示すもので，同図において１２０１はゲートパターン，
１３０２はＸ方向の配線，１３０３はＹ方向の配線であ
る。ここでデータの流れの方向がＸ方向であるとする。
データパスはビット間の演算のための信号の本数が少な
いため，データの流れに垂直なＹ方向の配線１３０３の
密度が小さくなる。さらに配線長も総じて短いのでＸ方
向の配線１３０２の密度も小さい。

【００３４】図１４はランダムロジック用ゲートパター
ンを用いてＲＯＭセル２ビット分を実現する場合の配線
パターンを示すもので，同図で１４０１，１４０２はワ
ード線，１４０３はＶＤＤ側ビット線，１４０４はＧＮ
Ｄ側ビット線である。同図で１４０５，１４０６の部分
がセルのデータを書き込むアルミ配線の部分であり，存
在する場合には‘１'が，欠落する場合には‘０'がそれ
ぞれ書き込まれる。

【００３５】図１５はランダムロジック用のゲートパタ
ーンを用いてＲＡＭセル１ビット分を実現する場合の配
線パターンを示すもので，同図で１５０１，１５０２は
それぞれ真，補のデータ線，１５０３はワード線，１５
０４は電源(ＶＤＤ)線，１５０５は接地(ＧＮＤ)線であ
る。

【００３６】このようにランダムロジック用ゲートパタ
ーンを用いてデータパス及びＲＯＭ，ＲＡＭ各セルを実
現できる。しかし，データパスの場合，配線領域の空き
部分が大きく，また，ＲＯＭ，ＲＡＭ各セルの場合も図
６，図９のＲＯＭ，ＲＡＭ固有のゲートパターンを用い
る場合に比べて面積が数倍大きくなっていることがわか
る。

【００３７】逆に，データパス用ゲートパターンを用い
て本来のデータパスを実現する場合，ランダムロジック
を実現する場合の配線層の配置方法を図１６に示す。同
図において１６０１はゲート，１６０２はＸ方向の配
線，１６０３はＹ方向の配線である。

【００３８】この場合，配線領域の不足から使用不可能
なゲートパターンが増えてくること，長い配線長を駆動
するために，一部のゲートをバッファに使用する必要が
あることのために，やはり本来のランダムロジック用ゲ
ートパターンを用いた場合図１２に比べて占有面積は大
きくなる。

【００３９】また，ＲＡＭ用ゲートパターンを用いてデ
ータパスまたは，ランダムロジック用のゲートを実現す
ることも可能である。ＲＡＭセル１ビット分のゲートパ
ターンにはＰＭＯＳが２個，ＮＭＯＳが４個含まれるの
で２入力ＮＡＮＤまたは２入力ＮＯＲ１ゲートを構成で
きる。この場合の配線層の配置方法を図１７に示す。同
図で１７０１，１７０２は２本の信号入力端子，１７０
３は信号出力端子である。また，１７０４は電源(ＶＤ
Ｄ)線，１７０５は接地(ＧＮＤ)線である。

【００４０】但し，ＲＡＭ用ゲートパターンのゲート幅
は狭いので，負荷駆動能力が小さく，負荷が大きくなる
場合には幾つかのＲＡＭ用ゲートパターンをバッファに
用いる必要がある。

【００４１】上記のように本発明ではあるブロックで必
要な機能を完結できなかった場合に他のブロックを利用
して不足する機能を実現することが可能であるので，ラ
ンダムロジック，データパス，ＲＯＭ，ＲＡＭのサイズ
はベースチップを作成する段階では概略の割り振りを行
うだけでよい。もちろん，各ブロック内で本来の機能を
完結できる方が，最小の面積でチップを構成できるので
あるが，設計が完了しない段階で必要なゲート数，ＲＯ
Ｍ，ＲＡＭサイズを正確に確定することは困難である。
このため，設計が完了しない段階でベースチップの作成
を開始しようとして，かつ各ブロック内で本来の機能を
完結しようとすると各ブロックのサイズに冗長性をもた
せておく必要が生じ，結局チップサイズや消費電力が過
大なものになってしまう。

【００４２】図１８に本発明のゲートアレーの設計手順
を従来と比較して示す。従来は機能設計が終了(１８０
１)し，概略のゲート数見積が可能となった時点(１８０
２)でベースチップを標準品群の中から選択(１８０３)
していた。そして，論理設計が完了した時点(１８０４)
で該論理に基づきアルミ配線層パターンを設計し，ベー
スチップ上に該配線層パターンを配置する工程(１８０
５)を行い，チップ完(１８０６)としていた。

【００４３】これに対して，本発明では機能設計が終了
(１８１１)して，概略の機能ブロック規模見積が可能に
なった時点(１８１２)で，見積もられた規模に若干の余
裕をとった規模の機能ブロックで構成されたチップを搭
載するウェハ作成を開始(１８１３)する。ウェハ作成工
程の大部分はポリシリコンゲートを作成するベースチッ
プ作成段階(１８１４)までであるので，論理設計が完了
(１８１５)してから配線層を決定して配線層工程(１８
１６)を実行すれば，ユーザーから見た工期は従来のゲ
ートアレーと同様で，かつ面積や消費電力はカスタム設
計に近い性能のチップを実現できることになる。

【００４４】

【発明の効果】以上説明した如く本発明によれば，機能
設計が終了した時点で，見積もられた規模に若干の余裕
をとった規模の機能ブロック実現に必要なゲートパター
ンを搭載するベースチップ作成に着手し、論理設計が完
了してから配線層工程のみを実行してチップを完成でき
るので，ユーザーから見た工期は従来のゲートアレーと
同様で，かつ面積や消費電力はカスタム設計に近い性能
のチップを実現できることになる。

【図面の簡単な説明】

【図１】本発明によるゲートアレーのベースチップの構
成図。

【図２】ランダムロジック用ゲートパターンの構成図。

【図３】４入力ＮＡＮＤゲートの構成図。

【図４】４入力ＮＡＮＤゲートの等価回路図。

【図５】データパス用ゲートパターンの構成図。

【図６】ＲＯＭ用ゲートパターンの構成図。

【図７】ＲＯＭセルの構成図。

【図８】ＲＯＭの等価回路図。

【図９】ＲＡＭ用ゲートパターンの構成図。

【図１０】ＲＡＭセルの構成図。

【図１１】ＲＡＭセルの等価回路図。

【図１２】ランダムロジックの配線図。

【図１３】データパスの配線図。

【図１４】ＲＯＭセルの配線図。

【図１５】ＲＡＭセルの配線図。

【図１６】データパスの配線図。

【図１７】２入力ＮＡＮＤゲートの構成図。

【図１８】ゲートアレーの設計手順。

【符号の説明】

１０１…本発明によるゲートアレーのベースチップ全
体、１１１…ランダムロジック用ブロック、１１２…デ
ータパス用ブロック、１１３…ＲＯＭ用ブロック、１１
４…ＲＡＭ用ブロック、１２１…ランダムロジック用ゲ
ートパターン、１２２…データパス用ゲートパターン、
１２３…ＲＯＭ用ゲートパターン、１２４…ＲＡＭ用ゲ
ートパターン、２０１…Ｎ−拡散層、２０２…ポリシリ
コンゲート、２０３…Ｐ−拡散層、２０４…ポリシリコ
ンゲート、２０５…Ｎ−ウェル、３０１，３０２，３０
３，３０４…信号入力端子、３０５…信号出力端子、３
０６…電源(ＶＤＤ)線、３０７…接地(ＧＮＤ)線、３１
１…拡散層とアルミ配線層のコンタクト、３１２…ポリ
シリコンゲート層とアルミ配線層のコンタクト、５０１
…Ｎ−拡散層、５０２…ポリシリコンゲート、５０３…
Ｐ−拡散層、５０４…ポリシリコンゲート、５０５…Ｎ
−ウェル、６０１…Ｎ−拡散層、６０２…ポリシリコン
ゲート、７０１，７０２…ワード線、７０３…ＶＤＤ側
ビット線、７０４…ＧＮＤ側ビット線、７０５，７０６
…セルのデータを書き込むアルミ配線、９０１…Ｎ−拡
散層、９０２…ポリシリコンゲート、９０３…Ｐ−拡散
層、９０４…ポリシリコンゲート、９０５…Ｎ−ウェ
ル、１００１…真のデータ線、１００２…補のデータ
線、１００３…ワード線、１００４…電源(ＶＤＤ)線、
１００５…接地(ＧＮＤ)線、１２０１…ゲート、１２０
２…Ｘ方向の配線、１２０３…Ｙ方向の配線、１３０２
…Ｘ方向の配線、１３０３…Ｙ方向の配線、１４０１，
１４０２…ワード線、１４０３…ＶＤＤ側ビット線、１
４０４…ＧＮＤ側ビット線、１４０５，１４０６…セル
のデータを書き込むアルミ配線、１５０１…真のデータ
線、１５０２…補のデータ線、１５０３…ワード線、１
５０４…電源(ＶＤＤ)線、１５０５…接地(ＧＮＤ)線、
１６０１…ゲート、１６０２…Ｘ方向の配線、１６０３
…Ｙ方向の配線、１７０１，１７０２…信号入力端子、
１７０３…信号出力端子、１７０４…電源(ＶＤＤ)線、
１７０５…接地(ＧＮＤ)線、１８０１…機能設計、１８
０２…ゲート数見積、１８０３…ベースチップ選択、１
８０４…論理設計完、１８０５…配線層工程、１８０６
…チップ完成、１８１１…機能設計、１８１２…機能ブ
ロック規模見積、１８１３…ウェハ作成開始、１８１４
…ベースチップ完成、１８１５…論理設計完了、１８１
６…配線層工程、１８１７…チップ完成。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 志村 隆則 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 白石 洋一 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 赤沢 隆 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 平木 充 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 木内 淳 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内

Claims (7)

【特許請求の範囲】
1. 【請求項１】単数もしくは複数のトランジスタで構成さ
   れる基本ゲートパタンを多数個配置したベースチップを
   作成し、配線層を用いてゲートパタン間を接続すること
   により所望の機能を実現するゲートアレーにおいて、使
   用者が単数もしくは複数種類の基本ゲートパタンを用
   い、ベースチップを構成することが可能であることを特
   徴とするゲートアレー。
2. 【請求項２】特定用途向けICにおいて、所望の機能を実
   現するためには拡散層等初期工程の加工を必要とするよ
   うな場合においても、使用者は配線層のみの設計で所望
   の回路を実現することができることを特徴とする特定用
   途向けIC。
3. 【請求項３】第１項記載の基本ゲートパタンとして、一
   般の論理回路用の基本ゲートパタンのほかに、駆動力を
   必要としないゲートパタン、メモリ回路実現するのに適
   したゲートパタン等を用意したことを特徴とするゲート
   アレー。
4. 【請求項４】単数もしくは複数のトランジスタで構成さ
   れる基本ゲートパタンを多数個配置したベースチップを
   作成し、配線層を用いてゲートパタン間を接続すること
   により所望の機能を実現するゲートアレーにおいて、請
   求項３記載の専用ゲートパタンを複数種類用いてベース
   チップを用意しておくことを特徴とするゲートアレー。
5. 【請求項５】上記請求項１から３記載のゲートアレーに
   おいて、マクロセルを搭載することができることを特徴
   とするゲートアレー。
6. 【請求項６】ゲートアレーの配線設計方法においてデー
   タパス部とランダムロジック部を分離して、各部個別に
   配線設計およびレイアウトを行うことを特徴とするゲー
   トアレー設計方法。
7. 【請求項７】単数もしくは複数のトランジスタで構成さ
   れる基本ゲートパタンを多数個配置したベースチップを
   作成し、配線層を用いてゲートパタン間を接続すること
   により所望の機能を実現するゲートアレーにおいて、使
   用者がベースチップのサイズを自由に最適化することが
   できることを特徴とするゲートアレー。