JPH07193233A - ゲート壁側壁なしトランジスタの製造方法 - Google Patents
ゲート壁側壁なしトランジスタの製造方法Info
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- JPH07193233A JPH07193233A JP33020293A JP33020293A JPH07193233A JP H07193233 A JPH07193233 A JP H07193233A JP 33020293 A JP33020293 A JP 33020293A JP 33020293 A JP33020293 A JP 33020293A JP H07193233 A JPH07193233 A JP H07193233A
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- 238000005530 etching Methods 0.000 claims abstract description 13
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims abstract description 6
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 22
- 239000000758 substrate Substances 0.000 claims description 12
- 238000000034 method Methods 0.000 claims description 11
- 230000003071 parasitic effect Effects 0.000 abstract description 11
- 238000005468 ion implantation Methods 0.000 abstract description 2
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- 150000002500 ions Chemical class 0.000 description 1
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】ＭＯＳトランジスタのゲートとソース・ドレイ
ン間の寄生容量を低減する。 【構成】側壁Ｓｉ3 Ｎ4 膜５０を設けたＭＯＳトランジ
スタのゲート電極１０をマスクにソース・ドレイン３０
をイオン注入で形成した後、選択エピタキシャルでソー
ス・ドレイン上にせり上げ部を作る。その後側壁Ｓｉ3
Ｎ4 膜５０をエッチング除去し、段差被覆性の悪い低温
低圧ＣＶＤで酸化膜７０を堆積すると側壁を除去した部
分が真空となる。そのためそこに酸化膜が詰まっている
場合よりも寄生容量が減る。
ン間の寄生容量を低減する。 【構成】側壁Ｓｉ3 Ｎ4 膜５０を設けたＭＯＳトランジ
スタのゲート電極１０をマスクにソース・ドレイン３０
をイオン注入で形成した後、選択エピタキシャルでソー
ス・ドレイン上にせり上げ部を作る。その後側壁Ｓｉ3
Ｎ4 膜５０をエッチング除去し、段差被覆性の悪い低温
低圧ＣＶＤで酸化膜７０を堆積すると側壁を除去した部
分が真空となる。そのためそこに酸化膜が詰まっている
場合よりも寄生容量が減る。
Description
【０００１】
【産業上の利用分野】本発明はゲート側壁なしトランジ
スタの製造方法に関する。
スタの製造方法に関する。
【０００２】
【従来の技術】従来のＭＯＳトランジスタでは通常図６
のようにゲート１０の側壁として形成されるＳｉＯ2 も
しくはＳｉ3 Ｎ4 ２０はそのまま残されて、その上に平
坦性の良いＳｉＯ2 膜（図示せず）が形成されていた。
のようにゲート１０の側壁として形成されるＳｉＯ2 も
しくはＳｉ3 Ｎ4 ２０はそのまま残されて、その上に平
坦性の良いＳｉＯ2 膜（図示せず）が形成されていた。
【０００３】
【発明が解決しようとする課題】図６の側壁を残す方式
ではＳｉＯ2 やＳｉ3 Ｎ4 の誘電率の分だけ図のような
経路でゲートとソース・ドレイン間に寄生容量Ｃfrが存
在し、この寄生容量によってトランジスタのスイッチン
グ速度が低下するという問題があった。
ではＳｉＯ2 やＳｉ3 Ｎ4 の誘電率の分だけ図のような
経路でゲートとソース・ドレイン間に寄生容量Ｃfrが存
在し、この寄生容量によってトランジスタのスイッチン
グ速度が低下するという問題があった。
【０００４】
【課題を解決するための手段】上記の問題点を解決する
ために本発明が提案する手段は、次の三つである。ゲー
ト絶縁膜を介してゲート電極を形成する工程と、ゲート
電極をマスクとしてソース・ドレイン領域を形成する工
程と、ゲート側面にＳｉ3 Ｎ4 側壁もしくはＳｉＯ2 側
壁を形成する工程と、前記Ｓｉ3 Ｎ4 側壁もしくはＳｉ
Ｏ2 側壁の外側のソース・ドレイン領域にＳｉ膜を選択
的にエピタキシャル成長させる工程と、前記Ｓｉ3 Ｎ4
膜もしくはＳｉＯ2 側壁のみを選択的にエッチングする
工程と、段差被覆性の悪い低温低圧のＣＶＤによって基
板全面にＳｉＯ2 膜を成長させる工程を有する。
ために本発明が提案する手段は、次の三つである。ゲー
ト絶縁膜を介してゲート電極を形成する工程と、ゲート
電極をマスクとしてソース・ドレイン領域を形成する工
程と、ゲート側面にＳｉ3 Ｎ4 側壁もしくはＳｉＯ2 側
壁を形成する工程と、前記Ｓｉ3 Ｎ4 側壁もしくはＳｉ
Ｏ2 側壁の外側のソース・ドレイン領域にＳｉ膜を選択
的にエピタキシャル成長させる工程と、前記Ｓｉ3 Ｎ4
膜もしくはＳｉＯ2 側壁のみを選択的にエッチングする
工程と、段差被覆性の悪い低温低圧のＣＶＤによって基
板全面にＳｉＯ2 膜を成長させる工程を有する。
【０００５】ゲート絶縁膜を介してゲート電極を形成す
る工程と、ゲート電極をマスクとしてソース・ドレイン
領域を形成する工程と、ゲート側面にＳｉ3 Ｎ4 側壁を
形成する工程と、前記Ｓｉ3 Ｎ4 側壁の外側のソース・
ドレイン領域にＳｉＯ2 側壁を形成する工程と、前記Ｓ
ｉ3 Ｎ4 膜をエッチングする工程と、段差被覆性の悪い
低温低圧のＣＶＤによって基板全面にＳｉＯ2 膜を成長
させる工程を有する。
る工程と、ゲート電極をマスクとしてソース・ドレイン
領域を形成する工程と、ゲート側面にＳｉ3 Ｎ4 側壁を
形成する工程と、前記Ｓｉ3 Ｎ4 側壁の外側のソース・
ドレイン領域にＳｉＯ2 側壁を形成する工程と、前記Ｓ
ｉ3 Ｎ4 膜をエッチングする工程と、段差被覆性の悪い
低温低圧のＣＶＤによって基板全面にＳｉＯ2 膜を成長
させる工程を有する。
【０００６】ゲート絶縁膜を介してゲート電極を形成す
る工程と、ゲート電極をマスクとしてソース・ドレイン
領域を形成する工程と、ゲート側面にＳｉＯ2 側壁を形
成する工程と、前記ＳｉＯ2 側壁の外側のソース・ドレ
イン領域にＳｉ3 Ｎ4 側壁を形成する工程と、前記Ｓｉ
Ｏ2 側壁をエッチングする工程と、段差被覆性の悪い低
温低圧のＣＶＤによって基板全面にＳｉＯ2 膜を成長さ
せる工程を有する。
る工程と、ゲート電極をマスクとしてソース・ドレイン
領域を形成する工程と、ゲート側面にＳｉＯ2 側壁を形
成する工程と、前記ＳｉＯ2 側壁の外側のソース・ドレ
イン領域にＳｉ3 Ｎ4 側壁を形成する工程と、前記Ｓｉ
Ｏ2 側壁をエッチングする工程と、段差被覆性の悪い低
温低圧のＣＶＤによって基板全面にＳｉＯ2 膜を成長さ
せる工程を有する。
【０００７】
【作用】本発明ではゲート電極の側面を真空にすること
でゲートとソース・ドレインの間の寄生容量を低減で
き、スイッチング速度が向上する。特に、ソース・ドレ
インせり上げ型のトランジスタではせり上げ部とゲート
電極との間に大きな寄生容量がついていたが、本方式で
は、寄生容量を大幅に低減できる。
でゲートとソース・ドレインの間の寄生容量を低減で
き、スイッチング速度が向上する。特に、ソース・ドレ
インせり上げ型のトランジスタではせり上げ部とゲート
電極との間に大きな寄生容量がついていたが、本方式で
は、寄生容量を大幅に低減できる。
【０００８】
【実施例】図１は本発明の一実施例である。ソース・ド
レイン部３０はせり上げ構造となっており、このせり上
げ部とゲート電極１０の間に間隙（真空）４０が存在す
る。このようにゲート電極の側面に間隙を作ることで、
ゲートとソース・ドレイン間の寄生容量の低減してい
る。このトランジスタの製造工程について以下に説明す
る（図２参照）。 Ｓｉ基板１上のゲート酸化膜５上に、ゲートｐｏｌｙ
Ｓｉ電極１０を形成する。 基板全面にＳｉ3 Ｎ4 膜５０を成長させる、 異方性エッチングにより、ゲート側壁部以外のＳｉ3
Ｎ4 膜を取り除く。 基板全面にイオン注入を行い、ソース・ドレイン領域
３０を形成する。 エッチングによりソース・ドレイン上のゲート酸化膜
を取り除く。 選択エピタキシャル法により、Ｓｉの露出しているソ
ース・ドレイン上だけにエピタキシャルＳｉ膜６０を成
長させる。 Ｓｉ3 Ｎ4 側壁をエッチングにより取り除く。 段差被覆性の悪いＣＶＤ法によって、全面に酸化膜７
０を成長させる。
レイン部３０はせり上げ構造となっており、このせり上
げ部とゲート電極１０の間に間隙（真空）４０が存在す
る。このようにゲート電極の側面に間隙を作ることで、
ゲートとソース・ドレイン間の寄生容量の低減してい
る。このトランジスタの製造工程について以下に説明す
る（図２参照）。 Ｓｉ基板１上のゲート酸化膜５上に、ゲートｐｏｌｙ
Ｓｉ電極１０を形成する。 基板全面にＳｉ3 Ｎ4 膜５０を成長させる、 異方性エッチングにより、ゲート側壁部以外のＳｉ3
Ｎ4 膜を取り除く。 基板全面にイオン注入を行い、ソース・ドレイン領域
３０を形成する。 エッチングによりソース・ドレイン上のゲート酸化膜
を取り除く。 選択エピタキシャル法により、Ｓｉの露出しているソ
ース・ドレイン上だけにエピタキシャルＳｉ膜６０を成
長させる。 Ｓｉ3 Ｎ4 側壁をエッチングにより取り除く。 段差被覆性の悪いＣＶＤ法によって、全面に酸化膜７
０を成長させる。
【０００９】以上の工程によって図１のようにゲート電
極の側面に真空の部分４０が形成される。の工程での
ＣＶＤ酸化膜を成長させるときに、実際には図３のよう
にゲート電極の側面にもある程度酸化膜が成長するが、
低温・低圧の条件で成長させることにより、側面、特に
底の付近の成長を最小限にとどめることができる。ゲー
トとソース・ドレイン間の容量Ｃfrに対する寄与は図中
で矢印で示したゲート酸化膜付近が最も大きいため、こ
の部分の酸化膜が小さければ、大きな容量低減の効果が
得られる。この成長条件としては例えば４３０℃、０．
５２Ｔｏｒｒ（Ｊ．Ｖａｃ．Ｓｃｉ．Ｔｅｃｈ．Ｂ１
（１），１９８３，ｐ５４−６１）などの条件がよい。
極の側面に真空の部分４０が形成される。の工程での
ＣＶＤ酸化膜を成長させるときに、実際には図３のよう
にゲート電極の側面にもある程度酸化膜が成長するが、
低温・低圧の条件で成長させることにより、側面、特に
底の付近の成長を最小限にとどめることができる。ゲー
トとソース・ドレイン間の容量Ｃfrに対する寄与は図中
で矢印で示したゲート酸化膜付近が最も大きいため、こ
の部分の酸化膜が小さければ、大きな容量低減の効果が
得られる。この成長条件としては例えば４３０℃、０．
５２Ｔｏｒｒ（Ｊ．Ｖａｃ．Ｓｃｉ．Ｔｅｃｈ．Ｂ１
（１），１９８３，ｐ５４−６１）などの条件がよい。
【００１０】図４は本発明の他の実施例である。ソース
・ドレインはせり上げず、通常の構造となっているがゲ
ート電極の側面に真空の部分が存在する。このようにゲ
ート電極の側面に真空の部分を作ることで、第１の実施
例と同じくゲートとソース・ドレイン間の寄生容量を低
減している。このトランジスタの製造工程について以下
に説明する（図５参照）。 ゲート酸化膜５上にゲート電極１０を形成する。 基板全面にＳｉ3 Ｎ4 膜５０を成長させる。 異方性エッチングにより、ゲート側壁部以外のＳｉ3
Ｎ4 膜５０を取り除く。
・ドレインはせり上げず、通常の構造となっているがゲ
ート電極の側面に真空の部分が存在する。このようにゲ
ート電極の側面に真空の部分を作ることで、第１の実施
例と同じくゲートとソース・ドレイン間の寄生容量を低
減している。このトランジスタの製造工程について以下
に説明する（図５参照）。 ゲート酸化膜５上にゲート電極１０を形成する。 基板全面にＳｉ3 Ｎ4 膜５０を成長させる。 異方性エッチングにより、ゲート側壁部以外のＳｉ3
Ｎ4 膜５０を取り除く。
【００１１】基板全面にイオン注入を行い、ソース・
ドレイン領域３０を形成する。 基板全面にＳｉＯ2 膜８０を成長させる。 異方性エッチングにより、ゲート側壁部以外のＳｉＯ
2 膜を取り除く。 Ｓｉ3 Ｎ4 側壁をエッチングにより取り除く。 段差被覆性の悪いＣＶＤ法によって、全面に酸化膜７
０を成長させる。
ドレイン領域３０を形成する。 基板全面にＳｉＯ2 膜８０を成長させる。 異方性エッチングにより、ゲート側壁部以外のＳｉＯ
2 膜を取り除く。 Ｓｉ3 Ｎ4 側壁をエッチングにより取り除く。 段差被覆性の悪いＣＶＤ法によって、全面に酸化膜７
０を成長させる。
【００１２】以上の工程によって図４のようにゲート電
極の側面に真空の部分４０が形成される。の工程で第
１の実施例と同じく低温・低圧の条件で成長させること
により、側面、特に底の付近の成長を最小限にとどめる
ことができる。
極の側面に真空の部分４０が形成される。の工程で第
１の実施例と同じく低温・低圧の条件で成長させること
により、側面、特に底の付近の成長を最小限にとどめる
ことができる。
【００１３】また、この工程ではとのＳｉ3 Ｎ4 を
ＳｉＯ2 に、とのＳｉＯ2 をＳｉ3 Ｎ4 にすること
もできる。
ＳｉＯ2 に、とのＳｉＯ2 をＳｉ3 Ｎ4 にすること
もできる。
【００１４】
【発明の効果】以上説明したように、本発明ではゲート
側壁を真空にすることで、酸化膜の側壁に対してゲート
−ソース・ドレイン間容量を最大１／４に低減できる。
特に、ソース・ドレインせり上げ型のトランジスタでは
せり上げ部とゲート電極との間に大きな寄生容量がつい
ていたが、本方式では、寄生容量を大幅に低減できる。
側壁を真空にすることで、酸化膜の側壁に対してゲート
−ソース・ドレイン間容量を最大１／４に低減できる。
特に、ソース・ドレインせり上げ型のトランジスタでは
せり上げ部とゲート電極との間に大きな寄生容量がつい
ていたが、本方式では、寄生容量を大幅に低減できる。
【００１５】
【図１】本発明の方法で形成する素子の構造を示す図で
ある。
ある。
【図２】図１の素子の製造方法を示す図である。
【図３】ゲート側壁部の拡大図である。
【図４】本発明の他の実施例の素子構造の図である。
【図５】図４の素子の製造方法を示す図である。
【図６】従来のトランジスタの素子構造の図である。
１０ ゲート電極 ３０ ソース・ドレイン ４０ 真空 ５０ Ｓｉ3 Ｎ4 膜 ６０ エピタキシャルＳｉ膜 ７０ 酸化膜
Claims (3)
- 【請求項１】 ゲート絶縁膜を介してゲート電極を形成
する工程と、ゲート電極をマスクとしてソース・ドレイ
ン領域を形成する工程と、ゲート側面にＳｉ3 Ｎ4 側壁
もしくはＳｉＯ2 側壁を形成する工程と、前記Ｓｉ3 Ｎ
4 側壁もしくはＳｉＯ2 側壁の外側のソース・ドレイン
領域にＳｉ膜を選択的にエピタキシャル成長させる工程
と、前記Ｓｉ3 Ｎ4 膜もしくはＳｉＯ2 側壁のみを選択
的にエッチングする工程と、段差被覆性の悪い低温低圧
のＣＶＤによって基板全面にＳｉＯ2 膜を成長させる工
程を有するゲート側壁なしトランジスタの製造方法。 - 【請求項２】 ゲート絶縁膜を介してゲート電極を形成
する工程と、ゲート電極をマスクとしてソース・ドレイ
ン領域を形成する工程と、ゲート側面にＳｉ3 Ｎ4 側壁
を形成する工程と、前記Ｓｉ3 Ｎ4 側壁の外側のソース
・ドレイン領域にＳｉＯ2 側壁を形成する工程と、前記
Ｓｉ3 Ｎ4 膜をエッチングする工程と、段差被覆性の悪
い低温低圧のＣＶＤによって基板全面にＳｉＯ2 膜を成
長させる工程を有するゲート側壁なしトランジスタの製
造方法。 - 【請求項３】 ゲート絶縁膜を介してゲート電極を形成
する工程と、ゲート電極をマスクとしてソース・ドレイ
ン領域を形成する工程と、ゲート側面にＳｉＯ2 側壁を
形成する工程と、前記ＳｉＯ2 側壁の外側のソース・ド
レイン領域にＳｉ3 Ｎ4 側壁を形成する工程と、前記Ｓ
ｉＯ2 側壁をエッチングする工程と、段差被覆性の悪壁
なしトランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33020293A JPH07193233A (ja) | 1993-12-27 | 1993-12-27 | ゲート壁側壁なしトランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33020293A JPH07193233A (ja) | 1993-12-27 | 1993-12-27 | ゲート壁側壁なしトランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07193233A true JPH07193233A (ja) | 1995-07-28 |
Family
ID=18229985
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33020293A Pending JPH07193233A (ja) | 1993-12-27 | 1993-12-27 | ゲート壁側壁なしトランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07193233A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6051861A (en) * | 1996-03-07 | 2000-04-18 | Nec Corporation | Semiconductor device with reduced fringe capacitance and short channel effect |
| US6127711A (en) * | 1997-06-23 | 2000-10-03 | Nec Corporation | Semiconductor device having plural air gaps for decreasing parasitic capacitance |
| US6545317B2 (en) * | 2000-06-30 | 2003-04-08 | Kabushiki Kaisha Toshiba | Semiconductor device having a gate electrode with a sidewall insulating film and manufacturing method thereof |
| JP2004273508A (ja) * | 2003-03-05 | 2004-09-30 | Sharp Corp | 半導体装置及びその製造方法 |
| JP2007234961A (ja) * | 2006-03-02 | 2007-09-13 | Fujitsu Ltd | 半導体装置の製造方法 |
| DE102006049158A1 (de) * | 2006-09-08 | 2008-04-03 | Qimonda Ag | Transistor, Speicherzellenfeld und Verfahren zur Herstellung eines Transistors |
| US7579231B2 (en) | 1999-01-29 | 2009-08-25 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| US11038038B2 (en) | 2019-08-13 | 2021-06-15 | Micron Technology, Inc. | Transistors and methods of forming transistors |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01122173A (ja) * | 1987-11-05 | 1989-05-15 | Nec Corp | 電界効果トランジスタ |
| JPH02165655A (ja) * | 1988-12-20 | 1990-06-26 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH0370160A (ja) * | 1989-08-09 | 1991-03-26 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1993
- 1993-12-27 JP JP33020293A patent/JPH07193233A/ja active Pending
Patent Citations (3)
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| US6124176A (en) * | 1996-03-07 | 2000-09-26 | Nec Corporation | Method of producing a semiconductor device with reduced fringe capacitance and short channel effect |
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| US7763514B2 (en) | 2006-09-08 | 2010-07-27 | Qimonda Ag | Method of manufacturing a transistor and memory cell array |
| US11038038B2 (en) | 2019-08-13 | 2021-06-15 | Micron Technology, Inc. | Transistors and methods of forming transistors |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970805 |