JPH02165655A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH02165655A JPH02165655A JP31961788A JP31961788A JPH02165655A JP H02165655 A JPH02165655 A JP H02165655A JP 31961788 A JP31961788 A JP 31961788A JP 31961788 A JP31961788 A JP 31961788A JP H02165655 A JPH02165655 A JP H02165655A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
〔概要〕
電極・配線に於ける配線間容量を低減させるのに有効な
半導体装置の製造方法に関し、配線間を空気で絶縁分離
できる構成とし、しかも、その構成を得るのに面倒なプ
ロセスは必要としないようにすることを目的とし、 半導体基板上の絶縁膜表面に電極・配線を形成する工程
と、次いで、該半導体基板を絶縁物からなるターゲット
と傾きをもたせて対向させ且つ該半導体基板を自転させ
つつスパッタリング或いは蒸着などの被膜堆積を行い前
記電極・配線間に空間を介在させた状態で表面に層間絶
縁膜を形成する工程と、次いで、核層間絶縁膜表面の凹
凸を埋める絶縁膜を形成して平坦化する工程とを含んで
なるよう構成する。
半導体装置の製造方法に関し、配線間を空気で絶縁分離
できる構成とし、しかも、その構成を得るのに面倒なプ
ロセスは必要としないようにすることを目的とし、 半導体基板上の絶縁膜表面に電極・配線を形成する工程
と、次いで、該半導体基板を絶縁物からなるターゲット
と傾きをもたせて対向させ且つ該半導体基板を自転させ
つつスパッタリング或いは蒸着などの被膜堆積を行い前
記電極・配線間に空間を介在させた状態で表面に層間絶
縁膜を形成する工程と、次いで、核層間絶縁膜表面の凹
凸を埋める絶縁膜を形成して平坦化する工程とを含んで
なるよう構成する。
本発明は、電極・配線に於ける配線間容量を低減させる
のに有効な半導体装置の製造方法に関する。
のに有効な半導体装置の製造方法に関する。
半導体装置の高集積化、高速化が進展するにつれ、配線
抵抗及び配線間容量に依る信号の遅延が問題になってい
る。
抵抗及び配線間容量に依る信号の遅延が問題になってい
る。
配線抵抗を低減するには、低抵抗の材料を使用すること
が手段の一つであるが、この場合、プロセス面での制約
が存在する為、実現できるものは限られている。
が手段の一つであるが、この場合、プロセス面での制約
が存在する為、実現できるものは限られている。
配線間容量を低減するには、配線間に介在する物質の比
誘電率が問題であるが、近年、配線の多層化が実施され
ていて、その場合、層間絶縁膜の平坦化が重要であり、
配線間を確実に埋め込む為の技術が種々提案されている
。然しなから、使用する物質としては、二酸化シリコン
（ＳｉＯｚ）系が多く、その比誘電率は４程度であり、
配線間容量を低減する為には、更に低い比誘電率の物質
を用いる必要がある。
誘電率が問題であるが、近年、配線の多層化が実施され
ていて、その場合、層間絶縁膜の平坦化が重要であり、
配線間を確実に埋め込む為の技術が種々提案されている
。然しなから、使用する物質としては、二酸化シリコン
（ＳｉＯｚ）系が多く、その比誘電率は４程度であり、
配線間容量を低減する為には、更に低い比誘電率の物質
を用いる必要がある。
従来の半導体装置に於ける層間絶縁膜は、配線間を確実
に埋め込むことに依って平坦化を行っているので、その
層間絶縁膜として比誘電率が低いものを使用しないと、
配線間容量を低減することはできない。
に埋め込むことに依って平坦化を行っているので、その
層間絶縁膜として比誘電率が低いものを使用しないと、
配線間容量を低減することはできない。
そこで、層間絶縁膜に用いる物質として一般的な二酸化
シリコンに代えて例えばポリイミド（比誘電率：３．４
〜４）、或いは、５ｉＢＮ（比誘電率：３．２〜３．８
）を用いることも行われているが、そのようにしても、
配線間容量は３７４程度しか減少しない。
シリコンに代えて例えばポリイミド（比誘電率：３．４
〜４）、或いは、５ｉＢＮ（比誘電率：３．２〜３．８
）を用いることも行われているが、そのようにしても、
配線間容量は３７４程度しか減少しない。
また、更に、積極的に配線間容量を低減する手段として
、配線を層間絶縁膜から離して宙に浮かせるような構造
（空気の比誘電率：１）も提案されているが、製造方法
が非常に複雑であり、現行のプロセスとの整合性は良く
ない。
、配線を層間絶縁膜から離して宙に浮かせるような構造
（空気の比誘電率：１）も提案されているが、製造方法
が非常に複雑であり、現行のプロセスとの整合性は良く
ない。
前記したように、従来の技術に依ると、配線間容量の充
分な低減を実現することができないか、或いは、プロセ
ス面からの制約が大きいなどの問題がある。
分な低減を実現することができないか、或いは、プロセ
ス面からの制約が大きいなどの問題がある。
本発明は、配線間を空気で絶縁分離できる構成とし、し
かも、その構成を得るのに面倒なプロセスは必要としな
いようにする。
かも、その構成を得るのに面倒なプロセスは必要としな
いようにする。
第１図及び第２図は本発明の詳細な説明する為の工程要
所に於ける半導体装置及び必要部分の要部切断側面図を
表している。尚、本発明を実施する場合、スパッタリン
グ装置を用いると良い。
所に於ける半導体装置及び必要部分の要部切断側面図を
表している。尚、本発明を実施する場合、スパッタリン
グ装置を用いると良い。
図に於いて、ｌはシリコン半導体基板、２は燐珪酸ガラ
ス（ｐｈｏｓｐｈｏｓ ｉ １ ｉｃａｔｅｇｌａｓｓ
：ＰＳＧ）からなる層間絶縁膜、３はアルミニウム合金
からなる電極・配線、４は二酸化シリコンからなる絶縁
膜、５は配線間の空間、６はＳＯＧ （ｓｐｉｎ ｏ
ｎ ｇｌａｓｓ）膜、ＴＧは二酸化シリコンなど絶縁
物からなるターゲット、ＰＬはプラズマ、ＰＣはターゲ
ットから飛来する二酸化シリコンのスパッタリング粒子
をそれぞれ示している。
ス（ｐｈｏｓｐｈｏｓ ｉ １ ｉｃａｔｅｇｌａｓｓ
：ＰＳＧ）からなる層間絶縁膜、３はアルミニウム合金
からなる電極・配線、４は二酸化シリコンからなる絶縁
膜、５は配線間の空間、６はＳＯＧ （ｓｐｉｎ ｏ
ｎ ｇｌａｓｓ）膜、ＴＧは二酸化シリコンなど絶縁
物からなるターゲット、ＰＬはプラズマ、ＰＣはターゲ
ットから飛来する二酸化シリコンのスパッタリング粒子
をそれぞれ示している。
本発明では、第１図に見られるように、シリコン半導体
基板ｌとターゲットＴＧとは相対的に傾いた状態に配置
され、また、シリコン半導体基板１は自転するようにな
っている。尚、この傾きは例えば６０″〜８０＠程度に
すると良い。
基板ｌとターゲットＴＧとは相対的に傾いた状態に配置
され、また、シリコン半導体基板１は自転するようにな
っている。尚、この傾きは例えば６０″〜８０＠程度に
すると良い。
今、シリコン半導体基板１上にはＰＳＧからなる層間絶
縁膜２が形成され、また、その層間絶縁膜２上には電極
・配線３が形成された段階にあるとする。
縁膜２が形成され、また、その層間絶縁膜２上には電極
・配線３が形成された段階にあるとする。
次に、シリコン半導体基板ｌをスパッタリング装置内に
セットし、スパッタリング法にて層間絶縁膜４を形成す
る。
セットし、スパッタリング法にて層間絶縁膜４を形成す
る。
一般に、スパッタリング法に於いては数（ｍＴＯｒ「〕
の圧力を適用することが多く、このような条件では、ス
パッタリング粒子ＰＣの平均自由行程は数〔値〕程度で
あり、図示のように、シリコン半導体基板ｌに対して傾
きをもった一定の角度からのみ飛来する。
の圧力を適用することが多く、このような条件では、ス
パッタリング粒子ＰＣの平均自由行程は数〔値〕程度で
あり、図示のように、シリコン半導体基板ｌに対して傾
きをもった一定の角度からのみ飛来する。
このような状況では、スパッタリング粒子ＰＣが配線３
間に表出されている層間絶縁ＷＡｚ上に達する数は電極
・配線３の上面に達する数に比較して大変に少なく、従
って、層間絶縁膜４は、次第に電極・配線３の上に庇状
に張り出し、電極・配線３間には空間５を残したまま全
面を閉塞するように形成される。
間に表出されている層間絶縁ＷＡｚ上に達する数は電極
・配線３の上面に達する数に比較して大変に少なく、従
って、層間絶縁膜４は、次第に電極・配線３の上に庇状
に張り出し、電極・配線３間には空間５を残したまま全
面を閉塞するように形成される。
この後、第２図に見られるように、ＳＯＧ膜６を形成し
て平坦化するものである。
て平坦化するものである。
図示されたＳＯＧ膜６は通常のスピン・コート法を適用
している。
している。
このようなことから、本発明に依る半導体装置の製造方
法に於いては、半導体基板（例えばシリコン半導体基板
１）上の絶縁膜（例えばＰＳＧからなる層間絶縁膜２）
表面に電極・配線（例えばアルミニウム合金からなる電
極・配線３）を形成する工程と、次いで、該半導体基板
を絶縁物からなるターゲット（例えば二酸化シリコンか
らなるターゲットＴＧ）と傾きをもたせて対向させ、且
つ、該半導体基板を自転させつつスパッタリング或いは
蒸着などに依る被膜堆積を行い前記電極・配線間に空間
（例えば空間５）を介在させた状態で表面に層間絶縁膜
（例えば二酸化シリコンからなる層間絶縁膜４）を形成
する工程と、次いで、核層間絶縁膜表面の凹凸を埋める
絶縁膜（例えばＳＯＣ膜６）を形成して平坦化する工程
とを含んでなるよう構成する。
法に於いては、半導体基板（例えばシリコン半導体基板
１）上の絶縁膜（例えばＰＳＧからなる層間絶縁膜２）
表面に電極・配線（例えばアルミニウム合金からなる電
極・配線３）を形成する工程と、次いで、該半導体基板
を絶縁物からなるターゲット（例えば二酸化シリコンか
らなるターゲットＴＧ）と傾きをもたせて対向させ、且
つ、該半導体基板を自転させつつスパッタリング或いは
蒸着などに依る被膜堆積を行い前記電極・配線間に空間
（例えば空間５）を介在させた状態で表面に層間絶縁膜
（例えば二酸化シリコンからなる層間絶縁膜４）を形成
する工程と、次いで、核層間絶縁膜表面の凹凸を埋める
絶縁膜（例えばＳＯＣ膜６）を形成して平坦化する工程
とを含んでなるよう構成する。
前記手段を採ることに依り、電極・配線間の大部分は比
誘電率が１である空気で絶縁分離されていることから、
電極・配線間容量は少なく、従って、信号遅延を小さく
することができ、また、その構造を形成するのに特殊な
プロセスは不要であるから容易に実施することが可能で
あり、更にまた、表面は平坦化されているので、多層電
極・配線構造を容易に実現することができるので半導体
装置の高集積化及び高密度化、延いては高速化に有効で
ある。
誘電率が１である空気で絶縁分離されていることから、
電極・配線間容量は少なく、従って、信号遅延を小さく
することができ、また、その構造を形成するのに特殊な
プロセスは不要であるから容易に実施することが可能で
あり、更にまた、表面は平坦化されているので、多層電
極・配線構造を容易に実現することができるので半導体
装置の高集積化及び高密度化、延いては高速化に有効で
ある。
第３図は本発明に依って層間絶縁膜を形成する際に用い
る高周波スパッタリング装置の要部説明図を表している
。
る高周波スパッタリング装置の要部説明図を表している
。
図に於いて、ＲＣは反応室、ＩＭはガス送入管、ＥＸは
ガス排出管、ＳＴはステージ、ＴＧは二酸化シリコンか
らなるターゲット、ＭＧはマグネット、ＲＧは高周波電
源、ＷＦは半導体ウェハをそれぞれ示している。
ガス排出管、ＳＴはステージ、ＴＧは二酸化シリコンか
らなるターゲット、ＭＧはマグネット、ＲＧは高周波電
源、ＷＦは半導体ウェハをそれぞれ示している。
この高周波スパッタリング装置では、半導体ウェハＷＦ
がターゲットＴＧに対して傾きをもって自転するように
なっている。ターゲットＴＧの材料は、ここでは、二酸
化シリコンであり、また、図示されていないが、高周波
マグネトロン型スパッタリング・ガンを用いてスパッタ
リング粒子を生成させる。
がターゲットＴＧに対して傾きをもって自転するように
なっている。ターゲットＴＧの材料は、ここでは、二酸
化シリコンであり、また、図示されていないが、高周波
マグネトロン型スパッタリング・ガンを用いてスパッタ
リング粒子を生成させる。
第４図乃至第６図は本発明一実施例を説明する為の工程
要所に於ける半導体装置の要部切断側面図を表している
。
要所に於ける半導体装置の要部切断側面図を表している
。
第４図参照
（１）化学気相堆積（ｃｈｅｍｉｃａｌ ｖａｐ。
ｒ ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法を適用するこ
とに依り、シリコン半導体基板ｌ上に厚さ例えば５００
０ （人〕程度のＰＳＧからなる層間絶縁膜２を形成す
る。
とに依り、シリコン半導体基板ｌ上に厚さ例えば５００
０ （人〕程度のＰＳＧからなる層間絶縁膜２を形成す
る。
（２） スパッタリング法を適用することに依り、厚
さ例えば７０００ （人〕程度のアルミニウム合金膜
を形成する。
さ例えば７０００ （人〕程度のアルミニウム合金膜
を形成する。
（３）通常のフォト・リソグラフィ技術を通用すること
に依り、アルミニウム合金膜のパターニングを行ってラ
イン・アンド・スペースが０． ５〔μｍ〕の電極・配
線３を形成する。
に依り、アルミニウム合金膜のパターニングを行ってラ
イン・アンド・スペースが０． ５〔μｍ〕の電極・配
線３を形成する。
第５図参照
（４） 第３図に見られる高周波スパッタリング装置
内にシリコン半導体基板ｌをセットし、前記と同様にし
てスパッタリングを行って二酸化シリコンからなる絶縁
膜４を形成する。
内にシリコン半導体基板ｌをセットし、前記と同様にし
てスパッタリングを行って二酸化シリコンからなる絶縁
膜４を形成する。
ここで形成した絶縁膜４の厚さは電極・配線３の表面で
例えば５ｏｏｏ ｃ人〕程度である。
例えば５ｏｏｏ ｃ人〕程度である。
第６図参照
（５）スピン・コート法を適用することに依り、厚さ例
えば３０００ （人〕のＳＯＧ膜６を形成して平坦化す
る。
えば３０００ （人〕のＳＯＧ膜６を形成して平坦化す
る。
前記実施例では、電極・配ｖＡ３の材料としてアルミニ
ウム合金を用いたが、これは他の適当な材料、例えば、
タングステンなどの高融点金属、或いは、そのシリサイ
ドを使用することができ、また、層間絶縁膜４を形成す
るスパッタリングには対向ターゲット型高周波スパッタ
リング装置を用いたり、或いは、スパッタリング法では
なく、電子ビーム（ＥＢ）蒸着法を適用するなどしても
良い。
ウム合金を用いたが、これは他の適当な材料、例えば、
タングステンなどの高融点金属、或いは、そのシリサイ
ドを使用することができ、また、層間絶縁膜４を形成す
るスパッタリングには対向ターゲット型高周波スパッタ
リング装置を用いたり、或いは、スパッタリング法では
なく、電子ビーム（ＥＢ）蒸着法を適用するなどしても
良い。
本発明に依る半導体装置の製造方法に於いては、半導体
基板に電極・配線を形成し、その半導体基板を絶縁物か
らなるターゲットと傾きをもたせて対向させ且つ該半導
体基板を自転させつつ被膜堆積を行い前記電極・配線間
に空間を介在させた状態で表面に層間絶縁膜を形成し、
該層間絶縁膜表面の凹凸を埋める絶縁膜を形成して平坦
化している。
基板に電極・配線を形成し、その半導体基板を絶縁物か
らなるターゲットと傾きをもたせて対向させ且つ該半導
体基板を自転させつつ被膜堆積を行い前記電極・配線間
に空間を介在させた状態で表面に層間絶縁膜を形成し、
該層間絶縁膜表面の凹凸を埋める絶縁膜を形成して平坦
化している。
前記構成を採ることに依り、電極・配線間の大部分は比
誘電率が１である空気で絶縁分離されていることから、
電極・配線間容量は少な（、従って、信号遅延を小さく
することができ、また、その構造を形成するのに特殊な
プロセスは不要であるから容易に実施することが可能で
あり、更にまた、表面は平坦化されているので、多層電
極・配線構造を容易に実現することができるので半導体
装置の高集積化及び高密度化、延いては高速化に有効で
ある。
誘電率が１である空気で絶縁分離されていることから、
電極・配線間容量は少な（、従って、信号遅延を小さく
することができ、また、その構造を形成するのに特殊な
プロセスは不要であるから容易に実施することが可能で
あり、更にまた、表面は平坦化されているので、多層電
極・配線構造を容易に実現することができるので半導体
装置の高集積化及び高密度化、延いては高速化に有効で
ある。
第１図及び第２図は本発明の詳細な説明する為の工程要
所に於ける半導体装置及び必要部分の要部切断側面図、
第３図は本発明に依って層間絶縁膜を形成する際に用い
る高周波スパッタリング装置の要部説明図、第４図乃至
第６図は本発明一実施例を説明する為の工程要所に於け
る半導体装置の要部切断側面図をそれぞれ表している。 図に於いて、ＲＣは反応室、ＩＭはガス送入管、ＥＸは
ガス排出管、ＳＴはステージ、ＴＧは二酸化シリコンか
らなるターゲット、ＭＧはマグネット、ＲＧは高周波電
源、ＷＦは半導体ウェハ、１はシリコン半導体基板、２
は層間絶縁膜、３は電極・配線、４は層間絶縁膜、５は
空間、６はＳＯＧ膜をそれぞれ示している。 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 − 半導体装置及び必要部分の要部切断側面図第１図 第３図 本発明の詳細な説明する為の工程要所１こ於ける半導体
装置及び必要部分の要部切断側面図７ｉ８１）る半導体
装置の要部切断側面図第２図 第４図
所に於ける半導体装置及び必要部分の要部切断側面図、
第３図は本発明に依って層間絶縁膜を形成する際に用い
る高周波スパッタリング装置の要部説明図、第４図乃至
第６図は本発明一実施例を説明する為の工程要所に於け
る半導体装置の要部切断側面図をそれぞれ表している。 図に於いて、ＲＣは反応室、ＩＭはガス送入管、ＥＸは
ガス排出管、ＳＴはステージ、ＴＧは二酸化シリコンか
らなるターゲット、ＭＧはマグネット、ＲＧは高周波電
源、ＷＦは半導体ウェハ、１はシリコン半導体基板、２
は層間絶縁膜、３は電極・配線、４は層間絶縁膜、５は
空間、６はＳＯＧ膜をそれぞれ示している。 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 − 半導体装置及び必要部分の要部切断側面図第１図 第３図 本発明の詳細な説明する為の工程要所１こ於ける半導体
装置及び必要部分の要部切断側面図７ｉ８１）る半導体
装置の要部切断側面図第２図 第４図
Claims (1)
- 【特許請求の範囲】 半導体基板上の絶縁膜表面に電極・配線を形成する工程
と、 次いで、該半導体基板を絶縁物からなるターゲットと傾
きをもたせて対向させ且つ該半導体基板を自転させつつ
スパッタリング或いは蒸着などの被膜堆積を行い前記電
極・配線間に空間を介在させた状態で表面に層間絶縁膜
を形成する工程と、次いで、該層間絶縁膜表面の凹凸を
埋める絶縁膜を形成して平坦化する工程と を含んでなることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31961788A JPH02165655A (ja) | 1988-12-20 | 1988-12-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31961788A JPH02165655A (ja) | 1988-12-20 | 1988-12-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02165655A true JPH02165655A (ja) | 1990-06-26 |
Family
ID=18112282
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31961788A Pending JPH02165655A (ja) | 1988-12-20 | 1988-12-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02165655A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4965079A (en) * | 1988-10-06 | 1990-10-23 | Nestec S.A. | Acidified milk product of creamy consistency and process for making |
| JPH07193233A (ja) * | 1993-12-27 | 1995-07-28 | Nec Corp | ゲート壁側壁なしトランジスタの製造方法 |
| JP2007324543A (ja) * | 2006-06-05 | 2007-12-13 | Seiko Epson Corp | 記憶素子の製造方法、記憶素子、記憶装置、および電子機器、ならびにトランジスタの製造方法 |
-
1988
- 1988-12-20 JP JP31961788A patent/JPH02165655A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4965079A (en) * | 1988-10-06 | 1990-10-23 | Nestec S.A. | Acidified milk product of creamy consistency and process for making |
| JPH07193233A (ja) * | 1993-12-27 | 1995-07-28 | Nec Corp | ゲート壁側壁なしトランジスタの製造方法 |
| JP2007324543A (ja) * | 2006-06-05 | 2007-12-13 | Seiko Epson Corp | 記憶素子の製造方法、記憶素子、記憶装置、および電子機器、ならびにトランジスタの製造方法 |
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